JPWO2020054806A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JPWO2020054806A1
JPWO2020054806A1 JP2020546196A JP2020546196A JPWO2020054806A1 JP WO2020054806 A1 JPWO2020054806 A1 JP WO2020054806A1 JP 2020546196 A JP2020546196 A JP 2020546196A JP 2020546196 A JP2020546196 A JP 2020546196A JP WO2020054806 A1 JPWO2020054806 A1 JP WO2020054806A1
Authority
JP
Japan
Prior art keywords
conductive pattern
switching elements
semiconductor device
wiring member
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020546196A
Other languages
English (en)
Other versions
JP7036221B2 (ja
Inventor
峻太 堀江
峻太 堀江
岩本　進
進 岩本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2020054806A1 publication Critical patent/JPWO2020054806A1/ja
Application granted granted Critical
Publication of JP7036221B2 publication Critical patent/JP7036221B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
    • H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
    • H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/21—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/217—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M7/219—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only in a bridge configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H01L2924/14252—Voltage converter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Inverter Devices (AREA)
  • Power Conversion In General (AREA)

Abstract

スイッチング素子が異なる導電パターン上に配置されて並列に接続される構成であっても、スイッチング動作時の発振現象を抑制すること。この半導体装置（１）は、主面を有する基板（３〜６）と、主面の上に配設された複数の導電パターン（７〜１０）と、複数の導電パターン上にコレクタ電極が接続するように配置された複数のスイッチング素子（１１〜１８）と、複数のスイッチング素子のうち異なる導電パターン上に配置され並列に接続されたスイッチング素子のエミッタ電極どうしを直接に接続する１つ又は複数の配線部材（１９、２０）と、を備える。

Description

本発明は、複数のスイッチング素子を有する半導体装置に関する。
風力・太陽光発電などの新エネルギー分野や車両用分野に適用される電力変換装置において、スイッチング素子としてパワー半導体素子を用いた半導体装置がある。たとえば、電力変換用の半導体装置には、高電圧、大電流、高速スイッチング動作に優れたＩＧＢＴ（Insulated Gate Bipolar Transistor）がスイッチング素子として用いられている。
スイッチング素子にＩＧＢＴ素子を用いた半導体装置を例に説明する。例えば、電力変換用の半導体装置は、高電源電位（Ｐ）と低電源電位（Ｎ）との間に、上アームと下アームで構成されるパワーモジュールが介挿される。パワーモジュールは、スイッチング素子にＩＧＢＴ素子を用いた場合、上アーム及び下アームはそれぞれＩＧＢＴ素子と還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）で構成される。上アームを構成するＩＧＢＴ素子と下アームを構成するＩＧＢＴ素子とは直列に接続される。そして、上アーム及び下アームそれぞれにおいて、ＩＧＢＴ素子及びＦＷＤのセットを並列接続することで、モジュールとしての電流容量の拡大が図られている。
ところで、ＩＧＢＴ素子を並列接続する構成では、ＩＧＢＴ素子のゲート容量、並列接続したＩＧＢＴ素子間のインダクタンス、ＩＧＢＴゲート間のインダクタンス等の条件によって、スイッチング動作時に発振が起こる可能性があった。パワーモジュールにおいて発振が発生すると、ＩＧＢＴのゲート端子に耐圧を超える電圧が印加される可能性があるため、種々の対策が採られている。例えば、電力変換用のパワーモジュールにおいて、同一の絶縁基板（導電パターン）上に配置され並列に接続された２つのＩＧＢＴ素子のエミッタ電極間を導線ワイヤによって電気的に接続している（特許文献１のＦＩＧ１、特許文献２の図２４参照）。上記対策により、並列に接続された複数のＩＧＢＴ素子のエミッタ電極の電位の均一化を図っている。
一方、同一アームに属する複数のＩＧＢＴ素子が異なる基板（導電パターン）上に配置され、これらＩＧＢＴ素子が導電パターン等を介して並列接続される電力変換用のパワーモジュールが提案されている（例えば、特許文献３参照）。特許文献３に記載されたパワーモジュールは、ＩＧＢＴ素子が配置された異なる基板（導電パターン）に沿って導体パターンがそれぞれ近接して配設されている。そして、ＩＧＢＴ素子のエミッタ電極を近接する導体パターンにそれぞれ接続すると共に、導体パターン間を接続している。
独国特許出願公開第ＤＥ１９５４９０１１ Ａ１号明細書 特開２００２−１５３０７９号公報 特開２０１６−５８５１５号公報
しかしながら、同一アームに属するＩＧＢＴ素子が異なる基板（導電パターン）上に配置されて並列に接続される場合、エミッタ電極間を接続する導電パターン等に起因するインダクタンスが増大して発振現象を十分に抑制できないことが判明した。この発振現象はＩＧＢＴ素子以外のスイッチング素子（例えば、ＭＯＳＦＥＴ素子、逆導通型ＩＧＢＴ素子等）であっても同様に生じる課題である。
本発明はかかる点に鑑みてなされたものであり、スイッチング素子が異なる導電パターン上に配置されて並列に接続される構成であっても、スイッチング動作時の発振現象を抑制できる半導体装置を提供することを目的の１つとする。
本実施形態の半導体装置は、主面を有する基板と、前記主面の上に配設された複数の導電パターンと、前記複数の導電パターン上にコレクタ電極が接続するように配置された複数のスイッチング素子と、前記複数のスイッチング素子のうち異なる導電パターン上に配置され並列に接続されたスイッチング素子のエミッタ電極どうしを直接に接続する１つ又は複数の配線部材と、を備える。
本発明によれば、スイッチング素子が異なる導電パターン上に配置されて並列に接続される構成であっても、スイッチング素子のエミッタ電極どうしを直接に接続する１つ又は複数の配線部材によって、スイッチング動作時の発振現象を抑制することができる。
本実施の形態に係る半導体装置をパワーモジュールに適用した場合の平面図である。 上アームのスイッチング素子配列と出力端子間を繋ぐリードフレームの相対関係を示す平面図である。 下アームのスイッチング素子配列と出力端子間を繋ぐリードフレームの相対関係を示す平面図である。 図４Ａはリードフレームの構成例を示す図、図４Ｂはリードフレームの他の構成例を示す図、図４Ｃはリードフレームの他の構成例を示す図である。 本実施の形態に係る半導体装置をパワーモジュールに適用した場合の回路図である。 発振対策を講じていない半導体装置をパワーモジュールに適用した場合の回路図である。 図７ＡはＩＧＢＴ素子のエミッタ間ワイヤ接続対策しなかった場合の波形図、図７ＢはＩＧＢＴ素子のエミッタ間ワイヤ接続対策した本実施の形態の波形図である。 第２の実施の形態に係る半導体装置の平面図である。 第２の実施の形態の変形例に係る半導体装置の平面図である。
以下、本実施の形態に係る半導体装置をインバータ回路のパワーモジュールに適用した例について説明するが、半導体装置はインバータ回路に限定されない。本実施の形態の半導体装置は、別導電パターン上に配置されたパワースイッチング素子が並列に接続される構成を有するパワーモジュールであればインバータ回路以外にも適用可能である。また、本実施の形態では、スイッチング素子にＩＧＢＴ素子を用いた例を説明するが、ＩＧＢＴ素子以外のパワースイッチング素子を用いることができる。例えば、ＩＧＢＴ素子の代わりに、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子であってもよい。ＭＯＳＦＥＴ素子の場合は、エミッタ電極がソース電極、コレクタ電極がドレイン電極と読み替えられる。また、本実施の形態では、ＩＧＢＴと還流ダイオードはそれぞれ別の半導体チップに設けられている例を説明するが、それに限られず、ＩＧＢＴ部とＦＷＤ部とを組み合わせた単一素子である、逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）を適用してもよい。スイッチング素子、およびダイオードは、シリコン（Ｓｉ）半導体、または、炭化シリコン（ＳｉＣ）半導体を用いることができる。
図１は本実施の形態に係る半導体装置をパワーモジュールに適用した場合の平面図である。本実施の形態に係る半導体装置１は、パワーモジュールを収納するパッケージのベース板２上に配置される。半導体装置１は、４つに分割された絶縁板３〜６と、絶縁板３〜６の主面に配設された導電パターン７〜１０と、導電パターン７〜１０上に配置されたスイッチング素子となるＩＧＢＴ素子１１〜１８とを備える。上アームにおいて並列に接続される複数のＩＧＢＴ素子１１〜１４が配置される導電パターン７、８に対して、ＩＧＢＴ素子１１〜１４のエミッタ電極が接続される導電パターン９、１０は他の導電パターンとなる。
本実施の形態は、上アームに属するスイッチング素子１１〜１４のうち、異なる導電パターン７、８に配置されたＩＧＢＴ素子１２、１３のエミッタ電極どうしが配線部材としての導体ワイヤ１９によって直接接続されている。また、下アームに属するスイッチング素子１５〜１８のうち、異なる導電パターン９、１０に配置されたＩＧＢＴ素子１６、１７のエミッタ電極どうしが配線部材としての導体ワイヤ２０によって直接接続されている。さらに同一導電パターン（７〜１０）に配置されたＩＧＢＴ素子（１１、１２）、（１３、１４）、（１５、１６）、（１７、１８）のエミッタ電極どうしが他の配線部材としての導体ワイヤ２１〜２４によってそれぞれ直接接続されている。なお、本実施の形態は、配線部材（１９、２０）及び他の配線部材（２１〜２４）として導体ワイヤが用いられている。導体ワイヤは直径１０ｕｍ〜６００ｕｍのものを配線部材として用いてもよい。導体ワイヤの材質は、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか１つ又はそれらの組み合わせを用いることができる。配線部材として導体ワイヤ以外の部材を用いることができる。例えば、配線部材としてリボン（厚さ１０〜３００ｕｍ、幅０．１〜２．０mm）を用いることができる。
なお、本実施の形態において、４つに分割された絶縁板３〜６が用いられているが、絶縁板の分割数はこれに限定されるものではなく、また１枚の絶縁板を用いることもできる。また、各導電パターン７〜１０上に２つのＩＧＢＴ素子（１１、１２）〜（１７、１８）がそれぞれ配置されているが、１つの導電パターンには少なくとも１つのＩＧＢＴ素子が配置されていればよい。また、各導電パターン７〜１０上へのＩＧＢＴ素子１１〜１８の接続は、はんだ等の接合材料を用いて行われている。
絶縁板３の主面には導電パターン７を含む複数の導電パターンが島状（電気的に互いに絶縁された状態）に配設されている。導電パターン７は、絶縁板３主面の中央部の主要領域に配設されている。導電パターン７の絶縁板５側（下アーム側）の一部を切り欠いて形成されたスペースに別の導電パターン３１が配設されている。絶縁板３主面の周縁部には、導電パターン７及び３１を囲むようにして、複数の導電パターン３２〜３５が配設されている。導電パターン７には、パワーモジュールの高電位側の入力端子（Ｐ）に接続される第１端子領域３６が設けられている。導電パターン７上に配置される２つのＩＧＢＴ素子１１、１２は、コレクタ電極を導電パターン７に接続するように配置される。また、導電パターン７上において２つのＩＧＢＴ素子１１、１２に隣接して２つの還流ダイオード３７、３８が配置されている。還流ダイオード３７、３８はカソード電極を導電パターン７に接続するように配置される。これにより、２つのＩＧＢＴ素子１１、１２に対して還流ダイオード３７、３８が逆並列に接続されると共に、第１端子領域３６（高電位側の入力端子（Ｐ））に対してＩＧＢＴ素子１１、１２のコレクタ電極、及び還流ダイオード３７、３８はカソード電極が電気的に接続された状態となる。
上記した通り、他方の絶縁板４の主面には、上記ＩＧＢＴ素子１１、１２に対して並列に接続されるＩＧＢＴ素子１３、１４が配置される。絶縁板４の主面には、上記絶縁板３の主面に配置された複数の導電パターン７、３１〜３５及び第１端子領域３６と同じ配置で複数の導電パターン８等及び第１端子領域３９が設けられている。導電パターン８上に配置される２つのＩＧＢＴ素子１３、１４は、コレクタ電極を導電パターン８に接続するように配置され、導還流ダイオード４０、４１はカソード電極を導電パターン８に接続するように配置される。これにより、２つのＩＧＢＴ素子１３、１４に対して還流ダイオード４０、４１が逆並列に接続されると共に、第１端子領域３９（入力端子（Ｐ））に対してＩＧＢＴ素子１３、１４のコレクタ電極、及び還流ダイオード４０、４１はカソード電極が電気的に接続された状態となる。
また、ベース板２上には絶縁板３及び４に近接して、絶縁板５１、５２が配置されている。一方の絶縁板５１の上面には導電パターン５３、５４が配設されている。導電パターン５３には下アーム（ＩＧＢＴ素子１５〜１８）のゲート端子接続位置に接続端子５７が設けられている。導電パターン５４には下アーム（ＩＧＢＴ素子１５〜１８）のセンスエミッタ端子の接続位置に接続端子５８が設けられている。また、他方の絶縁板５２の上面には導電パターン５５、５６が配設されている。導電パターン５５には上アーム（ＩＧＢＴ素子１１〜１４）のゲート端子接続位置に接続端子５９が設けられている。導電パターン５６には上アーム（ＩＧＢＴ素子１１〜１４）のセンスエミッタ端子の接続位置に接続端子６０が設けられている。
一方、ベース板２上には絶縁板３に隣接して別の絶縁板５が配置され、絶縁板４に隣接して別の絶縁板６が配置されている。絶縁板５の主面には導電パターン９が配設されている。導電パターン９にはパワーモジュールの出力端子（Ｏ）に接続される第２端子領域６１が設けられている。また、絶縁板４に隣接して配置された絶縁板６の主面には導電パターン１０が配設され、導電パターン１０にはパワーモジュールの出力端子（Ｏ）に接続される第２端子領域６２が設けられている。
上アームの一方の導電パターン７上に配置された２つのＩＧＢＴ素子１１、１２は、各々のエミッタ電極が導体ワイヤＷ１１を介して隣接する還流ダイオード３７、３８のアノード電極に接続され、さらに導体ワイヤＷ１２を介して導電パターン３１に接続されている。導電パターン３１は導体ワイヤＷ１３を介して隣接する絶縁板５上の導電パターン９に接続されている。導電パターン９には第２端子領域６１が接続されているため、２つのＩＧＢＴ素子１１、１２のエミッタ電極は同じ第２端子領域６１に電気的に接続されていることになる。
上アームの他方の導電パターン８上に配置された２つのＩＧＢＴ素子１３、１４は、上記ＩＧＢＴ素子１１、１２と同様に、各々のエミッタ電極が導体ワイヤを介して隣接する還流ダイオード４０、４１のアノード電極に接続され、さらに導体ワイヤ及び導電パターンを介して、隣接する絶縁板６上の導電パターン１０に接続されている。導電パターン１０には第２端子領域６２が接続されているため、２つのＩＧＢＴ素子１３、１４のエミッタ電極は同じ第２端子領域６２に電気的に接続されていることになる。
下アームの絶縁板５は、上アームの４つのＩＧＢＴ素子１１〜１４の配列方向とは直交する方向に絶縁板３に隣接して配置されている。絶縁板５の主面には、ＩＧＢＴ素子１５，１６、複数の導電パターン９、７１〜７５、還流ダイオード７６、７７が、上記絶縁板３の主面に配置された複数の導電パターン７、３１〜３５、還流ダイオード３７，３８と線対称の位置に配置されている。また、ＩＧＢＴ素子１５，１６のエミッタ電極が共通に接続される導電パターン７１にはパワーモジュールの低電位側の入力端子（Ｎ）に接続される第３端子領域８１が設けられている。
導電パターン９に配置された２つのＩＧＢＴ素子１５、１６は、各々のエミッタ電極が導体ワイヤＷ２１を介して隣接する還流ダイオード７６、７７のアノード電極に接続され、さらに導体ワイヤＷ２２を介して導電パターン７１に接続されている。導電パターン７１は低電位側の入力端子（Ｎ）に接続される第３端子領域８１に接続されている。
一方、絶縁板６の主面には、上記ＩＧＢＴ素子１５、１６に対して並列に接続される別のＩＧＢＴ素子１７、１８が配置される。絶縁板６の主面には、上記絶縁板５の主面に配置された複数の導電パターン９、７１〜７５及び第２端子領域６１と同じ配置で複数の導電パターン１０等及び第２端子領域６２が設けられている。導電パターン１０上に配置される２つのＩＧＢＴ素子１７、１８は、コレクタ電極を導電パターン１０に接続するように配置され、導還流ダイオード７８、７９はカソード電極を導電パターン１０に接続するように配置される。これにより、２つのＩＧＢＴ素子１７、１８に対して還流ダイオード７８、７９が逆並列に接続されると共に、第２端子領域６２（出力端子（Ｏ））に対してＩＧＢＴ素子１７、１８のコレクタ電極、及び還流ダイオード７８、７９はカソード電極が電気的に接続された状態となる。
導電パターン１０上に配置された２つのＩＧＢＴ素子１７、１８は、上記ＩＧＢＴ素子１５、１６と同様に、各々のエミッタ電極が導体ワイヤを介して隣接する還流ダイオード７８、７９のアノード電極に接続され、さらに導体ワイヤ及び導電パターンを介して、低電位側の入力端子（Ｎ）となる第３端子領域８２に電気的に接続されている。
次に、上アームにおいて別導電パターン上に配置される第１端子領域３６，３９、並びに下アームにおいて別導電パターン上に配置される第２端子領域６１、６２及び第３端子領域８１，８２についての端子領域間接続構造について、図２、図３及び図４を参照して説明する。図２は、上アームにおける第１端子領域３６，３９間の接続構造を示している。上アームにおいて、一方の導電パターン７に設けられ第１端子領域３６と、他方の導電パターン８に設けられ第１端子領域３９との間に第１リードフレーム９１が設置されている。図４Ａから図４Ｃはリードフレームの構成例を示している。なお、後述する第２リードフレーム及び第３リードフレームと同様の構成を有するので第２リードフレーム及び第３リードフレームについても図４Ａから図４Ｃを流用して説明する。第１リードフレーム９１は、図４Ａに示すように第１端子領域３６，３９にそれぞれ接続する２つの第１脚部１０１−１、外部と接続する第１接続部１０２−１、第１脚部１０１−１と第１接続部１０２−１との間を接続する第１配線部１０３−１を有する。図４Ａに示す構成例では第１接続部１０２−１が第１配線部１０３−１から上方へ突起しているが、図４Ｂに例示されるように第１配線部１０３−１から必ずしも突起する必要はない。また、第１配線部１０３−１は門型に限定されるものではなく、図４Ｃに例示するように、Ｌ字型に分岐した分岐部１０４−１を形状して、分岐部１０４−１の先端部近傍に第１接続部１０２−１を設けても良い。第１リードフレーム９１は図４Ａから図４Ｃの構成に限定されるものではなく、適宜変形実施可能である。第１リードフレーム９１は、上アームにおいてＩＧＢＴ素子１１〜１４のエミッタ電極間を接続する導体ワイヤ１９、２１，２２と平行に配置されている。第１リードフレーム９１は、第１端子領域３６、３９間を電気的に接続する電気伝導度を有すると共に、外部のバスバー等を支持する機械的強度を有する。電気伝導度及び機械的強度に優れたリードフレーム素材として、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いることができる。
本実施の形態は、上アームに属するＩＧＢＴ素子１１〜１４のエミッタ電極が接続される第２端子領域６１、６２（出力端子Ｏ）が、下アーム側の導電パターン９，１０に設けられている。そして、下アームにおいて、一方の導電パターン９に設けられた第２端子領域６１と、他方の導電パターン１０に設けられた第２端子領域６２との間に第２リードフレーム９２が設置されている。第２リードフレーム９２は、図４Ａから図４Ｃのいずれかに示す構成を有する。すなわち、第２リードフレーム９２は、第２端子領域６１，６２にそれぞれ接続する２つの第１脚部１０１−２、外部と接続する第２接続部１０２−２、第２脚部１０１−２と第２接続部１０２−２との間を接続する第２配線部１０３−２を有する。図４Ｃに示す構成であれば、分岐部１０４−２を有する。第２リードフレーム９２は、上アームにおいてＩＧＢＴ素子１１〜１４のエミッタ電極間を接続する導体ワイヤ１９、２１，２２と平行に配置されている。第２リードフレーム９２は、第２端子領域６１、６２間を電気的に接続する電気伝導度を有すると共に所定の機械的強度を有する。また、基板上において第１リードフレーム９１と第２リードフレーム９２とが平行に配置される。
図３は、下アームにおける第２端子領域６１、６２間及び第３端子領域８１、８２間の接続構造を示している。第２端子領域６１、６２間は上記した通り第２フレーム９２によって接続される。一方の第３端子領域８１と他方の第３端子領域８１との間に第３リードフレーム９３が設置されている。第３リードフレーム９３は、図４Ａから図４Ｃのいずれかに示す構成を有する。すなわち、第３リードフレーム９３は、第３端子領域８１，８２にそれぞれ接続する２つの第３脚部１０１−３、外部と接続する第３接続部１０２−３、第３脚部１０１−３と第３接続部１０２−３との間を接続する第３配線部１０３−３を有する。図４Ｃに示す構成であれば、分岐部１０４−３を有する。第３リードフレーム９３は、第３端子領域８１、８２間を電気的に接続する電気伝導度を有すると共に所定の機械的強度を有する。
以上のように、本実施の形態では、上アームに属するスイッチング素子１１〜１４の配列方向と配線部材としての導体ワイヤ１９の配線方向とが同一方向である。また配線部材としての導体ワイヤ１９の配線方向と他の配線部材としての導体ワイヤ２１、２２の配線方向とが同一方向である。さらに、スイッチング素子１１〜１４の配列方向、配線部材としての導体ワイヤ１９の配線方向、第１端子領域３６，３９の配列方向、第２端子領域６１，６２の配列方向とが同一方向である。そして、スイッチング素子１１〜１４の配列から近い順に、配線部材としての導体ワイヤ１９の配線、第１端子領域３６，３９の配列、第２端子領域６１，６２の配列が配置されている。
図５は、図１〜図３に示す半導体装置１の回路構成図を示している。
半導体装置１は、上アームと下アームで構成されている。上アームは４つのＩＧＢＴ素子１１〜１４が属していて、それらのＩＧＢＴ素子１１〜１４が互いに並列に接続されている。上アームにおいて、一方の基板（絶縁板３）に配置されるＩＧＢＴ素子１１、１２が同一導電パターン７上において並列に接続され、ＩＧＢＴ素子１１、１２に対して導還流ダイオード３７、３８が逆並列に接続されている。同様に、他方の基板（絶縁板４）に配置されるＩＧＢＴ素子１３、１４が同一導電パターン８上において並列に接続され、ＩＧＢＴ素子１３、１４に対して還流ダイオード４０、４１が逆並列に接続されている。一方の導電パターン７上のＩＧＢＴ素子１１、１２のコレクタ電極共通接続点（第１端子領域３６）と、他方の導電パターン８上のＩＧＢＴ素子１３、１４のコレクタ電極共通接続点（第１端子領域３９）とに対して、高電位側の入力端子（Ｐ）が接続されている。入力端子（Ｐ）は、第１端子領域３６、３９に対して第１リードフレーム９１を介して分岐して接続されている（図２参照）。一方の導電パターン７上のＩＧＢＴ素子１１、１２のエミッタ電極共通接続点（第２端子領域６１）と、他方の基板（導電パターン８）上のＩＧＢＴ素子１３、１４のエミッタ電極共通接続点（第２端子領域６２）とに対して、出力端子（Ｏ）が接続されている。出力端子（Ｏ）は、第２端子領域６１、６２に対して第２リードフレーム９２を介して分岐して接続されている（図２参照）。
さらに、本実施の形態は、発振対策として、一方の導電パターン７に配置されたＩＧＢＴ素子１２と、他方の導電パターン８に配置されたＩＧＢＴ素子１３とのエミッタ電極どうしが導体ワイヤ１９によって直接に接続されている。一方のＩＧＢＴ素子１２は、導電パターン７に配置されたＩＧＢＴ素子（１１，１２）のうちで最も他方の導電パターン８に近い位置に配置されている。他方のＩＧＢＴ素子１３は、導電パターン８に配置されたＩＧＢＴ素子（１３，１４）のうちで最も導電パターン７に近い位置に配置されている。したがって、導体ワイヤ１９によって接続される１組のスイッチング素子は異なる導電パターンに配置された複数のスイッチング素子のうち最も導体ワイヤ１９の距離が短くなるスイッチング素子の組み合わせであるということができる。また、本実施の形態は、発振対策として、同一導電パターン７上に配置されて並列接続されているＩＧＢＴ素子１１，１２のエミッタ電極間も導体ワイヤ２１で直接に接続している。また、もう１つの導電パターン８上に配置されて並列接続されているＩＧＢＴ素子１３，１４のエミッタ電極間も導体ワイヤ２２で直接に接続している（図３参照）。
下アームは４つのＩＧＢＴ素子１５〜１８が属していて、基本的には上記上アームと同様の回路構成を有する。上アームの回路構成と異なる主な点は、ＩＧＢＴ素子１５〜１８のコレクタ電極共通接続点（第２端子領域６１、６２）が出力端子（Ｏ）に接続され、ＩＧＢＴ素子１５〜１８のエミッタ電極共通接続点（第３端子領域８１、８２）に対して、低電位側の入力端子（Ｎ）が接続されている点である。入力端子（Ｎ）は、第３端子領域８１、８２に対して第３リードフレーム９３を介して分岐して接続されている。
下アームにおいて、上アームと同様の発振対策が取られている。一方の導電パターン９に配置されたＩＧＢＴ素子１６と、他方の導電パターン１０に配置されたＩＧＢＴ素子１７とのエミッタ電極どうしが導体ワイヤ２０によって直接に接続されている。また、同一導電パターン９上に配置されて並列接続されているＩＧＢＴ素子１５，１６のエミッタ電極間も導体ワイヤ２３で直接に接続している。また、もう１つの導電パターン１０上に配置されて並列接続されているＩＧＢＴ素子１７，１８のエミッタ電極間も導体ワイヤ２４で直接に接続している。
上記した通り、上アームに属するＩＧＢＴ素子１１、１２は、下アームに設けた導電パターン９（第２端子領域６１）においてエミッタ電極間が接続される。図５に示す回路図において、ＩＧＢＴ素子１１、１２のエミッタ電極間のインダクタンスをＬ１で示している。同様に、上アームに属するＩＧＢＴ素子１３、１４のエミッタ電極間のインダクタンスをＬ２で示している。また、下アームに属するＩＧＢＴ素子１５、１６のエミッタ電極間のインダクタンスをＬ３、ＩＧＢＴ素子１７、１８のエミッタ電極間のインダクタンスをＬ４で示している。
以上のように構成された半導体装置１において、入力端子（Ｐ）から第１リードフレーム９１を介して第１端子領域３６，３９に分岐して高電位電圧が印加され、入力端子（Ｎ）から第３リードフレーム９３を介して第３端子領域８１，８２に分岐して低電位電圧が印加される。そして、接続端子５９を介して上アームに属するＩＧＢＴ素子１１〜１４のゲート端子に制御電圧が印加され、上アームに属するＩＧＢＴ素子１１〜１４を同時にオンオフ動作させる。一方、接続端子５７から下アームに属するＩＧＢＴ素子１５〜１８のゲート端子に制御電圧が印加され、下アームに属するＩＧＢＴ素子１５〜１８を同時にオンオフ動作させる。上アームと下アームのオンオフ動作タイミングを制御して、第２端子領域６１、６２に所定の電力波形が表れるように運転される。
本実施の形態による発振対策について具体的に説明する。
先ず、上アームに属するＩＧＢＴ素子１１〜１４のエミッタ電極間を繋いでいる導体ワイヤ１９及び導体ワイヤ２１、２２を設けない構成（未対策ケース）について検証する。図６は未対策ケースに対応した回路構成図である。当該回路図において各構成要素に対する符号は、図５に示す回路構成に示す符号に対応している。このケース場合、同一導電パターン７に配置された２つのＩＧＢＴ素子１１、１２は、導体ワイヤＷ１１、導還流ダイオード３７、３８のアノード電極、導体ワイヤＷ１２、導電パターン３１、導体ワイヤＷ１３、別基板上の導電パターン９、第１端子領域８１を経由して互いのエミッタ電極が接続される。したがって、２つのＩＧＢＴ素子１１、１２のエミッタ電極間のインダクタンスＬ１は、エミッタ電極から第１端子領域８１までに介在する経路のインダクタンス成分からなる大きなインダクタンス値になると考えられる。もう１つの導電パターン８に配置された２つのＩＧＢＴ素子１３、１４についても同様にエミッタ電極間のインダクタンスＬ２はインダクタンスＬ１と同様の大きなインダクタンス値になると考えられる。
図７Ａは発振対策を講じていないケースでの動作波形の実測結果を示している。具体的には、図１に示すモジュール構成において導体ワイヤ１９、２１、２２を設けないモデル回路において、電源電圧を１００Ｖに設定した結果を示している。図７Ａに示すように、ターンオフ時にＩＧＢＴ素子１１〜１４のゲート−エミッタ間の電位ＶＧＥ及びコレクタ−エミッタ間の電位ＶＣＥが瞬時的に大きく発振することが確認された。
ここで、同一導電パターン７（８）上に配置されて並列に接続されるＩＧＢＴ素子１１、１２（１３、１４）のエミッタ電極どうしを導体ワイヤ２１（２２）で接続する一方で、別の導電パターン７、８上に配置されたＩＧＢＴ素子１２とＩＧＢＴ素子１３のエミッタ電極間は導体ワイヤ１９で接続しないケースを検討する。同一導電パターン７（８）上に配置されて並列に接続されるＩＧＢＴ素子１１、１２（１３、１４）のエミッタ電極どうしが導体ワイヤ２１（２２）で接続されることにより、同一導電パターン７（８）上で並列接続されるＩＧＢＴ素子１１、１２（１３、１４）のエミッタ電極間の電位が均一化する。これにより、同一導電パターン７（８）上に配置されて並列に接続されるＩＧＢＴ素子１１、１２（１３、１４）に着目すれば、ある程度の発振抑制効果が期待される。
一方、上アームにおいて別の導電パターン７、８上に配置されたＩＧＢＴ素子１１、１２とＩＧＢＴ素子１３、１４との間も並列に接続される。別の導電パターン７、８上に配置されたＩＧＢＴ素子１１、１２とＩＧＢＴ素子１３、１４のエミッタ電極間は、導体ワイヤ１９が設けられないケースでは、距離の離れた下アームにおける第２端子領域６１、６２間を接続する第２リードフレーム９２（図２参照）によって電気的に接続される。このため、別の導電パターン７、８上に配置されたＩＧＢＴ素子１１、１２とＩＧＢＴ素子１３、１４のエミッタ電極間は、大きなインダクタンスを介して接続されることになる。
そこで、本実施の形態は、上アームにおいて、別の導電パターン７、８上に配置され短い距離に配置されたＩＧＢＴ素子１２とＩＧＢＴ素子１３のエミッタ電極間を導体ワイヤ１９によって電気的に接続している。これにより、別の導電パターン７、８上に配置されたＩＧＢＴ素子１２とＩＧＢＴ素子１３のエミッタ電極間の電位が均一化し発振抑制効果の大幅な改善が期待できる。また、下アームにおいて、別の導電パターン９、１０上に配置され短い距離に配置されたＩＧＢＴ素子１６とＩＧＢＴ素子１７のエミッタ電極間を導体ワイヤ２０によって電気的に接続している。下アームにおいて、別の導電パターン９、１０上に配置されるＩＧＢＴ素子１５、１６とＩＧＢＴ素子１７、１８のエミッタ電極は同一アーム内に配置される第３リードフレーム９３で接続される。このため上アームに比べると別の導電パターン９、１０上に配置されるＩＧＢＴ素子１５、１６とＩＧＢＴ素子１７、１８のエミッタ電極間のインダクタンスは小さくなる。しかし、ＩＧＢＴ素子１６とＩＧＢＴ素子１７のエミッタ電極間を導体ワイヤ２０によって直接に接続することで、上アームと同様に大きな発振抑制効果が期待できる。
図７Ｂは本実施の形態（図１）の動作波形の実測結果を示している。発振対策となる導体ワイヤ１９、２１、２２以外の要素は、図７Ａのモデル回路と同じものを使用している。図７Ｂに示すように、ＩＧＢＴ素子１１〜１４のゲート−エミッタ間の電位及びコレクタ−エミッタ間の電位は発振していないことが確認された。
なお、本発明は上記各実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状、向きなどについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
上記実施の形態では、４つに分割された基板（絶縁板３〜６、導電パターン７〜１０）を上下左右に配置しているが、一方向に配置した構造としてもよい。また、同一導電パターン７〜１０上に配置されるスイッチング素子の数は特に限定されない。また、上記実施の形態では、別の導電パターン７、８上に配置され最も短い距離に配置されたＩＧＢＴ素子１２とＩＧＢＴ素子１３のエミッタ電極間を導体ワイヤ１９によって電気的に接続しているが、これに限定されない。別の導電パターン７、８上に配置されたＩＧＢＴ素子のエミッタ電極が導体ワイヤによって直接に接続されていれば良い。例えば、ＩＧＢＴ素子１１とＩＧＢＴ素子１３とのエミッタ電極間を導体ワイヤによって接続してもよいし、ＩＧＢＴ素子１２とＩＧＢＴ素子１４とのエミッタ電極間を導体ワイヤによって接続してもよい。下アームにおいても、ＩＧＢＴ素子１５とＩＧＢＴ素子１７とのエミッタ電極間を導体ワイヤによって接続してもよいし、ＩＧＢＴ素子１６とＩＧＢＴ素子１８とのエミッタ電極間を導体ワイヤによって接続してもよい。
次に、図８及び図９を参照して、第２の実施の形態について説明する。図８は、第２の実施の形態に係る半導体装置の平面図である。図９は、第２の実施の形態の変形例に係る半導体装置の平面図である。第２の実施の形態では、一部の導電パターンの形状及びレイアウト、スイッチング素子のレイアウト、一部の配線構造が上記の実施の形態と相違する。このため、主に相違点について説明し、共通する構成及び対応する構成については同一の符号を付して説明は適宜省略する。また、図８及び図９は、上下アーム共に絶縁板が２つずつ配置されているが、各絶縁板上の各種構成部材のレイアウトは共通するため、符号及び説明は適宜省略する。
上記した実施の形態では、複数のスイッチング素子のうち異なる導電パターン上に配置され並列に接続されたスイッチング素子のエミッタ電極どうしを直接に配線部材（導体ワイヤ１９、２０）で接続したり、同一の導電パターン上に配置された複数のスイッチング素子のエミッタ電極どうしを直接に他の配線部材（導体ワイヤ２１〜２４）で接続することで、インダクタンスを低減してスイッチング動作時の発振現象を抑制することが可能になっている。すなわち、複数のチップが複数段（上記の例では２段×２基板）に並んだレイアウトにおいて、エミッタ電極どうしを直接配線することで発振対策に有効であることを見出している。
ところで、上記した実施の形態では、上アーム側で同一導電パターン７上に上下２段で配列されたスイッチング素子（ＩＧＢＴ素子１１、１２）から導電パターン３１に配線部材Ｗ１２でワイヤ配線し、導電パターン１３から下アームの導電パターン９の右端部の上下２段に配列された部分に配線部材Ｗ１３でワイヤ配線する必要があった。このため、ワイヤ長が長くなっており、配線抵抗によるオン抵抗の上昇を生じていた。また、Ｐ端子（第１端子領域３６）とＮ端子（第３端子領域８１）との間に導電パターン３１があるために、Ｐ端子とＮ端子の近接距離が限られていた。この結果、インダクタンスの低減を阻害していた。すなわち、インダクタンスの低減には、更なる改善の余地があった。
そこで、本件発明者等は、上記の配線構造に加え、導電パターンのレイアウトに着目し、本発明に想到した。詳細は後述するが、第２の実施の形態では、上アーム側のＰ配線パターン（コレクタ又はドレイン導電パターンに相当する導電パターン７）を横向きのＴ字形状とし、Ｍ配線パターン（エミッタ又はソース導電パターンに相当する導電パターン３１）を上下２段（一対の長尺部３１ａ）に配置するようにした。
この場合、上下２段のＭ配線パターンにおいて電流不均一（アンバランス）が生じ、発振現象が起こり易くなるおそれがある。そこで、本件発明者等は更に、上下２段のＭ配線パターンを後述する第３の配線部材（長尺部３１ｂ）で接続する構成とした。これにより、発振現象の抑制を図っている。また、Ｔ字形状のＰ配線パターンの一部を囲むようにＭ配線パターンをＵ字形状としたことで、Ｐ端子（第１端子領域３６）とＮ端子（第３端子領域８１）とを近づけて配置することができ、より効果的に発振現象を抑制することが可能になっている。
以下、第２の実施の形態に係る半導体装置１の具体的なレイアウトについて説明する。図８に示すように、半導体装置１は、パワーモジュールを収納するパッケージのベース板２上に配置される。半導体装置１は、平面視縦横２×２で４つに分割された絶縁板３〜６と、絶縁板３〜６の主面に配設された導電パターン７〜１０と、導電パターン７〜１０上に配置されたスイッチング素子となるＩＧＢＴ素子１１、１３、１５、１７と、ＩＧＢＴ素子１１、１３、１５、１７と対となって導電パターン７〜１０上に配置された還流ダイオード３７、４０、７６、７８とを備える。
図８の紙面右側に位置する絶縁板３、４側が上アームを構成し、図８の紙面左側に位置する絶縁板５、６側が下アームを構成する。すなわち、上アームと下アームとは、図８の紙面左右方向に並んで配置されている。また、上アームを構成する絶縁板３、４は、上下アームの並び方向（左右方向）に対して直交する方向（図８の上下方向）に並んで配置されている。同様に、下アームを構成する絶縁板５、６は、上下アームの並び方向に対して直交する方向に並んで配置されている。
なお、ＩＧＢＴ素子及び還流ダイオードは、各絶縁板にそれぞれ３つずつ配置されており、説明の便宜上、絶縁板毎に同じ符号で示している。また、各絶縁板において、ＩＧＢＴ素子と対の還流ダイオードは、上下アームの並び方向（左右方向）に沿って並んで配置されている。更に複数（３つ）のＩＧＢＴ素子は絶縁板７、８の並び方向（上下方向）に沿って並んで配置されている。同様に複数（３つ）の還流ダイオードも絶縁板７、８の並び方向（上下方向）に沿って並んで配置されている。下アームにおいても同様のレイアウトとなっているため、説明は省略する。
絶縁板３の主面には、導電パターン７（第１の導電パターン）を含む複数の導電パターン（７、３１、３３）が島状（電気的に互いに絶縁された状態）に配設されている。導電パターン７は、絶縁板３主面の中央部の主要領域に配設されている。導電パターン７は、平面視Ｔ字形状を有し、図８に示すようにＴ字を横に傾けて配置されている。具体的に導電パターン７は、図８の上下方向に延びる長尺部７ａ（第１長尺部）と、長尺部７ａの上下方向略中央から左方に向かって延びる長尺部７ｂ（第２長尺部）と、を連結して構成される。上記した複数のＩＧＢＴ素子１１及び複数の還流ダイオード３７は、長尺部７ａ上に配置されている。また、長尺部７ｂ上には、パワーモジュールの高電位側の入力端子（Ｐ）に接続される第１端子領域３６が設けられている。なお、第１端子領域３６は、単にＰ端子と呼ばれてもよい。
導電パターン３１（第２の導電パターン）は、導電パターン７の一部を囲むように形成されている。導電パターン３１は、導電パターン７の左端側を囲むように平面視Ｕ字形状を有し、その開放端が導電パターン７側に向けられている。具体的に導電パターン３１は、長尺部７ｂを上下で挟むように配置される一対の長尺部３１ａ（第３長尺部）と、長尺部７ｂの左端側で一対の長尺部３１ａの一端部どうしを連結する長尺部３１ｂ（第４長尺部）と、によって構成される。長尺部３１ａは、左右方向に延びており、長尺部３１ｂは、上下方向に延びている。長尺部３１ｂの左右方向の幅は、長尺部３１ａの上下方向の幅に比べて十分に小さく設定されている。長尺部３１ｂは、第３の配線部材を構成する。なお、図８では、第３の配線部材を導電パターンで形成する構成としたが、この構成に限定されない。第３の配線部材は、導体ワイヤや金属配線板（リードフレーム）で構成されてもよい。また、一対の長尺部３１ａに対する第３の配線部材の接続箇所も適宜変更が可能である。第３の配線部材は、例えば、長尺部７ｂの上方を跨ぐような門型またはアーチ状の金属配線板又は導体ワイヤによって形成されてもよい。導電パターン３３は、長尺部７ａの右方において、当該長尺部７ａに沿って上下に延びる長尺体で構成される。また、導電パターン３１は、中間電位に接続される第２の導電パターンを構成する。
絶縁板３の下側に隣接して配置された絶縁板４の主面には、導電パターン８（第１の導電パターン）を含む複数の導電パターン（８、３１、３３）が島状（電気的に互いに絶縁された状態）に配設されている。導電パターン８は、絶縁板４主面の中央部の主要領域に配設されている。導電パターン８は、平面視Ｔ字形状を有し、図８に示すようにＴ字を横に傾けて配置されている。具体的に導電パターン８は、図８の上下方向に延びる長尺部８ａ（第１長尺部）と、長尺部８ａの上下方向略中央から左方に向かって延びる長尺部８ｂ（第２長尺部）と、を連結して構成される。上記した複数のＩＧＢＴ素子１３及び複数の還流ダイオード４０は、長尺部８ａ上に配置されている。また、長尺部８ｂ上には、パワーモジュールの高電位側の入力端子（Ｐ）に接続される第１端子領域３９が設けられている。なお、第１端子領域３９は、単にＰ端子と呼ばれてもよい。
絶縁板４上の導電パターン３１（第２の導電パターン）は、導電パターン８の一部を囲むように形成されている。導電パターン３１は、導電パターン８の左端側を囲むように平面視Ｕ字形状を有し、その開放端が導電パターン８側に向けられている。具体的に導電パターン３１は、長尺部８ｂを上下で挟むように配置される一対の長尺部３１ａ（第３長尺部）と、長尺部８ｂの左端側で一対の長尺部３１ａの一端部どうしを連結する長尺部３１ｂ（第４長尺部）と、によって構成される。上記したように、長尺部３１ｂは、第３の配線部材を構成する。
絶縁板３の左側に隣接して配置された絶縁板５の主面には、導電パターン９（第３の導電パターン）を含む複数の導電パターン（９、７１、７３）が島状（電気的に互いに絶縁された状態）に配設されている。導電パターン９は、絶縁板５主面の中央部の主要領域に配設されている。導電パターン９は、右端側が開放された平面視Ｕ字形状を有している。具体的に導電パターン９は、絶縁板５の中央領域に位置する主部９ａと、主部９ａの上下端部から絶縁板５の右端部へ向かって右方に延びる一対の長尺部９ｂ（第５長尺部）と、を連結して構成される。主部９ａの中央には、上記した複数のＩＧＢＴ素子１５及び複数の還流ダイオード７６が配置されている。ＩＧＢＴ素子１５が左側に配置され、還流ダイオード７６が右側に配置されている。主部９ａの左側は、左方に向かって段状に突出している。突出した主部９ａの上面には、パワーモジュールの中間電位の出力端子（Ｏ）に接続される第２端子領域６１が設けられている。第２端子領域６１は、ＩＧＢＴ素子１５の左方に配置されている。なお、第２端子領域６１は、単に中間電位に接続される中間端子（Ｍ端子）と呼ばれてもよい。
導電パターン７１（第４の導電パターン）は、長尺部３１ｂを挟んで導電パターン７の反対側に対向する位置に設けられている。導電パターン７１は、平面視横向きのＴ字形状を有している。導電パターン７１は、主部９ａの右方に配置され、上下方向で一対の長尺部９ｂによって挟まれている。導電パターン７１上には、パワーモジュールの低電位側の入力端子（Ｎ）に接続される第３端子領域８１が設けられている。第３端子領域８１は、第１端子領域３６に対向配置されている。なお、第３端子領域８１は、単にＮ端子と呼ばれてもよい。主部９ａの左方には、当該主部９ａに沿って上下に延びる導電パターン７３が配置されている。
絶縁板５の下側に隣接して且つ絶縁板４の左側に隣接して配置された絶縁板６の主面には、導電パターン１０（第３の導電パターン）を含む複数の導電パターン（１０、７１、７３）が島状（電気的に互いに絶縁された状態）に配設されている。導電パターン１０は、絶縁板６主面の中央部の主要領域に配設されている。導電パターン１０は、右端側が開放された平面視Ｕ字形状を有している。具体的に導電パターン１０は、絶縁板６の中央領域に位置する主部１０ａと、主部１０ａの上下端部から絶縁板６の右端部へ向かって右方に延びる一対の長尺部１０ｂ（第５長尺部）と、を連結して構成される。主部１０ａの中央には、上記した複数のＩＧＢＴ素子１７及び複数の還流ダイオード７８が配置されている。ＩＧＢＴ素子１７が左側に配置され、還流ダイオード７８が右側に配置されている。主部１０ａの左側は、左方に向かって段状に突出している。突出した主部１０ａの上面には、パワーモジュールの中間電位の出力端子（Ｏ）に接続される第２端子領域６２が設けられている。第２端子領域６２は、ＩＧＢＴ素子１７の左方に配置されている。なお、第２端子領域６２は、単に中間電位に接続される中間端子（Ｍ端子）と呼ばれてもよい。
絶縁板６上の導電パターン７１（第４の導電パターン）は、絶縁板４の長尺部３１ｂを挟んで導電パターン８の反対側に対向する位置に設けられている。導電パターン７１は、平面視横向きのＴ字形状を有している。導電パターン７１は、主部１０ａの右方に配置され、上下方向で一対の長尺部１０ｂによって挟まれている。導電パターン７１上には、パワーモジュールの低電位側の入力端子（Ｎ）に接続される第３端子領域８２が設けられている。第３端子領域８２は、第１端子領域３９に対向配置されている。なお、第３端子領域８２は、単にＮ端子と呼ばれてもよい。主部１０ａの左方には、当該主部１０ａに沿って上下に延びる導電パターン７３が配置されている。
上アームでは、絶縁板３において、対になって配置されたＩＧＢＴ素子１１及び還流ダイオード３７は、導体ワイヤＷ１１（第１の主電流配線部材）によって電気的に接続されている。また、各還流ダイオード３７は、導体ワイヤＷ１２（第１の主電流配線部材）を介して導電パターン３１に接続される。具体的に各導体ワイヤＷ１２は、長尺部３１ａの右端部（他端部）に接続される。絶縁板４においても同様に、対になって配置されたＩＧＢＴ素子１３及び還流ダイオード３９は、導体ワイヤＷ１１によって電気的に接続されている。また、各還流ダイオード３９は、導体ワイヤＷ１２を介して導電パターン３１に接続される。具体的に各導体ワイヤＷ１２は、長尺部３１ａの右端部に接続される。
下アームでは、絶縁板５において、対になって配置されたＩＧＢＴ素子１５及び還流ダイオード７６は、導体ワイヤＷ２１（第１の主電流配線部材）によって電気的に接続されている。また、各還流ダイオード７６は、導体ワイヤＷ２２（第１の主電流配線部材）を介して導電パターン７１の左端部に接続される。絶縁板６においても同様に、対になって配置されたＩＧＢＴ素子１７及び還流ダイオード７８は、導体ワイヤＷ２１によって電気的に接続されている。また、各還流ダイオード７８は、導体ワイヤＷ２２を介して導電パターン７１の左端部に接続される。
また、第２の実施の形態では、上アームに属する複数のスイッチング素子１１、１３のうち、異なる導電パターン７、８に配置されたＩＧＢＴ素子１１、１３のエミッタ電極どうしが配線部材としての導体ワイヤ１９（第１の配線部材）によって直接接続されている。また、下アームに属する複数のＩＧＢＴ素子１５、１７のうち、異なる導電パターン９、１０に配置されたＩＧＢＴ素子１５、１７のエミッタ電極どうしが配線部材としての導体ワイヤ２０（第１の配線部材）によって直接接続されている。また、上記したように同一導電パターン（７〜１０）に配置されたＩＧＢＴ素子（１１）、（１３）、（１５）、（１７）のエミッタ電極どうしが他の配線部材としての導体ワイヤ２１〜２４（第２の配線部材）によってそれぞれ直接接続されている。なお、上記したように、配線部材である導体ワイヤ１９、２０は第１の配線部材を構成し、他の配線部材である導体ワイヤ２１〜２４は第２の配線部材を構成する。
更に、上アームを構成する絶縁板３上の導電パターン３１は、下アームを構成する絶縁板５上の導電パターン９に導体ワイヤＷ１３（第２の主電流配線部材）を介して接続される。具体的に導体ワイヤＷ１３は、一端が長尺部３１ａの基端部（長尺部３１ａと長尺部３１ｂとの接続部分）に接続され、他端が長尺部９ｂの右端部に接続されている。同様に、上アームを構成する絶縁板４上の導電パターン３１は、下アームを構成する絶縁板６上の導電パターン１０に導体ワイヤＷ１３を介して接続される。具体的に導体ワイヤＷ１３は、一端が長尺部３１ａの基端部（長尺部３１ａと長尺部３１ｂとの接続部分）に接続され、他端が長尺部１０ｂの右端部に接続されている。
図９に示す変形例では、スイッチング素子のエミッタ電極どうしを配線部材で接続する代わりに、上アームにおいて、異なる基板３、４上に配置された第２の導電パターン３１どうしを第４の配線部材（導体ワイヤ２５）で接続している点で図８の構成と相違する。上記したように、第２の導電パターンを平面視Ｕ字形状としたことで、隣接する異なる基板３、４上に配置された第２の導電パターン３１どうしを最短距離で結ぶことが可能である。なお、図８の特徴と図９の特徴は組み合わせて構成されてもよい。すなわち、図８において、異なる基板３、４上に配置された第２の導電パターン３１どうしを第４の配線部材（導体ワイヤ２５）で接続してもよい。
このように、第２の実施の形態においても、複数のスイッチング素子のうち異なる導電パターン上に配置され並列に接続されたスイッチング素子のエミッタ電極どうしを直接に配線部材（導体ワイヤ１９、２０）で接続したり、同一の導電パターン上に配置された複数のスイッチング素子のエミッタ電極どうしを直接に他の配線部材（導体ワイヤ２１〜２４）で接続することで、インダクタンスを低減してスイッチング動作時の発振現象を抑制することが可能になっている。
第２の実施の形態では、上アームにおいて、第１の導電パターン（導電パターン７、８）を平面視Ｔ形状にし、第１の導電パターンの一部（長尺部７ｂ、８ｂ）を一対の長尺部３１ａで挟むように配置している。更に、一対の長尺部３１ａどうしを第３の配線部材である長尺部３１ｂで接続している。これにより、発振現象の抑制効果をより高めることが可能である。また、Ｔ字形状の第１導電パターンの根端部分を囲むように第２の導電パターン（導電パターン３１）を平面視Ｕ字形状とし、第２の導電パターンが第１の導電パターンを囲うことで、第１の導電パターン上のスイッチング素子（長尺部７ａ上の還流ダイオード３７及び長尺部８ａ上の還流ダイオード４０）と第２の導電パターン（長尺部３１ａ）とを第１の配線部材（導体ワイヤＷ１２）によって最短距離で接続することが可能である。これにより、導体ワイヤＷ１２の電圧降下が小さくなり、オン抵抗を低減することが可能である。また、一対の長尺部３１ａ同士を長尺部３１ｂとは別の第２の配線部材（導電パターン３１ｃ）で接続したことで、一対の長尺部３１ａをより短い導通経路で結ぶことが可能である。
また、下アームにおいて、第４の導電パターン（導電パターン７１）を囲むように第３の導電パターン（導電パターン９、１０）を平面視Ｕ字形状としたことで、第３の導電パターンの一部を上アーム側に近づけると共に、第４の導電パターンを上アーム側に近づけて配置することが可能である。また、第３の導電パターンの一部（長尺部９ｂ、１０ｂ）の先端が、第２の導電パターン（長尺部３１ａ）の基端に対向配置されることで、長尺部９ｂ、１０ｂと長尺部３１ａとを第３の配線部材（導体ワイヤＷ１３）によって最短距離で接続することが可能である。更に、長尺部７ｂ（８ｂ）と第４の導電パターンとが対向配置されることで、第１端子領域３６（３９）と第３端子領域８１（８２）とが対向配置されることになる。この結果、Ｐ端子とＮ端子とをより近づけて配置することができ、インダクタンスを更に低減してサージ電圧の発生を抑制でき、発振抑制効果を更に高めることが可能である。以上のように、第２の実施の形態によれば、上下アームの大電流に対応したパワーモジュールを低オン抵抗で実現できると共に、スイッチング素子間の発振を抑制することが可能である。
下記に、上記の実施の形態における特徴点を整理する。
上記実施の形態に記載の半導体装置は、主面を有する基板と、前記主面の上に配設された複数の導電パターンと、前記複数の導電パターン上にコレクタ電極が接続するように配置された複数のスイッチング素子と、前記複数のスイッチング素子のうち異なる導電パターン上に配置され並列に接続されたスイッチング素子のエミッタ電極どうしを直接に接続する１つ又は複数の配線部材と、を備える。この構成により、異なる導電パターン上に配置され並列に接続されたスイッチング素子のエミッタ電極どうしを直接に接続されるので、並列に接続されるＩＧＢＴ素子のゲート−エミッタ間の電位及びコレクタ−エミッタ間の電位が発振する現象を防止できる。
上記半導体装置において、前記配線部材によってエミッタ電極どうしが直接に接続された２つのスイッチング素子は、一方の前記導電パターン上に配置された複数のスイッチング素子と他方の前記導電パターン上に配置された複数のスイッチング素子との間で、最も距離が短い２つのスイッチング素子である。この構成により、最も距離が短い２つのスイッチング素子のエミッタ電極間が直接に接続されるので、配線部材に含まれるインダクタンス成分を最小化でき、発振抑制効果を改善できる。
上記半導体装置において、同一導電パターン上に配置された複数のスイッチング素子のエミッタ電極どうしを直接に接続する他の配線部材を有する。この構成により、同一導電パターン上に配置された複数のスイッチング素子及び異なる導電パターン上に配置された複数のスイッチング素子のエミッタ電極間が他の配線部材で接続されることから、発振抑制効果をさらに改善できる。
上記半導体装置において、前記複数のスイッチング素子がコレクタ電極を接続するように配置される前記各導電パターンに設けられた複数の第１端子領域に接続された複数の第１脚部と、外部と接続する第１接続部と、前記各第１脚部と前記第１接続部との間を接続する第１配線部と、を有する第１リードフレームと、前記複数の導電パターンに対応して前記主面に上に配設され、それぞれ対応する前記導電パターン上に配置された前記スイッチング素子のエミッタ電極が接続された複数の他の導電パターンと、前記各他の導電パターンに設けられた複数の第２端子領域に接続された複数の第２脚部、外部と接続する第２接続部及び前記各第２脚部と前記第２接続部との間を接続する第２配線部を有する第２リードフレームとを備える。
上記半導体装置において、前記複数のスイッチング素子の配列方向と前記複数の第２端子領域の配列方向とが同一方向であるように構成される。上記半導体装置において、前記複数のスイッチング素子の配列方向と前記配線部材の配線方向とが同一方向となるように構成される。また、上記半導体装置において、前記配線部材の配線方向と前記他の配線部材の配線方向とが同一方向となるように構成される。また、上記半導体装置において、前記複数のスイッチング素子の配列方向、前記配線部材の配線方向、前記第１端子領域の配列方向、及び前記第２端子領域の配列方向が同一方向であるように構成してもよい。また、上記半導体装置において、前記複数のスイッチング素子の配列から近い順に、前記配線部材の配線、前記第１端子領域の配列、前記第２端子領域の配列が配置されてもよい。
上記半導体装置において、前記複数のスイッチング素子のうち同時にオンオフ動作するスイッチング素子によってアームが構成され、同一アームにおいて異なる導電パターン上に配置されたスイッチング素子のエミッタ電極どうしが前記配線部材によって接続される。
上記半導体装置において、前記配線部材は、第１の配線部材又は第２の配線部材を構成し、前記複数のスイッチング素子のうち同時にオンオフ動作するスイッチング素子によって上アーム及び下アームが構成され、前記基板は、前記スイッチング素子が配置された前記導電パターン毎に複数設けられ、前記上アームに属する前記基板は、前記スイッチング素子が配置され、高電位側の入力端子に接続される第１の導電パターンと、中間電位に接続され、前記第１の導電パターンを囲むように形成される第２の導電パターンと、を有し、前記第１の導電パターンは、平面視Ｔ字形状を有し、前記スイッチング素子の並び方向に延びる第１長尺部と、前記第１長尺部の延在方向中間部分から前記スイッチング素子の並び方向に直交する方向に延びる第２長尺部と、を有し、前記第２の導電パターンは、前記第２長尺部に沿って延び、当該第２長尺部を挟むように設けられる一対の第３長尺部を有し、前記一対の第３長尺部どうしが第３の配線部材によって接続される。
上記半導体装置において、前記第２の導電パターンは、前記一対の第３長尺部の一端部どうしを連結する第４長尺部を更に有し、前記第３長尺部と前記第４長尺部によって前記第２長尺部を囲むように平面視Ｕ字形状に形成され、前記第４長尺部が前記第３の配線部材を構成する。
上記半導体装置において、前記スイッチング素子は、前記第１長尺部上に配置され、前記第１長尺部上に配置された前記スイッチング素子と前記第３長尺部の他端部とが、第１の主電流配線部材によって接続される。
上記半導体装置において、前記下アームに属する前記基板は、前記スイッチング素子が配置され、中間電位の出力端子に接続される第３の導電パターンと、低電位側の入力端子に接続される第４の導電パターンと、を有し、前記第３の導電パターンは、前記第４の導電パターンを囲むように平面視Ｕ字形状を有し、前記スイッチング素子が配置される主部と、前記主部から前記上アーム側に向かって延び、前記第４の導電パターンを挟むように設けられる一対の第５長尺部と、を有する。
上記半導体装置において、前記第５長尺部の先端は前記第３長尺部の基端に対向配置され、前記第５長尺部の先端と前記第３長尺部の基端とが第２の主電流配線部材によって接続される。
上記半導体装置において、前記第２長尺部には、前記高電位側の入力端子に接続される第１端子領域が設けられ、前記第４の導電パターンには、前記低電位側の入力端子に接続される第３端子領域が設けられ、前記第１端子領域と前記第３端子領域とは、対向配置される。
上記半導体装置では、前記上アームにおいて、異なる前記基板上に配置された前記第２の導電パターンどうしが第４の配線部材によって接続される。
上記実施の形態に記載の他の半導体装置は、主面を有する基板と、前記主面の上に配設された複数の導電パターンと、前記複数の導電パターン上にコレクタ電極が接続するように配置された複数のスイッチング素子と、を備え、前記複数のスイッチング素子のうち同時にオンオフ動作するスイッチング素子によって上アーム及び下アームが構成され、前記基板は、前記スイッチング素子が配置された前記導電パターン毎に複数設けられ、前記上アームに属する前記基板は、前記スイッチング素子が配置され、高電位側の入力端子に接続される第１の導電パターンと、中間電位に接続され、前記第１の導電パターンを囲むように形成される第２の導電パターンと、を有し、前記第１の導電パターンは、平面視Ｔ字形状を有し、前記スイッチング素子の並び方向に延びる第１長尺部と、前記第１長尺部の延在方向中間部分から前記スイッチング素子の並び方向に直交する方向に延びる第２長尺部と、を有し、前記第２の導電パターンは、前記第２長尺部に沿って延び、当該第２長尺部を挟むように設けられる一対の第３長尺部を有し、前記一対の第３長尺部どうしが第３の配線部材によって接続され、前記上アームにおいて、異なる前記基板上に配置された前記第２の導電パターンの前記第３長尺部どうしが第４の配線部材によって接続される。
上記他の半導体装置において、前記第２の導電パターンは、前記一対の第３長尺部の一端部どうしを連結する第４長尺部を更に有し、前記第３長尺部と前記第４長尺部によって前記第２長尺部を囲むように平面視Ｕ字形状に形成され、前記第４長尺部が前記第３の配線部材を構成する。
本発明の半導体装置は、複数のスイッチング素子が並列接続されるパワーモジュールに好適である。
本出願は、２０１８年９月１４日出願の特願２０１８−１７２４４０に基づく。この内容は、すべてここに含めておく。

Claims (19)

  1. 主面を有する基板と、
    前記主面の上に配設された複数の導電パターンと、
    前記複数の導電パターン上にコレクタ電極が接続するように配置された複数のスイッチング素子と、
    前記複数のスイッチング素子のうち異なる導電パターン上に配置され並列に接続されたスイッチング素子のエミッタ電極どうしを直接に接続する１つ又は複数の配線部材と、
    を備える半導体装置。
  2. 前記配線部材によってエミッタ電極どうしが直接に接続された２つのスイッチング素子は、一方の前記導電パターン上に配置された複数のスイッチング素子と他方の前記導電パターン上に配置された複数のスイッチング素子との間で、最も距離が短い２つのスイッチング素子である請求項１記載の半導体装置。
  3. 同一導電パターン上に配置された複数のスイッチング素子のエミッタ電極どうしを直接に接続する他の配線部材を有する請求項１又は請求項２記載の半導体装置。
  4. 前記複数のスイッチング素子がコレクタ電極を接続するように配置される前記各導電パターンに設けられた複数の第１端子領域に接続された複数の第１脚部と、外部と接続する第１接続部と、前記各第１脚部と前記第１接続部との間を接続する第１配線部と、を有する第１リードフレームと、
    前記複数の導電パターンに対応して前記主面に上に配設され、それぞれ対応する前記導電パターン上に配置された前記スイッチング素子のエミッタ電極が接続された複数の他の導電パターンと、
    前記各他の導電パターンに設けられた複数の第２端子領域に接続された複数の第２脚部と、外部と接続する第２接続部と、前記各第２脚部と前記第２接続部との間を接続する第２配線部と、を有する第２リードフレームと、
    を備えた請求項１から請求項３のいずれかに記載の半導体装置。
  5. 前記複数のスイッチング素子の配列方向と前記複数の第２端子領域の配列方向とが同一方向である請求項４記載の半導体装置。
  6. 前記複数のスイッチング素子の配列方向と前記配線部材の配線方向とが同一方向である請求項１から請求項５のいずれかに記載の半導体装置。
  7. 前記配線部材の配線方向と前記他の配線部材の配線方向とが同一方向である請求項１から請求項６のいずれかに記載の半導体装置。
  8. 前記複数のスイッチング素子の配列方向、前記配線部材の配線方向、前記第１端子領域の配列方向、及び前記第２端子領域の配列方向が同一方向である請求項４から請求項７のいずれかに記載の半導体装置。
  9. 前記複数のスイッチング素子の配列から近い順に、前記配線部材の配線、前記第１端子領域の配列、前記第２端子領域の配列が配置される請求項４から請求項８のいずれかに記載の半導体装置。
  10. 前記複数のスイッチング素子のうち同時にオンオフ動作するスイッチング素子によってアームが構成され、同一アームにおいて異なる導電パターン上に配置されたスイッチング素子のエミッタ電極どうしが前記配線部材によって接続される請求項１から請求項９のいずれかに記載の半導体装置。
  11. 前記配線部材は、第１の配線部材又は第２の配線部材を構成し、
    前記複数のスイッチング素子のうち同時にオンオフ動作するスイッチング素子によって上アーム及び下アームが構成され、
    前記基板は、前記スイッチング素子が配置された前記導電パターン毎に複数設けられ、
    前記上アームに属する前記基板は、
    前記スイッチング素子が配置され、高電位側の入力端子に接続される第１の導電パターンと、
    中間電位に接続され、前記第１の導電パターンを囲むように形成される第２の導電パターンと、を有し、
    前記第１の導電パターンは、平面視Ｔ字形状を有し、
    前記スイッチング素子の並び方向に延びる第１長尺部と、
    前記第１長尺部の延在方向中間部分から前記スイッチング素子の並び方向に直交する方向に延びる第２長尺部と、を有し、
    前記第２の導電パターンは、
    前記第２長尺部に沿って延び、当該第２長尺部を挟むように設けられる一対の第３長尺部を有し、
    前記一対の第３長尺部どうしが第３の配線部材によって接続される請求項１から請求項３のいずれかに記載の半導体装置。
  12. 前記第２の導電パターンは、前記一対の第３長尺部の一端部どうしを連結する第４長尺部を更に有し、前記第３長尺部と前記第４長尺部によって前記第２長尺部を囲むように平面視Ｕ字形状に形成され、
    前記第４長尺部が前記第３の配線部材を構成する請求項１１に記載の半導体装置。
  13. 前記スイッチング素子は、前記第１長尺部上に配置され、
    前記第１長尺部上に配置された前記スイッチング素子と前記第３長尺部の他端部とが、第１の主電流配線部材によって接続される請求項１２に記載の半導体装置。
  14. 前記下アームに属する前記基板は、
    前記スイッチング素子が配置され、中間電位の出力端子に接続される第３の導電パターンと、
    低電位側の入力端子に接続される第４の導電パターンと、を有し、
    前記第３の導電パターンは、前記第４の導電パターンを囲むように平面視Ｕ字形状を有し、
    前記スイッチング素子が配置される主部と、
    前記主部から前記上アーム側に向かって延び、前記第４の導電パターンを挟むように設けられる一対の第５長尺部と、を有する請求項１１から請求項１３のいずれかに記載の半導体装置。
  15. 前記第５長尺部の先端は前記第３長尺部の基端に対向配置され、
    前記第５長尺部の先端と前記第３長尺部の基端とが第２の主電流配線部材によって接続される請求項１４に記載の半導体装置。
  16. 前記第２長尺部には、前記高電位側の入力端子に接続される第１端子領域が設けられ、
    前記第４の導電パターンには、前記低電位側の入力端子に接続される第３端子領域が設けられ、
    前記第１端子領域と前記第３端子領域とは、対向配置される請求項１４又は請求項１５に記載の半導体装置。
  17. 前記上アームにおいて、異なる前記基板上に配置された前記第２の導電パターンどうしが第４の配線部材によって接続される請求項１１から請求項１６のいずれかに記載の半導体装置。
  18. 主面を有する基板と、
    前記主面の上に配設された複数の導電パターンと、
    前記複数の導電パターン上にコレクタ電極が接続するように配置された複数のスイッチング素子と、を備え、
    前記複数のスイッチング素子のうち同時にオンオフ動作するスイッチング素子によって上アーム及び下アームが構成され、
    前記基板は、前記スイッチング素子が配置された前記導電パターン毎に複数設けられ、
    前記上アームに属する前記基板は、
    前記スイッチング素子が配置され、高電位側の入力端子に接続される第１の導電パターンと、
    中間電位に接続され、前記第１の導電パターンを囲むように形成される第２の導電パターンと、を有し、
    前記第１の導電パターンは、平面視Ｔ字形状を有し、
    前記スイッチング素子の並び方向に延びる第１長尺部と、
    前記第１長尺部の延在方向中間部分から前記スイッチング素子の並び方向に直交する方向に延びる第２長尺部と、を有し、
    前記第２の導電パターンは、
    前記第２長尺部に沿って延び、当該第２長尺部を挟むように設けられる一対の第３長尺部を有し、
    前記一対の第３長尺部どうしが第３の配線部材によって接続され、
    前記上アームにおいて、異なる前記基板上に配置された前記第２の導電パターンの前記第３長尺部どうしが第４の配線部材によって接続される半導体装置。
  19. 前記第２の導電パターンは、前記一対の第３長尺部の一端部どうしを連結する第４長尺部を更に有し、前記第３長尺部と前記第４長尺部によって前記第２長尺部を囲むように平面視Ｕ字形状に形成され、
    前記第４長尺部が前記第３の配線部材を構成する請求項１８に記載の半導体装置。
JP2020546196A 2018-09-14 2019-09-12 半導体装置 Active JP7036221B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018172440 2018-09-14
JP2018172440 2018-09-14
PCT/JP2019/035919 WO2020054806A1 (ja) 2018-09-14 2019-09-12 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2020054806A1 true JPWO2020054806A1 (ja) 2021-03-11
JP7036221B2 JP7036221B2 (ja) 2022-03-15

Family

ID=69777871

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020546196A Active JP7036221B2 (ja) 2018-09-14 2019-09-12 半導体装置

Country Status (5)

Country Link
US (1) US11171122B2 (ja)
JP (1) JP7036221B2 (ja)
CN (1) CN111801795A (ja)
DE (1) DE112019000660T5 (ja)
WO (1) WO2020054806A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7367882B2 (ja) * 2020-12-17 2023-10-24 富士電機株式会社 半導体モジュール
EP4030604A1 (de) * 2021-01-18 2022-07-20 Siemens Aktiengesellschaft Stromrichter mit mindestens zwei leistungshalbleitermodulen
JPWO2022158322A1 (ja) * 2021-01-19 2022-07-28
CN116998103A (zh) 2021-03-19 2023-11-03 三菱电机株式会社 直流电源装置、制冷循环装置、空调机以及冰箱
JP2023000131A (ja) * 2021-06-17 2023-01-04 株式会社 日立パワーデバイス パワー半導体モジュールおよび電力変換装置
DE112022002599T5 (de) * 2021-06-17 2024-03-14 Rohm Co., Ltd. Halbleitervorrichtung
EP4120341A1 (de) 2021-07-13 2023-01-18 Siemens Aktiengesellschaft Halbleiteranordnung mit einem halbleiterelement, einem substrat und bondverbindungsmitteln
WO2023199639A1 (ja) * 2022-04-13 2023-10-19 富士電機株式会社 半導体装置
EP4312263A1 (de) 2022-07-29 2024-01-31 Siemens Aktiengesellschaft Halbleiteranordnung mit einem halbleiterelement, einem substrat und zumindest einem verdrahtungselement

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002153079A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp 半導体装置
JP2013012560A (ja) * 2011-06-29 2013-01-17 Hitachi Ltd パワー半導体モジュール
WO2015121899A1 (ja) * 2014-02-11 2015-08-20 三菱電機株式会社 電力用半導体モジュール

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60239051A (ja) * 1984-05-11 1985-11-27 Mitsubishi Electric Corp 半導体装置
DE19549011C2 (de) 1995-12-28 1998-12-03 Eupec Gmbh & Co Kg Leistungshalbleiter-Modul mit parallelgeschalteten IGBT-Chips und zusätzlicher Verbindung der Emitterkontakte
JP4292652B2 (ja) * 1999-09-30 2009-07-08 三菱電機株式会社 パワー半導体モジュール
US6552429B2 (en) 2000-08-28 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Power switching semiconductor device with suppressed oscillation
JP4142539B2 (ja) * 2003-09-25 2008-09-03 三菱電機株式会社 電力用半導体装置
JP2007234690A (ja) * 2006-02-28 2007-09-13 Hitachi Ltd パワー半導体モジュール
CN104040714A (zh) * 2012-01-13 2014-09-10 住友电木株式会社 电路基板以及电子器件
JP6109630B2 (ja) * 2013-04-16 2017-04-05 株式会社日立製作所 半導体素子及び電力変換装置の配線構造
JP6413523B2 (ja) 2014-09-09 2018-10-31 富士電機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002153079A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp 半導体装置
JP2013012560A (ja) * 2011-06-29 2013-01-17 Hitachi Ltd パワー半導体モジュール
WO2015121899A1 (ja) * 2014-02-11 2015-08-20 三菱電機株式会社 電力用半導体モジュール

Also Published As

Publication number Publication date
CN111801795A (zh) 2020-10-20
US20200395344A1 (en) 2020-12-17
DE112019000660T5 (de) 2020-10-22
JP7036221B2 (ja) 2022-03-15
WO2020054806A1 (ja) 2020-03-19
US11171122B2 (en) 2021-11-09

Similar Documents

Publication Publication Date Title
JP7036221B2 (ja) 半導体装置
JP7153649B2 (ja) ゲートパスインダクタンスが低いパワー半導体モジュール
US9899328B2 (en) Power semiconductor module
US8461623B2 (en) Power semiconductor module
US9659912B2 (en) Low-inductance circuit arrangement comprising load current collecting conductor track
US9966344B2 (en) Semiconductor device with separated main terminals
US7821128B2 (en) Power semiconductor device having lines within a housing
US10361136B2 (en) Semiconductor device and semiconductor module provided with same
JP6623283B2 (ja) パワー半導体モジュール
US11482479B2 (en) Semiconductor device
JP6245377B2 (ja) 半導体装置及びバスバー
JPWO2017006809A1 (ja) パワー半導体モジュール
JP6864713B2 (ja) パワーモジュール構造
EP3598490A1 (en) Power module
JP2021141219A (ja) 半導体モジュール
CN107785354A (zh) 一种基于3d封装的片内并联半桥模块
JP2018186302A (ja) 半導体装置およびそれを備える半導体モジュール
JP2018074088A (ja) 半導体装置
US20230282622A1 (en) Semiconductor device
JP7034043B2 (ja) パワーモジュール及びパワーモジュールを有する電気装置
US20220189930A1 (en) Module
JP2013045847A (ja) 半導体モジュール
EP3451377B1 (en) Three-level high-power module using a combined electrode
CN111509996B (zh) 半导体装置
JP2017098356A (ja) 半導体モジュール

Legal Events

Date Code Title Description
A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A527

Effective date: 20200824

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220214

R150 Certificate of patent or registration of utility model

Ref document number: 7036221

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150