JPWO2019176466A1 - 半導体装置、電力変換装置 - Google Patents

半導体装置、電力変換装置 Download PDF

Info

Publication number
JPWO2019176466A1
JPWO2019176466A1 JP2020505717A JP2020505717A JPWO2019176466A1 JP WO2019176466 A1 JPWO2019176466 A1 JP WO2019176466A1 JP 2020505717 A JP2020505717 A JP 2020505717A JP 2020505717 A JP2020505717 A JP 2020505717A JP WO2019176466 A1 JPWO2019176466 A1 JP WO2019176466A1
Authority
JP
Japan
Prior art keywords
electrode
recess
semiconductor device
source electrode
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020505717A
Other languages
English (en)
Other versions
JP6987213B2 (ja
Inventor
和成 中田
和成 中田
健介 田口
健介 田口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2019176466A1 publication Critical patent/JPWO2019176466A1/ja
Application granted granted Critical
Publication of JP6987213B2 publication Critical patent/JP6987213B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1646—Characteristics of the product obtained
    • C23C18/165—Multilayered product
    • C23C18/1651—Two or more layers only obtained by electroless plating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18—Pretreatment of the material to be coated
    • C23C18/1803—Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18—Pretreatment of the material to be coated
    • C23C18/1803—Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces
    • C23C18/1824—Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces by chemical pretreatment
    • C23C18/1837—Multistep pretreatment
    • C23C18/1844—Multistep pretreatment with use of organic or inorganic compounds other than metals, first
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/32—Coating with nickel, cobalt or mixtures thereof with phosphorus or boron
    • C23C18/34—Coating with nickel, cobalt or mixtures thereof with phosphorus or boron using reducing agents
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/54—Contact plating, i.e. electroless electrochemical plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H02M1/327—Means for protecting converters other than automatic disconnection against abnormal temperatures
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

通電またはスイッチング動作などによって応力が加わる場合であっても、電極層の接続状態を適切に維持する。半導体装置は、第１の導電型の半導体層と、半導体層の表層に形成される上面構造と、上面構造を覆って形成される上面電極とを備え、上面電極は、半導体層の上面に形成される第１の電極と、第１の電極の上面を覆って形成される第２の電極とを備え、第１の電極の上面には、第１の凹部が形成され、第１の凹部の側面は、テーパー形状であり、第２の電極は、第１の凹部内を含む第１の電極の上面を覆って形成される。

Description

本願明細書に開示される技術は、半導体装置に関するものであり、たとえば、電力用半導体装置に関するものである。
半導体装置の高耐圧化、低損失化、および、高温環境下での使用などを可能とするため、シリコン（Ｓｉ）の半導体基板を用いる半導体装置に比べて、耐電圧および耐熱性に優れる、炭化珪素（ＳｉＣ）の半導体基板を用いる半導体装置が、金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）またはショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ、すなわち、ＳＢＤ）などの電力用半導体装置への応用に用いられている。
たとえば、耐圧１ｋＶ以上、かつ、１．２ｋＶ以下程度のＳｉＣ−ＭＯＳＦＥＴの場合、５ｍΩｃｍ２以下のオン抵抗が得られ、同耐圧のＳｉ−ＭＯＳＦＥＴまたはＳｉ−絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）と比較すると、抵抗値は半分以下である。
ＳｉＣの半導体基板を用いることによって、Ｓｉを用いる場合に比べてオン抵抗を大幅に低減させることができる理由は、ＳｉＣが高い絶縁破壊電界を有するため、同耐圧を実現するための耐圧層（すなわち、ドリフト層）を、Ｓｉを用いる場合に比べて薄くすることができること、さらには、耐圧層の不純物ドーピング量を高くすることができること、などのためである。
今後、製造コストの面での改善、プロセス技術の向上、および、その他の性能の向上を図ることによって、インバータ部品としてＳｉを用いるＩＧＢＴの大半の置き換えが進んでいくものと考えられる。
一方、このような表裏導通型の電力用半導体装置を回路基板などに実装する場合、回路基板上に電力用半導体装置の裏面をはんだ付けし、電力用半導体装置の表面をアルミワイヤーなどでワイヤーボンディングすることによって、電気的に接続する。
近年では、電力用半導体装置の通電性能が向上したため、電力用半導体装置の表面と裏面との両面をはんだ付けすることによって、電力用半導体装置が組み込まれた電力用半導体モジュールの通電性能または放熱性能を向上させる構造が採用されつつある（たとえば、特許文献１を参照）。
電力用半導体装置の両面にはんだ付けする場合には、電力用半導体装置の表面に形成される電極層に、はんだ付けのために数μｍ程度のＮｉ（ニッケル）膜が必要とされている。ニッケル膜を成膜する場合、蒸着またはスパッタなどの真空成膜方式では成膜速度が遅く、生産性または製造コストの面で問題が残る。そのため、高速成膜が可能な湿式成膜法である、めっきが注目されている。
特開２００５−０１９８２９号公報
Ｓｉを用いる場合に比べて耐電圧および耐熱性に優れる、ＳｉＣの半導体基板を用いる半導体装置では、ＳｉＣが有する高い絶縁破壊電界を活かして、より小型で高効率な装置が開発されている。
そのため、電力用半導体装置の両面をはんだ付けすることによって、電力用半導体装置が組み込まれた電力用半導体モジュールの通電性能または放熱性能を向上させる構造が採用されつつあるが、上記のように、電力用半導体装置の表面に形成される電極層に、はんだ付けのために数μｍ程度のニッケル膜をさらなる電極層として形成する必要がある。
スイッチング動作時には、ＳｉＣが高温動作可能であることから、Ｓｉに比べてスイッチング動作時の温度変化が大きくなることによって、半導体装置が周囲の封止樹脂またはリードフレームから受ける応力が大きくなるため、当該応力に起因して上記のニッケル膜が電力用半導体装置の表面における電極層から剥がれてしまう場合がある。
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、通電またはスイッチング動作などによって応力が加わる場合であっても、電極層の接続状態を適切に維持するための技術を提供することを目的とするものである。
本願明細書に開示される技術の第１の態様は、第１の導電型の半導体層と、前記半導体層の少なくとも表層に形成される上面構造と、少なくとも前記上面構造を覆って形成される上面電極とを備え、前記上面電極は、前記半導体層の少なくとも上面に形成される第１の電極と、前記第１の電極の上面を覆って形成される第２の電極とを備え、前記第１の電極の上面には、少なくとも１つの第１の凹部が形成され、前記第１の凹部の側面は、テーパー形状であり、前記第２の電極は、前記第１の凹部内を含む前記第１の電極の上面を覆って形成される。
本願明細書に開示される技術の第２の態様は、第１の導電型の半導体層と、前記半導体層の少なくとも表層に形成される上面構造と、少なくとも前記上面構造を覆って形成される上面電極とを備え、前記上面電極は、前記半導体層の少なくとも上面に形成される第１の電極と、前記第１の電極の上面を覆って形成される第２の電極とを備え、前記第１の電極の上面には、少なくとも１つの第１の凹部と、前記第１の凹部よりも幅が狭い少なくとも１つの第２の凹部とが形成され、前記第２の電極は、前記第１の凹部と前記第２の凹部とを含む前記第１の電極の上面を覆って形成される。
本願明細書に開示される技術の第３の態様は、上記の半導体装置を有し、かつ、入力される電力を変換して出力する変換回路と、前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路と、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える。
本願明細書に開示される技術の第１の態様は、第１の導電型の半導体層と、前記半導体層の少なくとも表層に形成される上面構造と、少なくとも前記上面構造を覆って形成される上面電極とを備え、前記上面電極は、前記半導体層の少なくとも上面に形成される第１の電極と、前記第１の電極の上面を覆って形成される第２の電極とを備え、前記第１の電極の上面には、少なくとも１つの第１の凹部が形成され、前記第１の凹部の側面は、テーパー形状であり、前記第２の電極は、前記第１の凹部内を含む前記第１の電極の上面を覆って形成されるものである。このような構成によれば、通電またはスイッチング動作などによって応力が加わる場合であっても、第１の電極の上面に形成された凹部内にも第２の電極が形成される構成によって、第１の電極と第２の電極との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、第１の電極と第２の電極との接続を適切な状態で維持することができるため、半導体装置の電極の剥離を抑制しつつ半導体装置の信頼性を向上させることができる。
本願明細書に開示される技術の第２の態様は、第１の導電型の半導体層と、前記半導体層の少なくとも表層に形成される上面構造と、少なくとも前記上面構造を覆って形成される上面電極とを備え、前記上面電極は、前記半導体層の少なくとも上面に形成される第１の電極と、前記第１の電極の上面を覆って形成される第２の電極とを備え、前記第１の電極の上面には、少なくとも１つの第１の凹部と、前記第１の凹部よりも幅が狭い少なくとも１つの第２の凹部とが形成され、前記第２の電極は、前記第１の凹部と前記第２の凹部とを含む前記第１の電極の上面を覆って形成される。このような構成によれば、第１の電極と第２の電極との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、第１の電極と第２の電極との接続を適切な状態で維持することができる。
本願明細書に開示される技術の第３の態様は、上記の半導体装置を有し、かつ、入力される電力を変換して出力する変換回路と、前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路と、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える。このような構成によれば、第１の電極と第２の電極との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、第１の電極と第２の電極との接続を適切な状態で維持することができる。
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 半導体装置の構成における角度θの定義に関する断面図である。 半導体装置の構成における角度θの定義に関する断面図である。 半導体装置の構成における角度θの定義に関する断面図である。 実施の形態に関する、半導体装置の製造工程の例を示すフローチャートである。 実施の形態に関する、半導体装置の製造工程の例を示す断面図である。 実施の形態に関する、半導体装置の製造工程の例を示す断面図である。 実施の形態に関する、半導体装置の製造工程の例を示す断面図である。 ソース電極を形成した後の、図８に例が示された構造の平面図である。 実施の形態に関する、めっき前処理の工程の例を示すフローチャートである。 半導体装置を備える半導体モジュールの構成の例を示す断面図である。 図１１に例が示された半導体モジュールの断面図である。 通電と遮断とを繰り返した後の半導体装置のオン抵抗の変化を示す図である。 オン抵抗が上昇した後の半導体装置の構成の例を示す断面図である。 凹部の繰り返し個数と、通電サイクルを経た後のオン抵抗の変化との関係の例を示す図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 図１６に例が示された半導体装置の、ソース電極を含む一部の構造を拡大して示す断面図である。 実施の形態に関する、めっき前処理の工程の例を示すフローチャートである。 実施の形態に関する、めっき前処理の工程の例を示すフローチャートである。 実施の形態に関する、半導体モジュールの断面図である。 通電と遮断とを繰り返した後の半導体装置のオン抵抗の変化を示す図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 上面が平坦なソース電極が形成された状態の構成の例を示す断面図である。 接合用電極をさらに備える構成の例を示す断面図である。 通電と遮断とを繰り返した後の半導体装置のオン抵抗の変化を示す図である。 実施の形態に関する、電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 半導体装置の構成における角度θ’の定義に関する断面図である。 半導体装置の構成における角度θ’の定義に関する断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す鳥瞰図である。 バリアメタルをさらに備える図１に示された半導体装置の構成の例を概略的に示す断面図である。 バリアメタルをさらに備える図１６に示された半導体装置の構成の例を概略的に示す断面図である。 バリアメタルをさらに備える図２７に示された半導体装置の構成の例を概略的に示す断面図である。 バリアメタルをさらに備える図２８に示された半導体装置の構成の例を概略的に示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、第１の導電型がｎ型であり、第２の導電型がｐ型であるとする。
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１においては、半導体基板にＳｉＣが用いられた場合が示されている。また、図１に例が示される構成は、プレーナゲート構造のＳｉＣ−ＭＯＳＦＥＴであり、その主要部のセル構造である。半導体装置の全体構成としては、図１に例が示された構成が図１の左右方向に連続するものである。
図１に例が示されるように、半導体装置は、ｎ型のＳｉＣ基板１と、ＳｉＣ基板１の上面に形成されたｎ型のドリフト層２と、ドリフト層２の表層に選択的に形成されたｐ型のベース領域３と、ベース領域３の表層に選択的に形成されたｎ型のソース領域４と、ソース領域４とドリフト層２とに挟まれたベース領域３の上面にゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６を覆って形成された層間絶縁膜２０と、層間絶縁膜２０の上面および露出しているソース領域４の上面を覆って形成されたソース電極７と、ソース電極７の上面に形成されたソース電極１０と、ＳｉＣ基板１の下面に形成されたドレイン電極９とを備える。
ここで、ソース電極７の上面にはテーパー凹部８が形成され、テーパー凹部８の側面はテーパー形状である。なお、テーパー凹部８の側面とＳｉＣ基板１の上面との間の角度を角度θとする。また、ソース電極１０は、テーパー凹部８内、すなわち、テーパー凹部８の内側を含む上面を覆って形成される。
このテーパー角θは、層間絶縁膜２０とドリフト層２とのなす角度よりも小さくなっている。なお、ソース電極７とソース電極１０とを除いた場合に、紙面上方から俯瞰したものが図３０に示される図である。
図３０においては、図１に示された構成のうち、ドレイン電極９と、ＳｉＣ基板１と、ドリフト層２と、ベース領域３と、ソース領域４と、ゲート絶縁膜５を介して形成されたゲート電極６とが示されている。
図２は、半導体装置の構成における角度θの定義に関する断面図である。図２に例が示されるように、ソース電極７Ｅのテーパー部としては、テーパー凹部とテーパー凸部とが存在する。
半導体装置を製造する過程において、たとえば、絶縁膜の形成などの際に熱処理が行われる場合、または、ソース電極７Ｅの上面を清浄化するために酸またはアルカリなどの薬液を用いて洗浄が行われる場合、ソース電極７Ｅの上面におけるテーパー凹部およびテーパー凸部の角部が除去される。
その場合、図１に例が示されたような構造とはならず、図２に例が示されたような構造となる。このような場合、図１に例が示されたように角度θを定義することは難しい。
そこで、ソース電極７Ｅのテーパー凸部の最も上方に位置する部分とソース電極７Ｅのテーパー凹部の底に位置する部分との中点を定め、さらに、当該中点と同じ高さに位置するテーパー凹部の斜面に接する接線を引く。そして、当該接線とＳｉＣ基板１の上面とのなす角度を角度θと定義する。
図３は、半導体装置の構成における角度θの定義に関する断面図である。図３に例が示されるように、ソース電極７Ｆのテーパー部としても、テーパー凹部とテーパー凸部とが存在する。
図３に例が示されるようなテーパー凹部が大きい場合であっても、ソース電極７Ｆのテーパー凸部の最も上方に位置する部分とソース電極７Ｆのテーパー凹部の底に位置する部分との中点を定め、さらに、当該中点と同じ高さに位置するテーパー凹部の斜面に接する接線を引く。そして、当該接線とＳｉＣ基板１の上面とのなす角度を角度θと定義する。
図４は、半導体装置の構成における角度θの定義に関する断面図である。図４に例が示されるように、ソース電極７Ｇのテーパー部としても、テーパー凹部とテーパー凸部とが存在する。
図４に例が示されるような、後述の微小凹部が形成されている場合であっても、ソース電極７Ｇのテーパー凸部の最も上方に位置する部分とソース電極７Ｇのテーパー凹部の底に位置する部分との中点を定め、さらに、当該中点と同じ高さに位置するテーパー凹部の斜面に接する接線を引く。ここで、テーパー凹部の斜面は、微小凹部を除く斜面とする。そして、当該接線とＳｉＣ基板１の上面とのなす角度を角度θと定義する。
図３１は、後述するバリアメタルをさらに備える図１に示された半導体装置の構成の例を概略的に示す断面図である。
図３１に例が示されるように、半導体装置は、ｎ型のＳｉＣ基板１と、ドリフト層２と、ベース領域３と、ソース領域４と、ゲート絶縁膜５を介して形成されたゲート電極６と、層間絶縁膜２０と、層間絶縁膜２０の上面および露出しているソース領域４の上面を覆って形成されたバリアメタル２１と、バリアメタル２１の上面および側面を覆って形成されたソース電極７と、ソース電極１０と、ドレイン電極９とを備える。
＜半導体装置の製造方法について＞
次に、図５から図８を参照しつつ、本実施の形態に関する半導体装置の製造方法を説明する。なお、図５は、本実施の形態に関する半導体装置の製造工程の例を示すフローチャートである。また、図６、図７および図８は、本実施の形態に関する半導体装置の製造工程の例を示す断面図である。
まず、図６に例が示されるように、ｎ型のＳｉＣ基板１の上面に、ｎ型のＳｉＣからなるドリフト層２をエピタキシャル結晶成長させる（ステップＳＴ０１）。次に、図７に例が示されるように、レジストなどから成るマスク（ここでは、図示しない）を形成した後で不純物をイオン注入する。そして、ｐ型のベース領域３をドリフト層２の表層に選択的に形成する。ｐ型の不純物としては、たとえば、ボロン（Ｂ）またはアルミニウム（Ａｌ）などが挙げられる。
その後、図７に例が示されるように、それぞれのｐ型のベース領域３に対して、レジストなどから成るマスク（ここでは、図示しない）を形成した後に不純物をイオン注入する。そして、ｎ型のソース領域４をベース領域３の表層に選択的に形成する。ｎ型の不純物としては、たとえば、リン（Ｐ）または窒素（Ｎ）などが挙げられる。
その後、図７に例が示されるように、ベース領域３およびソース領域４の活性化させるために、熱処理装置（ここでは、図示しない）によって、ＳｉＣ基板１を高温で熱処理する。そうすると、ベース領域３に注入されたｐ型のイオン、および、ソース領域４に注入されたｎ型のイオンが電気的に活性化される。
次に、図７に例が示されるように、ゲート絶縁膜５を、熱酸化法または化学気相成長などの堆積法によって、ソース領域４の上面、ベース領域３の上面およびドリフト層２の上面に形成する。次に、ゲート絶縁膜５の上面にゲート電極６を成膜し、さらに、ゲート電極６をパターニングする。パターニングされたゲート電極６は、ソース領域４とドリフト層２とに挟まれたベース領域３の上面に形成される。
次に、図７に例が示されるように、ソース領域の上面におけるゲート絶縁膜５の残余部分は、フォトリソグラフィー技術およびエッチング技術によって除去される。そして、層間絶縁膜２０を成膜し、さらに、層間絶縁膜２０をパターニングする（ステップＳＴ０２）。
次に、図７に例が示されるように、層間絶縁膜２０の上面および露出しているソース領域４の上面に、アルミニウム、アルミニウムとシリコンとからなるアルミニウム合金、または、ニッケルなどを、チタンまたはチッ化チタン（ＴｉＮ）などのチタン化合物からなるバリアメタルを適宜用いて、ソース電極７として成膜する（ステップＳＴ０３）。
バリアメタルは、前述のアルミニウムおよびアルミニウム合金とＳｉＣで構成されるドリフト層２との合金化を抑制するだけではなく、後述のソース電極１０を形成する際に、ソース電極１０のドリフト層２への浸食を抑制することが、発明者らによって確認されている。
この際、ソース電極７の上面にテーパー凹部８を形成する。図８に示されたテーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θは、ソース電極７を成膜した後に３５０℃以上、かつ、５００℃以下の熱処理を適宜行うことによって、調整可能である。具体的には、４００℃を超える温度での加熱時間を長くすることで、角度θを小さくすることができる一方、４００℃以下の温度での加熱時間を短くすることで、角度θを大きくすることができる。
テーパー凹部８の角部ならびにテーパー部の形状についても、ソース電極７を成膜した後に３５０℃以上、かつ、５００℃以下の熱処理を適宜行うことによって、図２または図３に示されたような角に丸みを有する形状に調整することができる。
図９は、ソース電極７を形成した後の、図８に例が示された構造の平面図である。なお、図８は、図９におけるＡ−Ａ’断面図に対応する。
その後、必要に応じて、ＳｉＣ基板１の下面に、たとえば、アルミナ砥粒またはダイヤモンド砥粒によって構成される研削砥石を用いて機械加工を行いＳｉＣ基板１を削る。そして、ＳｉＣ基板１の薄板化させる（ステップＳＴ０４）。
その後、ＳｉＣ基板１の下面に、６００ｎｍ程度のニッケル膜をスパッタ法などを適宜用いて成膜する。そうすることによって、ドレイン電極９を形成する（ステップＳＴ０５）。
なお、ニッケル膜は、その最表面が酸化することによって、はんだ合金とニッケルとの間の濡れ性が悪くなると、はんだ付け時の接合状態が悪化する。そのため、ニッケル膜の表面に、金または銀などの外部との反応性の乏しい金属を保護膜として形成し、ニッケル膜と保護膜とからなる積層膜をドレイン電極９としてもよい。
次に、ソース電極７の上面に対し、めっき前処理を実施する（ステップＳＴ０６）。ソース電極７がアルミニウム合金からなる場合、アルミニウム合金の上面に対し、一般的に知られた脱脂および酸洗いを実施した後で湿式成膜法であるめっき処理を行っても、アルミニウム合金の上面には強固な有機物残渣と酸化膜とが形成されているため、アルミニウム合金とめっき金属との間で金属拡散が十分に生じず、強固な付着力を有するめっき層を形成することはできない。
そこで、上記のめっき前処理では、ソース電極７の上面に対するめっき処理に先んじて表面活性化処理、脱脂処理、酸洗浄、および、ジンケート処理を順に行い、その後で、湿式成膜法であるめっき処理を行う。なお、それぞれの工程の間には十分な水洗時間を確保し、前の工程の処理液または残渣が次工程に持ち込まれないようにする必要がある。
次に、図１０を参照しつつ、本実施の形態に関するめっき前処理の具体的な内容を説明する。なお、図１０は、本実施の形態に関するめっき前処理の工程の例を示すフローチャートである。
まず、表面活性化処理（ステップＳＴ１１）を行う。表面活性化処理は、たとえば、プラズマを利用して実施されるものである。特に、プラズマクリーニングは、ソース電極７の上面に焼きついてしまった、一般的なめっき前処理では除去できない有機物残渣を、プラズマによって酸化分解するまたはプラズマによって叩き出すことによって、ソース電極７の上面を清浄化する処理である。
次に、脱脂処理（ステップＳＴ１２）、さらに、酸洗浄（ステップＳＴ１３）を行う。脱脂処理は、ソース電極７の上面に残留している軽度の有機物汚染または酸化膜などを除去するために行う。また、酸洗浄は、ソース電極７の上面を中和し、かつ、エッチングによって荒らす。当該工程によって、後工程における処理液の反応性を高め、かつ、めっきの付着力を向上させることができる。
次に、ジンケート処理（ステップＳＴ１４）を行う。その後、湿式成膜法であるめっき処理を行うことによって、強固な付着力を有するめっき膜を成膜する。
ジンケート処理について詳しく説明する。ジンケート処理とは、ソース電極７がアルミニウム合金からなる場合、アルミニウム合金の上面における酸化アルミニウム膜を除去しつつ、亜鉛（Ｚｎ）の皮膜を形成する処理である。具体的には、亜鉛がイオンとして溶解した水溶液にアルミニウム合金を浸漬すると、亜鉛の方がアルミニウムよりも標準酸化還元電位が貴であるため、アルミニウムがイオンとして溶解する。この際に生じる電子によって亜鉛イオンがアルミニウム合金の上面で電子を受け取り、アルミニウム合金の上面に亜鉛の皮膜を作る。また、この際に酸化アルミニウム膜が除去される。
次に、無電解Ｎｉめっきを形成する（ステップＳＴ１５）。亜鉛の皮膜が形成された状態のアルミニウム合金を無電解Ｎｉめっき液に浸漬すると、まず、亜鉛の方がニッケルよりも標準酸化還元電位が卑であるため、アルミニウム合金の上面にニッケルが析出する。
続いて、アルミニウム合金の上面がニッケルで覆われると、無電解Ｎｉめっき液中に含まれる還元剤の作用によって、自動触媒的にニッケルが析出する。ただし、この自動触媒的析出の際には、還元剤の成分が無電解Ｎｉめっき皮膜に取り込まれるため、無電解Ｎｉめっき皮膜は合金となる。また、還元剤の濃度が高いと、形成される無電解Ｎｉめっき皮膜は非晶となる。また、一般に還元剤として次亜リン酸が利用されているため、無電解Ｎｉめっきにはリン（Ｐ）が含まれる。
このような条件で、ソース電極７の上面に厚さ５μｍの無電解Ｎｉめっき膜を形成する。そして、無電解Ｎｉめっきを形成した後に、無電解Ａｕめっきを形成する（ステップＳＴ１６）。
置換型の無電解Ａｕめっきは、無電解Ｎｉめっきの上面に形成するものであり、めっき液中に含まれる錯化剤の作用によってニッケルとＡｕとが置換する作用を利用するものである。
置換型であるため、ニッケルの表面がＡｕで被覆されてしまうと反応は停止する。そのため、無電解Ａｕめっきを厚く成膜することは難しく、厚くても０．１μｍであり、一般的には０．０５μｍ程度の無電解Ａｕめっきを成膜することが多い。ただし、はんだ付け用として利用する場合は、Ａｕめっきの厚さは上述した値でも薄すぎるということはない。このように形成された無電解Ｎｉめっきおよび無電解Ａｕめっきからなる膜を、ソース電極１０とする（ステップＳＴ０７）。
図１１は、半導体装置を備える半導体モジュールの構成の例を示す断面図である。図１１に例示されるように、上記のようにして製造された半導体装置１１は、たとえば、半導体装置１１の上面および下面が、それぞれリードフレーム１３に対して、たとえば、はんだ１２を用いて接続された後、モールド樹脂１４によって封止されて、半導体モジュールが完成する。
図１２は、図１１に例が示された半導体モジュールの断面図である。図１２においては、ソース電極７の上面にソース電極１０が形成され、ソース電極１０の上面に金属間化合物１６、さらには、はんだ１２が形成されている。なお、金属間化合物１６は、当該はんだ１２内にも拡散して形成されている。
一方で、ドレイン電極９の下面にも金属間化合物１６、さらには、はんだ１２が形成されている。なお、金属間化合物１６は、当該はんだ１２内にも拡散して形成されている。
図１３は、半導体装置のオン動作とオフ動作とを繰り返し行いながら、半導体モジュールの定格電流を断続的に流す、すなわち、通電と遮断とを繰り返した後の半導体装置のオン抵抗の変化を示す図である。図１３において、縦軸は通電サイクルを経た後のオン抵抗の変化［％］を示し、横軸はテーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θ［°］を示す。ここで、半導体モジュールの定格電流は２００Ａとし、ゲート電極に与えるゲート電圧は通電時が１５Ｖ、遮断時が−１５Ｖとする。また、本実施の形態では、通電と遮断との繰り返しサイクルは１０万サイクルとするが、半導体装置の使用条件などに基づいて試験条件を適宜選択することも可能である。
テーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θが５°未満である場合には、通電サイクルによってモールド樹脂などに起因する応力の影響を受けて、ソース電極７とソース電極１０との間でオン抵抗が上昇する。これに対して、テーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θが５°以上である場合には、通電サイクルを経た後でもオン抵抗の上昇は見られず、安定したオン抵抗が維持された。
なお、角度θは、テーパー凹部８の底面が丸い形状である場合には、テーパー凹部８の側面に接する接線と、ＳｉＣ基板１の上面との間の角度を示すものとする。
図１３に示される例では、ソース電極７の厚さは５μｍであるが、ソース電極７の厚さが１μｍである場合も同様の傾向が示された。
また、テーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θが６０°を超える場合、通電サイクルを経た後にオン抵抗の上昇が見られた。すなわち、テーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θが６０°以下である場合には、通電サイクルを経た後にオン抵抗の上昇が見られなかった。具体的には、角度θが６５°である場合、オン抵抗はおよそ５８０％となり、角度θが７０°である場合、オン抵抗は１０００％程度となった。
角度θが６５°である場合、オン抵抗が上昇した後のソース電極部分を観察すると、ＡｌＳｉ合金によって形成されたソース電極７と、ＮｉＰめっきによって形成されたソース電極１０との間の界面で部分的な剥離が見られた。
また、角度θが７０°である場合、オン抵抗が上昇した後のソース電極部分を観察すると、ソース電極７とソース電極１０と間の界面での剥離の程度は、角度θが６５°である場合よりも悪化した。このように、ソース電極７が形成するテーパー凹部８の角度θは、５°以上、かつ、６０°以下が好適である。
テーパー凹部８の底面が丸い形状である場合も、上記の傾向には変化は見られなかったことから、テーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θが、通電サイクルにおけるモールド樹脂などに起因する応力の緩和に寄与することが、発明者らの検証によって明らかとなった。
また、テーパー凹部８の開口幅は０．１μｍ以上かつ４μｍ以下、テーパー凹部８の深さは０．２μｍ以上かつ２μｍ以下が望ましいということが、発明者らの調査によって明らかとなった。
図１４は、テーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θが９０°である場合の、オン抵抗が上昇した後の半導体装置の構成の例を示す断面図である。
図１４に例が示されるように、オン抵抗が上昇した後のソース電極部分を観察すると、ソース電極７Ｘが変形してソース電極１０Ｘがソース領域４に直接接続されている。そして、発熱解析の結果に基づけば、ソース電極１０Ｘがソース領域４に直接接続されたことに起因して、ゲート電極６とソース電極１０Ｘとの間に電流の漏れが確認され、半導体装置としての正常な動作ができていないことが分かった。
図１５は、ソース電極７の上面に形成されるテーパー凹部８の繰り返し個数と、通電サイクルを経た後のオン抵抗の変化との関係の例を示す図である。図１５において、縦軸はオン抵抗を示し、横軸はテーパー凹部８の繰り返し個数［個］を示す。
図１５に例が示されるように、テーパー凹部８の繰り返し個数を１００個以上とすることによって、通電サイクルを経た後のオン抵抗を安定させることができる。すなわち、テーパー凹部８の繰り返し個数を１００個以上とすることによって、ソース電極７とソース電極１０との間の接続を安定させることができる。
なお、図１５におけるソース電極７の上面に形成されるテーパー凹部８の個数は、後述の微小凹部を除く凹部の個数である。
また、本実施の形態では、プレーナゲート構造のＳｉＣ−ＭＯＳＦＥＴが例として示されているが、トレンチゲート構造のＳｉＣ−ＭＯＳＦＥＴでは、図２７に示された断面形状であり、プレーナゲート構造の実施の形態と同様に適用することが可能である。
図２７に例が示される構成は、トレンチゲート構造のＳｉＣ−ＭＯＳＦＥＴであり、その主要部のセル構造である。半導体装置の全体構成としては、図２７に例が示された構成が図２７の左右方向に連続するものである。
図２７に例が示されるように、半導体装置は、ｎ型のＳｉＣ基板１と、ＳｉＣ基板１の上面に形成されたｎ型のドリフト層２Ｙと、ドリフト層２Ｙの表層に形成されたｐ型のベース領域３Ｙと、ベース領域３Ｙの表層に選択的に形成されたｎ型のソース領域４Ｙと、ソース領域４Ｙの上面からベース領域３Ｙを貫通し、かつ、ドリフト層２Ｙに達して形成されたトレンチ４００と、トレンチ４００の内壁に形成されたゲート絶縁膜５Ｙと、トレンチ４００の内部において、ソース領域４Ｙとドリフト層２Ｙとに挟まれたベース領域３Ｙの側面にゲート絶縁膜５Ｙを介して形成されたゲート電極６Ｙと、ゲート電極６Ｙを覆って形成された層間絶縁膜２０Ｙと、層間絶縁膜２０Ｙの上面、露出しているソース領域４Ｙの上面およびベース領域３Ｙの上面を覆って形成されたソース電極７Ｙと、ソース電極７Ｙの上面に形成されたソース電極１０Ｙと、ＳｉＣ基板１の下面に形成されたドレイン電極９とを備える。
ここで、ソース電極７Ｙの上面にはテーパー凹部８Ｙが形成され、テーパー凹部８Ｙの側面はテーパー形状である。なお、テーパー凹部８Ｙの側面とＳｉＣ基板１の上面との間の角度を角度θとする。また、ソース電極１０Ｙは、テーパー凹部８Ｙ内、すなわち、テーパー凹部８Ｙの内側を含む上面を覆って形成される。
このテーパー角θは、層間絶縁膜２０Ｙとドリフト層２Ｙとのなす角度よりも小さくなっている。
また、図３３は、バリアメタルをさらに備える図２７に示された半導体装置の構成の例を概略的に示す断面図である。
図３３に例が示されるように、半導体装置は、ｎ型のＳｉＣ基板１と、ドリフト層２と、ベース領域３Ｙと、ソース領域４Ｙと、ゲート絶縁膜５Ｙを介して形成されたゲート電極６Ｙと、層間絶縁膜２０Ｙと、層間絶縁膜２０Ｙの上面および露出しているソース領域４Ｙの上面を覆って形成されたバリアメタル２１と、バリアメタル２１の上面および側面を覆って形成されたソース電極７Ｙと、ソース電極１０Ｙと、ドレイン電極９とを備える。
＜第２の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１６は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１６においては、半導体基板にＳｉＣが用いられた場合が示されている。また、図１６に例が示される構成は、プレーナゲート構造のＳｉＣ−ＭＯＳＦＥＴであり、その主要部のセル構造である。半導体装置の全体構成としては、図１６に例が示された構成が図１６の左右方向に連続するものである。
図１６に例が示されるように、半導体装置は、ｎ型のＳｉＣ基板１と、ｎ型のドリフト層２と、ｐ型のベース領域３と、ｎ型のソース領域４と、ゲート絶縁膜５を介して形成されたゲート電極６と、層間絶縁膜２０と、ソース電極７Ａと、ソース電極１０と、ドレイン電極９とを備える。
ここで、ソース電極７Ａの上面にはテーパー凹部８が形成され、テーパー凹部８の側面とＳｉＣ基板１の上面との間の角度を角度θとする。また、ソース電極７Ａのテーパー凹部８内、すなわち、テーパー凹部８の内側を含む上面には、テーパー凹部８よりも小さい微小凹部１５が形成される。
図１７は、図１６に例が示された半導体装置の、ソース電極７Ａを含む一部の構造を拡大して示す断面図である。図１７に例が示されるように、テーパー凹部８は開口部分の幅Ｗが０．１μｍ以上であり、微小凹部１５は開口部分の幅Ｗが０．１μｍ未満であるものとする。
また、図１６に例が示された構成ではテーパー凹部８内にも微小凹部１５が形成されているため、図１６に例が示された構成のテーパー凹部８の底面は、図８に例が示された構成のテーパー凹部８の底面よりも平坦部が少なくなっている。
図３２は、後述するバリアメタルをさらに備える図１６に示された半導体装置の構成の例を概略的に示す断面図である。
図３２に例が示されるように、半導体装置は、ｎ型のＳｉＣ基板１と、ドリフト層２と、ベース領域３と、ソース領域４と、ゲート絶縁膜５を介して形成されたゲート電極６と、層間絶縁膜２０と、層間絶縁膜２０の上面および露出しているソース領域４の上面を覆って形成されたバリアメタル２１と、バリアメタル２１の上面および側面を覆って形成されたソース電極７Ａと、ソース電極１０と、ドレイン電極９とを備える。
＜半導体装置の製造方法について＞
本実施の形態に関する半導体装置の製造工程は、図５に例示された製造工程とステップＳＴ０５までは同様である。
すなわち、まず、ｎ型のＳｉＣ基板１の上面に、ｎ型のＳｉＣからなるドリフト層２をエピタキシャル結晶成長させる（ステップＳＴ０１）。次に、レジストなどから成るマスクを形成した後で不純物をイオン注入する。そして、ｐ型のベース領域３をドリフト層２の表層に選択的に形成する。
その後、それぞれのｐ型のベース領域３に対して、レジストなどから成るマスクを形成した後に不純物をイオン注入する。そして、ｎ型のソース領域４をベース領域３の表層に選択的に形成する。
その後、ベース領域３およびソース領域４の活性化させるために、熱処理装置によって、ＳｉＣ基板１を高温で熱処理する。
次に、ゲート絶縁膜５を、熱酸化法または化学気相成長などの堆積法によって、ソース領域４の上面、ベース領域３の上面およびドリフト層２の上面に形成する。次に、ゲート絶縁膜５の上面にゲート電極６を成膜し、さらに、ゲート電極６をパターニングする。パターニングされたゲート電極６は、ソース領域４とドリフト層２とに挟まれたベース領域３の上面に形成される。
次に、ソース領域の上面におけるゲート絶縁膜５の残余部分は、フォトリソグラフィー技術およびエッチング技術によって除去される。そして、層間絶縁膜２０を成膜し、さらに、層間絶縁膜２０をパターニングする（ステップＳＴ０２）。
次に、層間絶縁膜２０の上面および露出しているソース領域４の上面に、アルミニウム、アルミニウムとシリコンとからなるアルミニウム合金、または、ニッケルなどを、チタンまたはチッ化チタン（ＴｉＮ）などのチタン化合物からなるバリアメタルを適宜用いて、ソース電極７Ａとして成膜する（ステップＳＴ０３）。
バリアメタルは、前述のアルミニウムおよびアルミニウム合金とＳｉＣで構成されるドリフト層２との合金化を抑制するだけではない。本実施の形態では、後述のソース電極１０に微小凹部を形成する際に、ジンケート処理時またはソース電極１０の形成時に、ドリフト層２への浸食を十分に抑制することが発明者らによって確認されている。この際、ソース電極７Ａの上面にテーパー凹部８を形成する。
その後、必要に応じて、ＳｉＣ基板１の下面に、たとえば、アルミナ砥粒またはダイヤモンド砥粒によって構成される研削砥石を用いて機械加工を行いＳｉＣ基板１を削る。そして、ＳｉＣ基板１の薄板化させる（ステップＳＴ０４）。
その後、ＳｉＣ基板１の下面に、６００ｎｍ程度のニッケル膜をスパッタ法などを適宜用いて成膜する。そうすることによって、ドレイン電極９を形成する（ステップＳＴ０５）。
次に、ソース電極７Ａの上面に対し、めっき前処理を実施する（ステップＳＴ０６）。上記のめっき前処理では、ソース電極７Ａの上面に対するめっき処理に先んじて表面活性化処理、脱脂処理、酸洗浄、および、複数回のジンケート処理を順に行い、その後で、めっき処理を行う。なお、それぞれの工程の間には十分な水洗時間を確保し、前の工程の処理液または残渣が次工程に持ち込まれないようにする必要がある。
次に、図１８および図１９を参照しつつ、本実施の形態に関するめっき前処理の具体的な内容を説明する。なお、図１８および図１９は、本実施の形態に関するめっき前処理の工程の例を示すフローチャートである。
まず、表面活性化処理（ステップＳＴ２１、ステップＳＴ３１）を行う。表面活性化処理は、たとえば、プラズマを利用して実施されるものである。特に、プラズマクリーニングは、ソース電極７Ａの上面に焼きついてしまった、一般的なめっき前処理では除去できない有機物残渣を、プラズマによって酸化分解するまたはプラズマによって叩き出すことによって、ソース電極７Ａの上面を清浄化する処理である。
次に、脱脂処理（ステップＳＴ２２、ステップＳＴ３２）、さらに、酸洗浄（ステップＳＴ２３、ステップＳＴ３３）を行う。脱脂処理は、ソース電極７Ａの上面に残留している軽度の有機物汚染または酸化膜などを除去するために行う。また、酸洗浄は、ソース電極７Ａの上面を中和し、かつ、エッチングによって荒らす。
次に、ジンケート処理（ステップＳＴ２４、ステップＳＴ３４）を行う。ジンケート処理とは、第１の実施の形態において記載されたように、ソース電極７Ａがアルミニウム合金からなる場合、アルミニウム合金の上面における酸化アルミニウム膜を除去しつつ、亜鉛（Ｚｎ）の皮膜を形成する処理である。具体的には、亜鉛がイオンとして溶解した水溶液にアルミニウム合金を浸漬すると、亜鉛の方がアルミニウムよりも標準酸化還元電位が貴であるため、アルミニウムがイオンとして溶解する。この際に生じる電子によって亜鉛イオンがアルミニウム合金の上面で電子を受け取り、アルミニウム合金の上面に亜鉛の皮膜を作る。また、この際に酸化アルミニウム膜が除去される。
そして、ジンケート剥離として、亜鉛で被覆されたアルミニウム合金を濃硝酸に浸漬して亜鉛を溶解させる（ステップＳＴ２５、ステップＳＴ３５）。また、アルミニウム合金の上面に、薄く、かつ、均一な酸化アルミニウム膜を形成する。
そして、再度ジンケート処理を行う（ステップＳＴ２６、ステップＳＴ３６）。具体的には、アルミニウム合金を、亜鉛がイオンとして溶解した水溶液に浸漬して、アルミニウム合金の上面を亜鉛で被覆する。また、この際に酸化アルミニウム膜が除去される。
上述された２回のジンケート処理によって、アルミニウム合金の上面に形成される酸化アルミニウム膜の厚さは薄くなり、かつ、平滑となる。ジンケート処理の回数を増やすほどアルミニウム合金の上面における酸化アルミニウム膜の厚さは均一となり、後の工程で形成されるめっき膜の出来映え（すなわち、めっき膜の厚みの均一さまたは平滑さなど）も向上するが、生産性を考慮すると２回、多くても３回のジンケート処理を行うことが限度である。
３回のジンケート処理を行う場合には、図１９に例が示されるように、再度ジンケート剥離、具体的には、亜鉛で被覆されたアルミニウム合金を濃硝酸に浸漬して亜鉛を溶解させる（ステップＳＴ３７）。また、アルミニウム合金の上面に、薄く、かつ、均一な酸化アルミニウム膜を形成する。そして、さらにジンケート処理を行う（ステップＳＴ３８）。具体的には、アルミニウム合金を、亜鉛がイオンとして溶解した水溶液に浸漬して、アルミニウム合金の上面を亜鉛で被覆する。また、この際に酸化アルミニウム膜が除去される。
このように、ジンケート処理およびジンケート剥離を行うことによって、図１６に例が示されるように、ソース電極７Ａの上面に微小凹部１５を形成することができる。
この時、ソース電極７Ａの斜面に対して微小凹部が垂直に形成されているために、微小凹部は、紙面の上下方向に対して必ずしも平行にはなっていない。
微小凹部１５は、たとえば、開口部分の幅Ｗが０．０１μｍ以上、かつ、０．１μｍ未満であり、深さが０．０１μｍ以上、かつ、０．５μｍ以下である。また、微小凹部１５は、ゲート電極６の直上の領域、および、ソース電極７Ａのテーパー凹部８の内部にそれぞれ形成することができる。
次に、無電解Ｎｉめっきを形成する（ステップＳＴ２７、ステップＳＴ３９）。具体的には、ソース電極７Ａの上面に厚さ５μｍの無電解Ｎｉめっき膜を形成する。そして、無電解Ｎｉめっきを形成した後に、無電解Ａｕめっきを形成する（ステップＳＴ２８、ステップＳＴ４０）。このように形成された無電解Ｎｉめっきおよび無電解Ａｕめっきからなる膜を、ソース電極１０とする。
図２０は、上記の製造工程を経て製造される半導体モジュールの断面図である。図２０においては、ソース電極７Ａの上面にソース電極１０が形成され、ソース電極１０の上面に金属間化合物１６、さらには、はんだ１２が形成されている。なお、金属間化合物１６は、当該はんだ１２内にも拡散して形成されている。
一方で、ドレイン電極９の下面にも金属間化合物１６、さらには、はんだ１２が形成されている。なお、金属間化合物１６は、当該はんだ１２内にも拡散して形成されている。
金属間化合物１６の硬度は比較的高いため、半導体装置のオン動作とオフ動作とが繰り返された場合、電極部分の加熱と冷却とが繰り返されることによって、金属間化合物１６に大きな応力が加わる。そして、ソース電極に破壊が生じる場合がある。
図２１は、半導体モジュールの定格電流を断続的に流す、すなわち、通電と遮断とを繰り返した後の半導体装置のオン抵抗の変化を示す図である。図２１において、縦軸は通電サイクルを経た後のオン抵抗の変化［％］を示し、横軸はテーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θ［°］を示す。ここで、半導体モジュールの定格電流は２００Ａとし、ゲート電極に与えるゲート電圧は通電時が１５Ｖ、遮断時が−１５Ｖとする。また、本実施の形態では、通電と遮断との繰り返しサイクルは１０万サイクルとするが、半導体装置の使用条件などに基づいて試験条件を適宜選択することも可能である。
また、図２１において、点線で示されるプロットは微小凹部１５が形成されない場合、すなわち、図１２に例が示された構成の通電試験における抵抗の変化を示し、実線で示されるプロットは微小凹部１５が形成される場合、すなわち、図２０に例が示された構成の通電試験における抵抗の変化を示す。
図２１によれば、微小凹部１５が形成される場合の構成で抵抗の変化が抑えられ、微小凹部１５が通電サイクルにおけるモールド樹脂などに起因する応力の緩和に寄与することが明らかとなった。
なお、本実施の形態においても、テーパー凹部８の繰り返し個数を１００個以上とすることによって、通電サイクルを経た後のオン抵抗を安定させることができる。すなわち、テーパー凹部８の繰り返し個数を１００個以上とすることによって、ソース電極７Ａとソース電極１０との間の接続を安定させることができる。
＜第３の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図２２は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図２２においては、半導体基板にＳｉＣが用いられた場合が示されている。また、図２２に例が示される構成は、プレーナゲート構造のＳｉＣ−ＭＯＳＦＥＴであり、その主要部のセル構造である。半導体装置の全体構成としては、図２２に例が示された構成が図２２の左右方向に連続するものである。
図２２に例が示されるように、半導体装置は、ｎ型のＳｉＣ基板１と、ｎ型のドリフト層２と、ｐ型のベース領域３と、ｎ型のソース領域４と、ゲート絶縁膜５を介して形成されたゲート電極６と、層間絶縁膜２０と、ソース電極７Ｂと、ソース電極１０と、ドレイン電極９とを備える。
ここで、ソース電極７Ｂの上面には微小凹部１５が形成され、テーパー凹部８は形成されていない。微小凹部１５は開口部分の幅Ｗが０．１μｍ未満であるものとする。ソース電極１０は、微小凹部１５内を含むソース電極７Ｂの上面を覆って形成される。
＜半導体装置の製造方法について＞
本実施の形態に関する半導体装置の製造工程は、図５に例示された製造工程とステップＳＴ０５までは同様である。
すなわち、まず、ｎ型のＳｉＣ基板１の上面に、ｎ型のＳｉＣからなるドリフト層２をエピタキシャル結晶成長させる（ステップＳＴ０１）。次に、レジストなどから成るマスクを形成した後で不純物をイオン注入する。そして、ｐ型のベース領域３をドリフト層２の表層に選択的に形成する。
その後、それぞれのｐ型のベース領域３に対して、レジストなどから成るマスクを形成した後に不純物をイオン注入する。そして、ｎ型のソース領域４をベース領域３の表層に選択的に形成する。
その後、ベース領域３およびソース領域４の活性化させるために、熱処理装置によって、ＳｉＣ基板１を高温で熱処理する。
次に、ゲート絶縁膜５を、熱酸化法または化学気相成長などの堆積法によって、ソース領域４の上面、ベース領域３の上面およびドリフト層２の上面に形成する。次に、ゲート絶縁膜５の上面にゲート電極６を成膜し、さらに、ゲート電極６をパターニングする。パターニングされたゲート電極６は、ソース領域４とドリフト層２とに挟まれたベース領域３の上面に形成される。
次に、ソース領域の上面におけるゲート絶縁膜５の残余部分は、フォトリソグラフィー技術およびエッチング技術によって除去される。そして、層間絶縁膜２０を成膜し、さらに、層間絶縁膜２０をパターニングする（ステップＳＴ０２）。
次に、層間絶縁膜２０の上面および露出しているソース領域４の上面に、アルミニウム、アルミニウムとシリコンとからなるアルミニウム合金、または、ニッケルなどを、チタンまたはチッ化チタン（ＴｉＮ）などのチタン化合物からなるバリアメタルを適宜用いて、ソース電極として成膜する（ステップＳＴ０３）。
バリアメタルは、前述のアルミニウムおよびアルミニウム合金とＳｉＣで構成されるドリフト層２との合金化を抑制するだけではない。本実施の形態では、後述のソース電極１０に微小凹部を形成する際に、ジンケート処理時またはソース電極１０形成時に、ドリフト層２への浸食を十分に抑制することが発明者らによって確認されている。
そして、２５０℃以上、かつ、５００℃以下の熱処理をソース電極の成膜中および成膜後に行うことによって、上面が平坦なソース電極７Ｃを形成することができる。図２３は、上面が平坦なソース電極７Ｃが形成された状態の構成の例を示す断面図である。
また、図２４は、接合用電極をさらに備える構成の例を示す断面図である。図２４に例が示されるように、ゲート電極６および層間絶縁膜２０の形成後に、タングステンまたはチタンなどの金属材料を用いて、露出しているソース領域４の上面に、接合用電極１７を形成してもよい。接合用電極１７を形成した後で、上面が平坦なソース電極７Ｄを形成することができる。
上記のように、上面が平坦なソース電極７Ｃまたはソース電極７Ｄを形成することによって、ソース電極７Ｃの上面またはソース電極７Ｄの上面に微細なパターンを形成することが容易となるため、半導体装置の動作時の損失を抑制することができ、また、より高性能な半導体装置を製造することができる。
その後、必要に応じて、ＳｉＣ基板１の下面に、たとえば、アルミナ砥粒またはダイヤモンド砥粒によって構成される研削砥石を用いて機械加工を行いＳｉＣ基板１を削る。そして、ＳｉＣ基板１の薄板化させる（ステップＳＴ０４）。
その後、ＳｉＣ基板１の下面に、６００ｎｍ程度のニッケル膜をスパッタ法などを適宜用いて成膜する。そうすることによって、ドレイン電極９を形成する（ステップＳＴ０５）。
次に、無電解Ｎｉめっきを形成する。具体的には、ソース電極７Ｂの上面に厚さ５μｍの無電解Ｎｉめっき膜を形成する。そして、無電解Ｎｉめっきを形成した後に、無電解Ａｕめっきを形成する。このように形成された無電解Ｎｉめっきおよび無電解Ａｕめっきからなる膜を、ソース電極１０とする。
上記のソース電極１０を形成する際には、第２の実施の形態に例が示された場合と同様に、ジンケート処理およびジンケート剥離を行うことによって、図２２に例が示されるように、ソース電極７Ｂの上面に微小凹部１５を形成することができる。
微小凹部１５は、たとえば、開口部分の幅Ｗが０．０１μｍ以上、かつ、０．１μｍ未満であり、深さが０．０１μｍ以上、かつ、０．５μｍ以下である。また、微小凹部１５は、ゲート電極６の直上の領域を含む領域に形成することができる。
図２５は、上記の製造工程を経て製造される半導体装置の、通電と遮断とを繰り返した後のオン抵抗の変化を示す図である。ここで、半導体モジュールの定格電流は２００Ａとし、ゲート電極に与えるゲート電圧は通電時が１５Ｖ、遮断時が−１５Ｖとする。また、本実施の形態では、通電と遮断との繰り返しサイクルは１０万サイクルとするが、半導体装置の使用条件などに基づいて試験条件を適宜選択することも可能である。
図２５によれば、１μｍ２あたりに１個以上の微小凹部１５が形成される場合の構成で抵抗の変化が抑えられ、微小凹部１５が通電サイクルにおけるモールド樹脂などに起因する応力の緩和に寄与することが明らかとなった。
＜第４の実施の形態＞
本実施の形態に関する電力変換装置、および、電力変換装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜電力変換装置の構成について＞
本実施の形態は、以上に記載された実施の形態に関する半導体装置を電力変換装置に適用するものである。適用する電力変換装置は特定の用途のものに限定されるものではないが、以下では、三相のインバータに適用する場合について説明する。
図２６は、本実施の形態に関する電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。
図２６に例が示されるように、電力変換システムは、電源１００と、電力変換装置２００と、負荷３００とを備える。電源１００は、直流電源であり、かつ、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、たとえば、直流系統、太陽電池または蓄電池などで構成することができる。また、電源１００は、交流系統に接続された整流回路またはＡＣ−ＤＣコンバータなどで構成することができる。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ−ＤＣコンバータによって構成することもできる。
電力変換装置２００は、電源１００と負荷３００との間に接続される三相のインバータである。電力変換装置２００は、電源１００から供給された直流電力を交流電力に変換し、さらに、負荷３００に当該交流電力を供給する。
また、電力変換装置２００は、図２６に例が示されるように、直流電力を交流電力に変換して出力する変換回路２０１と、変換回路２０１のそれぞれのスイッチング素子を駆動するための駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御するための制御信号を駆動回路２０２に出力する制御回路２０３とを備える。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載される電動機であり、たとえば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられるものである。
以下、電力変換装置２００の詳細を説明する。変換回路２０１は、スイッチング素子と還流ダイオードとを備える（ここでは、図示せず）。そして、スイッチング素子がスイッチング動作をすることによって、電源１００から供給される直流電力を交流電力に変換し、さらに、負荷３００に供給する。
変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に関する変換回路２０１は、２レベルの三相フルブリッジ回路であり、かつ、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続される６つの還流ダイオードとを備えるものである。
変換回路２０１におけるそれぞれのスイッチング素子とそれぞれの還流ダイオードの少なくとも一方には、以上に記載された実施の形態のいずれかにおける半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続されて上下アームを構成し、それぞれの上下アームは、フルブリッジ回路の各相（すなわち、Ｕ相、Ｖ相およびＷ相）を構成する。そして、それぞれの上下アームの出力端子（すなわち、変換回路２０１の３つの出力端子）は、負荷３００に接続される。
駆動回路２０２は、変換回路２０１のスイッチング素子を駆動するための駆動信号を生成し、さらに、変換回路２０１のスイッチング素子の制御電極に当該駆動信号を供給する。具体的には、後述する制御回路２０３から出力される制御信号に基づいて、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とをそれぞれのスイッチング素子の制御電極に出力する。
スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（すなわち、オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（すなわち、オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて変換回路２０１のそれぞれのスイッチング素子がオン状態となるべき時間（すなわち、オン時間）を算出する。たとえば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって、変換回路２０１を制御することができる。
そして、制御回路２０３は、それぞれの時点においてオン状態となるべきスイッチング素子にはオン信号が、オフ状態となるべきスイッチング素子にはオフ信号がそれぞれ出力されるように、駆動回路２０２に制御指令（すなわち、制御信号）を出力する。駆動回路２０２は、当該制御信号に基づいて、それぞれのスイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
本実施の形態に関する電力変換装置２００では、変換回路２０１のスイッチング素子として以上に記載された実施の形態のいずれかにおける半導体装置を適用するため、通電サイクルを経た後のオン抵抗を安定させることができる。
なお、本実施の形態では、２レベルの三相インバータに以上に記載された実施の形態のいずれかにおける半導体装置を適用する例が説明されたが、適用例はこれに限られるものではなく、種々の電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置を適用することができる。
また、本実施の形態では、２レベルの電力変換装置について説明されたが、３レベルまたはマルチレベルの電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。また、単相負荷に電力を供給する場合には、単相のインバータに以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。
また、直流負荷などに電力を供給する場合には、ＤＣ−ＤＣコンバータまたはＡＣ−ＤＣコンバータに、以上に記載された実施の形態のいずれかにおける半導体装置を適用することもできる。
また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、上述された負荷が電動機である場合に限定されるものではなく、たとえば、放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムの電源装置として用いることもできる。また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、太陽光発電システムまたは蓄電システムなどにおけるパワーコンディショナーとして用いることもできる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、ｎ型の半導体層と、半導体層の少なくとも表層に形成される上面構造と、少なくとも上面構造を覆って形成される上面電極とを備える。ここで、半導体層は、たとえば、ドリフト層２に対応するものである。また、上面構造は、たとえば、ベース領域３、ソース領域４、ゲート絶縁膜５、ゲート電極６および層間絶縁膜２０を含むものである。また、上面電極は、ドリフト層２の少なくとも上面に形成される第１の電極と、第１の電極の上面を覆って形成される第２の電極とを備える。ここで、第１の電極は、たとえば、ソース電極７に対応するものである。また、第２の電極は、たとえば、ソース電極１０に対応するものである。また、ソース電極７の上面には、少なくとも１つの凹部が形成される。ここで、凹部は、たとえば、テーパー凹部８に対応するものである。テーパー凹部８の側面は、テーパー形状である。また、ソース電極１０は、テーパー凹部８内を含むソース電極７の上面を覆って形成される。
このような構成によれば、通電またはスイッチング動作などによって応力が加わる場合であっても、ソース電極７の上面に形成されたテーパー凹部８内にもソース電極１０が形成される構成によって、ソース電極７とソース電極１０との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、ソース電極７とソース電極１０との接続を適切な状態で維持することができるため、半導体装置の電極の剥離を抑制しつつ半導体装置の信頼性を向上させることができる。
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、テーパー凹部８の側面とドリフト層２の上面との間の角度が、５°以上である。このような構成によれば、ソース電極７とソース電極１０との接触部分に加えられる応力を緩和することができる。したがって、ソース電極７とソース電極１０との接続を適切な状態で維持することができる。
また、以上に記載された実施の形態によれば、テーパー凹部８の側面とドリフト層２の上面との間の角度が、６０°以下である。このような構成によれば、ソース電極７とソース電極１０との接触部分に加えられる応力を緩和することができる。したがって、ソース電極７とソース電極１０との接続を適切な状態で維持することができる。
また、以上に記載された実施の形態によれば、テーパー凹部８は、ソース電極７の上面に１００個以上形成されるものである。このような構成によれば、ソース電極７とソース電極１０との接触部分に加えられる応力を緩和することができる。したがって、ソース電極７とソース電極１０との接続を適切な状態で維持することができる。
また、以上に記載された実施の形態によれば、テーパー凹部８内を含むソース電極７Ａの上面に形成され、かつ、テーパー凹部８よりも幅が狭い微小凹部１５を備える。このような構成によれば、幅の異なる凹部を備えることによって、ソース電極７とソース電極１０との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、ソース電極７とソース電極１０との接続を適切な状態で維持することができる。
また、以上に記載された実施の形態によれば、テーパー凹部８の幅が０．１μｍ以上であり、微小凹部１５の幅が０．１μｍ未満である。このような構成によれば、幅の異なる凹部を備えることによって、ソース電極７とソース電極１０との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、ソース電極７とソース電極１０との接続を適切な状態で維持することができる。
また、以上に記載された実施の形態によれば、ｎ型のドリフト層２と、ドリフト層２の少なくとも表層に形成される上面構造と、少なくとも上面構造を覆って形成される上面電極とを備える。上面電極は、ドリフト層２の少なくとも上面に形成される第１の電極と、第１の電極の上面を覆って形成されるソース電極１０とを備える。ここで、第１の電極は、たとえば、ソース電極７Ｂに対応するものである。ソース電極７Ｂの上面には、少なくとも１つの凹部が形成される。ここで、凹部は、たとえば、微小凹部１５に対応するものである。また、微小凹部１５の幅は、０．１μｍ未満である。そして、ソース電極１０は、微小凹部１５内を含むソース電極７Ｂの上面を覆って形成されるものである。このような構成によれば、ソース電極７Ｂとソース電極１０との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、ソース電極７Ｂとソース電極１０との接続を適切な状態で維持することができる。
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、微小凹部１５が、１μｍ２あたり１個以上配置されるものである。このような構成によれば、ソース電極７Ｂとソース電極１０との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、ソース電極７Ｂとソース電極１０との接続を適切な状態で維持することができる。
また、以上に記載された実施の形態によれば、上面構造は、ドリフト層２の表層に選択的に形成されるｐ型のベース領域３と、ベース領域３の表層に選択的に形成されるｎ型のソース領域４と、ソース領域４とドリフト層２とに挟まれたベース領域３に、ゲート絶縁膜５を介して接触して形成されるゲート電極６と、ゲート電極６を覆って形成される層間絶縁膜２０とを備えるものである。このような構成によれば、ソース電極７またはソース電極７Ｂとソース電極１０との接続を適切な状態で維持することができるため、半導体装置の電極の剥離を抑制しつつ半導体装置の信頼性を向上させることができる。
また、以上に記載された実施の形態によれば、上記の半導体装置を有し、かつ、入力される電力を変換して出力する変換回路２０１と、半導体装置を駆動するための駆動信号を半導体装置に出力する駆動回路２０２と、駆動回路２０２を制御するための制御信号を駆動回路２０２に出力する制御回路２０３とを備える。このような構成によれば、通電またはスイッチング動作などによって応力が加わる場合であっても、ソース電極の上面に形成された凹部内にもソース電極１０が形成される構成によって、ソース電極とソース電極１０との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、ソース電極とソース電極１０との接続を適切な状態で維持することができるため、半導体装置の電極の剥離を抑制しつつ半導体装置の信頼性を向上させることができる。
以上に記載された実施の形態によれば、半導体装置の製造方法において、ｎ型のドリフト層２の少なくとも表層に、上面構造を形成する。そして、少なくとも上面構造を覆う、第１の上面電極を形成する。ここで、第１の上面電極は、たとえば、ソース電極７、ソース電極７Ａまたはソース電極７Ｂに対応するものである。そして、ソース電極７の上面に対し、活性化処理を行う。そして、活性化処理の後に、ソース電極７の上面に対し、亜鉛の皮膜を形成する第１のジンケート処理を行う。そして、第１のジンケート処理の後に、ソース電極７の上面に対し、めっき処理を行うことによって第２の上面電極を形成する。ここで、第２の上面電極は、たとえば、ソース電極１０に対応するものである。
このような構成によれば、通電またはスイッチング動作などによって応力が加わる場合であっても、ソース電極７の上面に対する活性化処理、および、ソース電極７の上面に対するジンケート処理をめっき前処理として行った後で、めっき処理によってソース電極１０を形成することによって、ソース電極７の上面が清浄化し、さらに、めっき膜の付着力が向上するため、電極層の接続状態を適切に維持することができる。
なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
また、以上に記載された実施の形態によれば、第１のジンケート処理の後かつめっき処理の前に、亜鉛の皮膜を除去するジンケート剥離を行い、さらに、亜鉛の皮膜を形成する第２のジンケート処理を行う。このような構成によれば、ジンケート剥離によって薄く、かつ、均一な酸化アルミニウム膜を形成することができるため、めっき処理によって形成されるめっき膜の均一性も向上する。よって、電極層の接続状態を向上させることができる。
また、以上に記載された実施の形態によれば、ジンケート剥離の際に、ソース電極７Ａの上面に第１の凹部を形成する。ここで、第１の凹部は、たとえば、微小凹部１５に対応するものである。このような構成によれば、ソース電極７Ａとソース電極１０との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、ソース電極７Ａとソース電極１０との接続を適切な状態で維持することができる。
また、以上に記載された実施の形態によれば、ソース電極７を形成した後に、ソース電極７の上面に熱処理によって第２の凹部を形成する。ここで、第２の凹部は、たとえば、テーパー凹部８に対応するものである。このような構成によれば、ソース電極７とソース電極１０との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、ソース電極７とソース電極１０との接続を適切な状態で維持することができる。
また、以上に記載された実施の形態によれば、テーパー凹部８の側面は、テーパー形状である。このような構成によれば、ソース電極７とソース電極１０との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、ソース電極７とソース電極１０との接続を適切な状態で維持することができる。
また、以上に記載された実施の形態によれば、テーパー凹部８を形成する際の熱処理は、３５０℃以上、かつ、５００℃以下で行う。このような構成によれば、ソース電極７を形成した後の熱処理の温度によって、角度θを大きくまたは小さくすることができる。
また、以上に記載された実施の形態によれば、上記の半導体装置を有し、かつ、入力される電力を変換して出力する変換回路２０１を設ける。そして、半導体装置を駆動するための駆動信号を半導体装置に出力する駆動回路２０２を設ける。そして、駆動回路２０２を制御するための制御信号を駆動回路２０２に出力する制御回路２０３を設ける。このような構成によれば、通電またはスイッチング動作などによって応力が加わる場合であっても、ソース電極７の上面に対する活性化処理、および、ソース電極７の上面に対するジンケート処理をめっき前処理として行った後で、めっき処理によってソース電極１０を形成することによって、ソース電極７の上面が清浄化し、さらに、めっき膜の付着力が向上するため、電極層の接続状態を適切に維持することができる。
＜半導体装置の構成について＞
図２８は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。
図２８においては、半導体基板にＳｉＣが用いられた場合が示されている。また、図２８に例が示される構成は、プレーナゲート構造のＳｉＣ−ＭＯＳＦＥＴであり、その主要部のセル構造である。半導体装置の全体構成としては、図２８に例が示された構成が図２８の左右方向に連続するものである。
図２８に例が示されるように、半導体装置は、ｎ型のＳｉＣ基板１と、ｎ型のドリフト層２と、ｐ型のベース領域３と、ｎ型のソース領域４と、ゲート絶縁膜５を介して形成されたゲート電極６と、層間絶縁膜２０Ｚと、ソース電極７と、ソース電極１０と、ドレイン電極９とを備える。
ここで、層間絶縁膜２０Ｚの側面はテーパー形状である。なお、テーパー形状である層間絶縁膜２０Ｚの側面とＳｉＣ基板１の上面との間の角度を角度θ２とする。また、ソース電極７は、層間絶縁膜２０Ｚの側面を含む層間絶縁膜２０Ｚを覆って形成される。テーパー凹部８の側面とＳｉＣ基板１の上面との間の角度θは、層間絶縁膜２０Ｚの側面とＳｉＣ基板１の上面との間の角度θ２よりも小さくなっている。
また、図３４は、バリアメタルをさらに備える図２８に示された半導体装置の構成の例を概略的に示す断面図である。
図３４に例が示されるように、半導体装置は、ｎ型のＳｉＣ基板１と、ドリフト層２と、ベース領域３と、ソース領域４と、ゲート絶縁膜５を介して形成されたゲート電極６と、層間絶縁膜２０Ｚと、層間絶縁膜２０Ｚの上面および露出しているソース領域４の上面を覆って形成されたバリアメタル２１Ｚと、バリアメタル２１Ｚの上面および側面を覆って形成されたソース電極７と、ソース電極１０と、ドレイン電極９とを備える。
＜半導体装置の製造方法について＞
本実施の形態に関する半導体装置の製造工程は、図５に例示された製造工程とほぼ同様である。すなわち、図７に例が示されるように、ソース領域４の上面におけるゲート絶縁膜５の残余部分は、フォトリソグラフィー技術およびエッチング技術によって除去される。そして、層間絶縁膜２０Ｚを成膜し、さらに、層間絶縁膜２０Ｚをパターニングする（ステップＳＴ０２）。
ただし、図２８に例が示された態様では、層間絶縁膜２０Ｚとして、ボロンまたはリンなどを含むガラスからなるｂｏｒｏｎ ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅ ｇｌａｓｓ（ＢＰＳＧ）膜を、たとえばボロンを１．５以上、かつ、３．５以下重量パーセント程度、リンを６．０以上、かつ、９．０以下ｍｏｌ％程度含むガラス膜を堆積させている。
また、図２８に例が示された態様では、層間絶縁膜２０Ｚをパターニングした後に、８００℃以上、かつ、１０５０℃以下で２時間程度の熱処理を行い、層間絶縁膜２０Ｚの側面の角度をθ２としている。
より好ましくは、ボロン濃度は２．０以上、かつ、３．０以下重量パーセント程度、リンは６．５以上、かつ、８．５以下ｍｏｌ％程度含まれ、８５０℃以上、かつ、１０００℃以下で３０分間以上、かつ、６０分間以下の熱処理が行われることが望ましい。
ここで、半導体装置を製造する過程において、たとえば、層間絶縁膜２０Ｚの形成などの際に熱処理が行われると、層間絶縁膜２０Ｚの上面における角部、および、層間絶縁膜２０Ｚの側面における底部とが削られて除去される。その場合、図２８に例が示されたように角度θ２を定義することは難しい。
そこで、そのような場合には、層間絶縁膜２０Ｚの上面における最も上方に位置する部分と層間絶縁膜２０Ｚの側面における底部との中点を定め、さらに、当該中点と同じ高さに位置する層間絶縁膜２０Ｚの側面に接する接線を引く。そして、当該接線とＳｉＣ基板１の上面とのなす角度を角度θ２と定義する。
図２９は、半導体装置の構成における角度θ２の定義に関する断面図である。
図２９に例が示されるような形状の層間絶縁膜２０Ｗの場合、層間絶縁膜２０Ｗの上面における最も上方に位置する部分と層間絶縁膜２０Ｗの側面における底部との中点を定め、さらに、当該中点と同じ高さに位置する層間絶縁膜２０Ｗの側面に接する接線を引く。そして、当該接線とＳｉＣ基板１の上面とのなす角度を角度θ２と定義する。
なお、図４に例が示されるような微小凹部が形成されている場合であっても、角度θ２を同様に定義することができる。
図２８および図２９に示された態様では、層間絶縁膜の側面をテーパー形状とすることで、ソース電極７と層間絶縁膜との接触面積を増大させることができる。そのため、半導体装置のオン抵抗の変化を低減しつつ、ソース電極７と層間絶縁膜との間に加わる応力を緩和することができる。
より好ましくは、図２９に示されるように、層間絶縁膜２０Ｗの側面の角度θ２が、層間絶縁膜２０Ｗの側面における底部に近づくにつれて大きくなっていることが望ましい。この構成によれば、層間絶縁膜２０Ｗの上面に発生するクラックを抑制することができ、ソース電極７とゲート電極６との間の絶縁不良を低減することができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
また、以上に記載された実施の形態では、半導体基板がｎ型とされたが、ｐ型とされる場合であってもよいものとする。すなわち、以上に記載された実施の形態では、炭化珪素半導体装置の例としてＭＯＳＦＥＴが説明されたが、炭化珪素半導体装置の例がＩＧＢＴ、ＳＢＤまたはｐｎダイオードである場合も想定することができるものとする。
なお、炭化珪素半導体装置の例がＩＧＢＴである場合には、ソース電極がエミッタ電極に対応し、かつ、ドレイン電極がコレクタ電極に対応するものとする。また、炭化珪素半導体装置の例がＩＧＢＴである場合には、ドリフト層の下面にドリフト層とは逆の導電型の層が位置するが、ドリフト層の下面に位置する層は、ドリフト層の下面に新たに形成される層であってもよいし、以上に記載された実施の形態における場合のようにドリフト層が形成されるための半導体基板であってもよい。
また、以上に記載された実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型であるとして説明されたが、逆に、第１の導電型がｐ型であり、第２の導電型がｎ型であってもよいものとする。
また、以上に記載された実施の形態では、いわゆる縦型のＭＯＳＦＥＴについて説明されたが、横型のＭＯＳＦＥＴに適用される場合も想定することができるものとする。
また、以上に記載された実施の形態では、プレーナ型のＭＯＳＦＥＴについて説明されたが、ドリフト層の上面にトレンチが形成されたトレンチ型のＭＯＳＦＥＴに適用される場合も想定することができるものとする。トレンチ型のＭＯＳＦＥＴに適用される場合、ドリフト層の上面に溝部、すなわち、トレンチが形成され、当該溝部内にゲート電極が埋め込まれる。ゲート電極は、トレンチの底面および側面との間に、ゲート絶縁膜を介して埋め込まれる。
１ ＳｉＣ基板、２，２Ｙ ドリフト層、３，３Ｙ ベース領域、４，４Ｙ ソース領域、５，５Ｙ ゲート絶縁膜、６，６Ｙ ゲート電極、７，７Ａ，７Ｂ，７Ｃ，７Ｄ，７Ｅ，７Ｆ，７Ｇ，７Ｘ，７Ｙ，１０，１０Ｘ，１０Ｙ ソース電極、８，８Ｙ テーパー凹部、９ ドレイン電極、１１ 半導体装置、１２ はんだ、１３ リードフレーム、１４ モールド樹脂、１５ 微小凹部、１６ 金属間化合物、１７ 接合用電極、２０，２０Ｗ，２０Ｙ，２０Ｚ 層間絶縁膜、１００ 電源、２００ 電力変換装置、２０１ 変換回路、２０２ 駆動回路、２０３ 制御回路、３００ 負荷、４００ トレンチ。
本願明細書に開示される技術の第１の態様は、第１の導電型の半導体層と、前記半導体層の少なくとも表層に形成される上面構造と、少なくとも前記上面構造を覆って形成される上面電極とを備え、前記上面電極は、前記半導体層の少なくとも上面に形成される第１の電極と、前記第１の電極の上面を覆って形成される第２の電極とを備え、前記第１の電極の上面には、少なくとも１つの第１の凹部が形成され、前記第１の凹部の側面は、テーパー形状であり、前記第２の電極は、前記第１の凹部内を含む前記第１の電極の上面を覆って形成され、前記第１の凹部内を含む前記第１の電極の上面に形成され、かつ、前記第１の凹部よりも幅が狭い第２の凹部をさらに備え、前記第２の凹部は、前記第１の凹部内の斜面に形成される。
本願明細書に開示される技術の第２の態様は、第１の導電型の半導体層と、前記半導体層の少なくとも表層に形成される上面構造と、少なくとも前記上面構造を覆って形成される上面電極とを備え、前記上面電極は、前記半導体層の少なくとも上面に形成される第１の電極と、前記第１の電極の上面を覆って形成される第２の電極とを備え、前記第１の電極の上面には、少なくとも１つの第１の凹部が形成され、前記第１の凹部の側面は、テーパー形状であり、前記第２の電極は、前記第１の凹部内を含む前記第１の電極の上面を覆って形成され、前記第１の凹部が形成されない箇所の前記第１の電極の上面に形成され、かつ、前記第１の凹部よりも幅が狭い第２の凹部をさらに備える。
本願明細書に開示される技術の第１の態様によれば、通電またはスイッチング動作などによって応力が加わる場合であっても、第１の電極の上面に形成された凹部内にも第２の電極が形成される構成によって、第１の電極と第２の電極との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、第１の電極と第２の電極との接続を適切な状態で維持することができるため、半導体装置の電極の剥離を抑制しつつ半導体装置の信頼性を向上させることができる。
本願明細書に開示される技術の第２の態様によれば、第１の電極と第２の電極との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、第１の電極と第２の電極との接続を適切な状態で維持することができる。
本願明細書に開示される技術の第３の態様によれば、第１の電極と第２の電極との接触面積を増大させ、かつ、当該接触部分に加えられる応力を緩和することができる。したがって、第１の電極と第２の電極との接続を適切な状態で維持することができる。

Claims (12)

  1. 第１の導電型の半導体層（１、２、２Ｙ）と、
    前記半導体層（１、２、２Ｙ）の少なくとも表層に形成される上面構造（３、３Ｙ、４、４Ｙ、５、５Ｙ、６、６Ｙ、２０、２０Ｗ、２０Ｙ、２０Ｚ）と、
    少なくとも前記上面構造（３、３Ｙ、４、４Ｙ、５、５Ｙ、６、６Ｙ、２０、２０Ｗ、２０Ｙ、２０Ｚ）を覆って形成される上面電極（７、７Ａ、７Ｅ、７Ｆ、７Ｇ、７Ｙ、１０、１０Ｙ）とを備え、
    前記上面電極（７、７Ａ、７Ｅ、７Ｆ、７Ｇ、７Ｙ、１０、１０Ｙ）は、
    前記半導体層（１、２、２Ｙ）の少なくとも上面に形成される第１の電極（７、７Ａ、７Ｅ、７Ｆ、７Ｇ、７Ｙ）と、
    前記第１の電極（７、７Ａ、７Ｅ、７Ｆ、７Ｇ、７Ｙ）の上面を覆って形成される第２の電極（１０、１０Ｙ）とを備え、
    前記第１の電極（７、７Ａ、７Ｅ、７Ｆ、７Ｇ、７Ｙ）の上面には、少なくとも１つの第１の凹部（８、８Ｙ）が形成され、
    前記第１の凹部（８、８Ｙ）の側面は、テーパー形状であり、
    前記第２の電極（１０、１０Ｙ）は、前記第１の凹部（８、８Ｙ）内を含む前記第１の電極（７、７Ａ、７Ｅ、７Ｆ、７Ｇ、７Ｙ）の上面を覆って形成される、
    半導体装置。
  2. 前記第１の凹部（８、８Ｙ）内を含む前記第１の電極（７Ａ、７Ｇ）の上面に形成され、かつ、前記第１の凹部（８、８Ｙ）よりも幅が狭い第２の凹部（１５）をさらに備える、
    請求項１に記載の半導体装置。
  3. 第１の導電型の半導体層（１、２、２Ｙ）と、
    前記半導体層（１、２、２Ｙ）の少なくとも表層に形成される上面構造（３、３Ｙ、４、４Ｙ、５、５Ｙ、６、６Ｙ、２０、２０Ｗ、２０Ｙ、２０Ｚ）と、
    少なくとも前記上面構造（３、３Ｙ、４、４Ｙ、５、５Ｙ、６、６Ｙ、２０、２０Ｗ、２０Ｙ、２０Ｚ）を覆って形成される上面電極（７Ａ、７Ｇ、１０、１０Ｙ）とを備え、
    前記上面電極（７Ａ、７Ｇ、１０、１０Ｙ）は、
    前記半導体層（１、２、２Ｙ）の少なくとも上面に形成される第１の電極（７Ａ、７Ｇ）と、
    前記第１の電極（７Ａ、７Ｇ）の上面を覆って形成される第２の電極（１０、１０Ｙ）とを備え、
    前記第１の電極（７Ａ、７Ｇ）の上面には、少なくとも１つの第１の凹部（８、８Ｙ）と、前記第１の凹部（８、８Ｙ）よりも幅が狭い少なくとも１つの第２の凹部（１５）とが形成され、
    前記第２の電極（１０、１０Ｙ）は、前記第１の凹部（８、８Ｙ）と前記第２の凹部（１５）とを含む前記第１の電極（７Ａ、７Ｇ）の上面を覆って形成される、
    半導体装置。
  4. 前記第１の凹部（８、８Ｙ）の側面と前記半導体層（１、２、２Ｙ）の上面との間の角度が、５°以上である、
    請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  5. 前記第１の凹部（８、８Ｙ）の側面と前記半導体層（１、２、２Ｙ）の上面との間の角度が、６０°以下である、
    請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
  6. 前記第１の凹部（８、８Ｙ）は、前記第１の電極（７、７Ａ、７Ｅ、７Ｆ、７Ｇ、７Ｙ）の上面に１００個以上形成される、
    請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
  7. 前記第２の凹部（１５）は、前記第１の凹部（８、８Ｙ）内の斜面に形成される、
    請求項２から請求項６のうちのいずれか１項に記載の半導体装置。
  8. 前記第２の凹部（１５）が、１μｍ２あたり１個以上配置される、
    請求項２から請求項７のうちのいずれか１項に記載の半導体装置。
  9. 前記第１の凹部（８、８Ｙ）の幅が０．１μｍ以上であり、前記第２の凹部（１５）の幅が０．１μｍ未満である、
    請求項２から請求項８のうちのいずれか１項に記載の半導体装置。
  10. 前記上面構造は、
    前記半導体層（１、２、２Ｙ）の表層に選択的に形成される第２の導電型のベース領域（３、３Ｙ）と、
    前記ベース領域（３、３Ｙ）の表層に選択的に形成される第１の導電型のソース領域（４、４Ｙ）と、
    前記ソース領域（４、４Ｙ）と前記半導体層（１、２、２Ｙ）とに挟まれた前記ベース領域（３、３Ｙ）に、ゲート絶縁膜（５、５Ｙ）を介して接触して形成されるゲート電極（６、６Ｙ）と、
    前記ゲート電極（６、６Ｙ）を覆って形成される層間絶縁膜（２０、２０Ｗ、２０Ｙ、２０Ｚ）とを備える、
    請求項１から請求項９のうちのいずれか１項に記載の半導体装置。
  11. 前記層間絶縁膜（２０Ｗ、２０Ｚ）の側面と前記半導体層（１、２、２Ｙ）の上面との間の角度が、前記第１の凹部（８、８Ｙ）の側面と前記半導体層（１、２、２Ｙ）の上面との間の角度よりも大きい、
    請求項１０に記載の半導体装置。
  12. 請求項１から請求項１１のうちのいずれか１項に記載の半導体装置を有し、かつ、入力される電力を変換して出力する変換回路（２０１）と、
    前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路（２０２）と、
    前記駆動回路（２０２）を制御するための制御信号を前記駆動回路（２０２）に出力する制御回路（２０３）とを備える、
    電力変換装置。
JP2020505717A 2018-03-15 2019-02-19 半導体装置、電力変換装置 Active JP6987213B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018047539 2018-03-15
JP2018047539 2018-03-15
PCT/JP2019/006005 WO2019176466A1 (ja) 2018-03-15 2019-02-19 半導体装置、電力変換装置

Publications (2)

Publication Number Publication Date
JPWO2019176466A1 true JPWO2019176466A1 (ja) 2020-10-22
JP6987213B2 JP6987213B2 (ja) 2021-12-22

Family

ID=67907616

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020505717A Active JP6987213B2 (ja) 2018-03-15 2019-02-19 半導体装置、電力変換装置

Country Status (5)

Country Link
US (1) US11437505B2 (ja)
JP (1) JP6987213B2 (ja)
CN (1) CN111819697B (ja)
DE (1) DE112019001359T5 (ja)
WO (1) WO2019176466A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7386662B2 (ja) * 2019-10-08 2023-11-27 三菱電機株式会社 半導体装置および電力変換装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347313A (ja) * 2004-05-31 2005-12-15 Denso Corp 半導体装置の製造方法
JP2009141230A (ja) * 2007-12-10 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法および半導体装置製造用スパッタ装置
JP2011003726A (ja) * 2009-06-18 2011-01-06 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2015213163A (ja) * 2014-04-15 2015-11-26 ローム株式会社 半導体装置および半導体装置の製造方法
JP2017079239A (ja) * 2015-10-19 2017-04-27 トヨタ自動車株式会社 半導体装置とその製造方法
JP2017118060A (ja) * 2015-12-25 2017-06-29 ローム株式会社 半導体装置および半導体装置の製造方法
WO2017169086A1 (ja) * 2016-03-30 2017-10-05 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3355851B2 (ja) * 1995-03-07 2002-12-09 株式会社デンソー 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP3812549B2 (ja) 2003-06-27 2006-08-23 株式会社デンソー 半導体装置
JP4818839B2 (ja) * 2006-07-19 2011-11-16 株式会社 日立ディスプレイズ 液晶表示装置及びその製造方法
JP5707709B2 (ja) 2009-03-23 2015-04-30 富士電機株式会社 半導体装置の製造方法
JP2011176026A (ja) * 2010-02-23 2011-09-08 Fuji Electric Co Ltd 半導体素子の製造方法
RU2610811C9 (ru) 2011-09-13 2017-04-10 Монне Руаяль Канадьен/Королевский Канадский Монетный Двор Цинкование алюминия

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347313A (ja) * 2004-05-31 2005-12-15 Denso Corp 半導体装置の製造方法
JP2009141230A (ja) * 2007-12-10 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法および半導体装置製造用スパッタ装置
JP2011003726A (ja) * 2009-06-18 2011-01-06 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2015213163A (ja) * 2014-04-15 2015-11-26 ローム株式会社 半導体装置および半導体装置の製造方法
JP2017079239A (ja) * 2015-10-19 2017-04-27 トヨタ自動車株式会社 半導体装置とその製造方法
JP2017118060A (ja) * 2015-12-25 2017-06-29 ローム株式会社 半導体装置および半導体装置の製造方法
WO2017169086A1 (ja) * 2016-03-30 2017-10-05 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置

Also Published As

Publication number Publication date
CN111819697B (zh) 2024-05-03
US11437505B2 (en) 2022-09-06
CN111819697A (zh) 2020-10-23
JP6987213B2 (ja) 2021-12-22
US20210036141A1 (en) 2021-02-04
DE112019001359T5 (de) 2020-12-03
WO2019176466A1 (ja) 2019-09-19

Similar Documents

Publication Publication Date Title
JP6253854B1 (ja) 半導体装置およびその製造方法、電力変換装置
US20220254904A1 (en) Silicon carbide semiconductor device, power converter, and method of manufacturing silicon carbide semiconductor device
JP6695498B2 (ja) 炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法
CN110867485B (zh) 半导体装置和电源转换装置
JP7229428B2 (ja) 電力用半導体装置、電力用半導体装置の製造方法および電力変換装置
JP6965706B2 (ja) 半導体モジュール、その製造方法及び電力変換装置
JP7275407B1 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP6987213B2 (ja) 半導体装置、電力変換装置
US12057500B2 (en) Power semiconductor device and power converter
JP7047981B1 (ja) 炭化珪素半導体装置および電力変換装置
US20180151709A1 (en) Semiconductor device, substrate and electrical power conversion device
JP7386662B2 (ja) 半導体装置および電力変換装置
WO2022186192A1 (ja) 半導体素子、電力変換装置および半導体素子の製造方法
WO2022064613A1 (ja) 炭化珪素半導体装置および電力変換装置
JP6947338B1 (ja) 炭化珪素半導体装置および電力変換装置の製造方法
WO2024214634A1 (ja) 半導体装置及び電力変換装置
CN116134593A (zh) 半导体装置、半导体装置的制造方法以及电力变换装置
JP7262672B2 (ja) 半導体装置および電力変換装置
JP2023158319A (ja) 半導体装置および電力変換装置
US20230378342A1 (en) Semiconductor device and power conversion device
JP2022054004A (ja) 半導体装置の製造方法、半導体装置および電力変換装置
JP7529139B2 (ja) 炭化珪素半導体装置とその製造方法、および、電力変換装置
JP2024123834A (ja) 炭化珪素半導体装置及び電力変換装置
CN118693135A (zh) 半导体装置、电力变换装置及半导体装置的制造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200306

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211102

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211130

R150 Certificate of patent or registration of utility model

Ref document number: 6987213

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150