JPWO2018150560A1 - 電子装置 - Google Patents

電子装置 Download PDF

Info

Publication number
JPWO2018150560A1
JPWO2018150560A1 JP2017545985A JP2017545985A JPWO2018150560A1 JP WO2018150560 A1 JPWO2018150560 A1 JP WO2018150560A1 JP 2017545985 A JP2017545985 A JP 2017545985A JP 2017545985 A JP2017545985 A JP 2017545985A JP WO2018150560 A1 JPWO2018150560 A1 JP WO2018150560A1
Authority
JP
Japan
Prior art keywords
conductor layer
substrate
straight line
conductor
virtual straight
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017545985A
Other languages
English (en)
Other versions
JP6325757B1 (ja
Inventor
宗一郎 梅田
宗一郎 梅田
雄司 森永
雄司 森永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Application granted granted Critical
Publication of JP6325757B1 publication Critical patent/JP6325757B1/ja
Publication of JPWO2018150560A1 publication Critical patent/JPWO2018150560A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

電子装置は、基板５と、前記基板５上に設けられた複数の第一導体層７１と、前記基板５上に設けられた第二導体層７２と、前記第一導体層７１に設けられた電子素子９５と、前記基板５、前記第一導体層７１、前記第二導体層７２及び前記電子素子９５を覆う封止部９０と、を有している。前記基板５の面内方向であって、前記第二導体層７２を含む仮想直線ＶＬ上に前記第一導体層７１が設けられていない。前記第二導体層７２は、前記封止部９０内に封入されるとともに前記封止部９０のみによって覆われている。

Description

本発明は、電子装置に関する。
従来から、電子素子の一例である半導体素子を基板の導体層上に載置し、当該半導体素子の表面と端子とをはんだを介してワイヤや接続子で接続し、これら導体層、半導体素子、ワイヤ、接続子等を封止樹脂等の封止部で封止する電子装置の一例である半導体装置が知られている（特開２０１４−１９５０６４号参照）。このような半導体装置において、基板上で導体層が位置していない領域が長くなると、基板の反りが大きくなってしまうことがある。
このような点に鑑み、本発明は、基板の反りが大きくなることを防止できる電子装置を提供する。
本発明による電子装置は、
基板と、
前記基板上に設けられた第一導体層と、
前記基板上に設けられた第二導体層と、
前記第一導体層に設けられた電子素子と、
前記基板、前記第一導体層、前記第二導体層及び前記電子素子を覆う封止部と、
を備え、
前記基板の面内方向であって、前記第二導体層を含む仮想直線上に前記第一導体層が設けられておらず、
前記第二導体層は、前記封止部内に封入されるとともに前記封止部のみによって覆われている。
本発明による電子装置において、
一対の第二導体層が設けられ、
前記一対の第二導体層を結ぶ直線が前記仮想直線に合致してもよい。
本発明による電子装置において、
一方の第二導体層は前記基板の一方の端部に位置し、他方の第二導体層は前記基板の他方の端部に位置してもよい。
本発明による電子装置において、
前記複数の第一導体層は、前記仮想直線に対して線対称に配置されてもよい。
本発明による電子装置において、
複数の第二導体層が設けられ、
ある仮想直線と別の仮想直線とが平行に設けられ、
前記ある仮想直線上の第二導体層が一方側に設けられ、前記別の仮想直線上の第二導体層が他方側に設けられてもよい。
本発明による電子装置において、
複数の第二導体層が設けられ、
前記基板の長手方向に沿った仮想直線上の前記第二導体層は対をなして設けられ、
前記基板の短手方向に沿った仮想直線上の前記第二導体層は対を形成していなくてもよい。
本発明では、第一導体層が設けられない仮想直線上にダミーの第二導体層を設ける。このような第二導体層を設けることで、基板の反りが大きくなることを防止できる。
図１は、本発明の第１の実施の形態による半導体装置の斜視図である。 図２は、本発明の第１の実施の形態による半導体装置において、封止部を除去した態様を示した斜視図である。 図３は、本発明の第１の実施の形態による半導体装置において、封止部を除去した態様を示した平面図である。 図４は、本発明の第２の実施の形態による半導体装置において、導体層の位置関係を示した平面図である。 図５は、本発明の第２の実施の形態の変形例１による半導体装置において、導体層の位置関係を示した平面図である。 図６は、本発明の第２の実施の形態の変形例２による半導体装置において、導体層の位置関係を示した平面図である。 図７は、本発明の第２の実施の形態の変形例３による半導体装置において、導体層の位置関係を示した平面図である。
第１の実施の形態
《構成》
図２に示すように、本実施の形態の電子装置の一例である半導体装置は、封止樹脂等からなる封止部９０（図１参照）と、封止部９０の第一側面から外方に突出する第一主端子１１と、封止部９０内に設けられた電子素子の一例である半導体素子９５と、を有してもよい。
本実施の形態では、電子装置として半導体装置を用い、電子素子として半導体素子９５を用いて説明するが、これに限られるものではなく、特に「半導体」である必要はない。
本実施の形態の半導体装置は、封止部９０から外方に突出するとともに、主電流が流れる第二主端子１２も有している。図２に示す半導体素子９５は、第一主端子１１におもて面が電気的に接続され、第二主端子１２に裏面が電気的に接続されている。
図２に示すように、半導体装置は、例えば絶縁性材料からなる基板５と、基板５に設けられ、銅等からなる導体層７０と、を有してもよい。導体層７０は、第一導体層７１、第二導体層７２及び第三導体層７３を有してもよい。第一導体層７１の一部には半導体素子９５が設けられ、第一導体層７１の別の一部にはワイヤ１９が設けられ、第二導体層７２及び第三導体層７３には半導体素子９５が設けられなくてもよい。第三導体層７３は、金型で押圧する際に押圧される部分に該当してもよい。このように金型で第三導体層７３が押圧される場合には、当該第三導体層７３は、封止部９０の外部に位置されてもよい（図３参照）。また、封止部９０は、基板５、第一導体層７１、第二導体層７２及び半導体素子９５を覆ってもよい。基板５としては、セラミック基板及び樹脂基板等を用いることもできる。また、導電材料ではあるが（薄い）金属基板を用いることもできる。
基板５の面内方向（図３の紙面を含む方向）であって、第二導体層７２を含む仮想直線ＶＬ上に第一導体層７１が設けられておらず、第二導体層７２は、封止部９０内に完全に封入されるとともに封止部９０のみによって覆われてもよい。この第二導体層７２はダミーの導体層であり、第二導体層７２には半導体素子９５も載置されないし、ワイヤ１９も接続されず、封止部９０のみによって覆われることになる。第二導体層７２を含む直線を基板５の面内方向で引き、その直線上に第一導体層７１が設けられていなければ、「基板５の面内方向であって、第二導体層７２を含む仮想直線ＶＬ上に第一導体層７１が設けられて」いないことになる。
また、一対の第二導体層７２が設けられ、一対の第二導体層７２を結ぶ直線が仮想直線ＶＬに合致するようになっていてもよい。図３に示す態様では、一対の第二導体層７２の中心を結ぶ直線が仮想直線ＶＬに合致するようになっている。３つ以上の第二導体層７２が複数設けられている場合には、２つの第二導体層７２を適宜選択することで、一対の第二導体層７２を構成するようにしてもよい（第２の実施の形態の図４及び図５参照）。
また、一方の第二導体層７２は基板５の一方の端部に位置し、他方の第二導体層７２の中心は基板５の他方の端部に位置してもよい。ここで「端部」とは、仮想直線ＶＬに沿った基板５の長さにおいて、周縁から１０分の１以内に位置することを意味する。
図３に示すように、一対の第一主端子１１が、仮想直線ＶＬに対して線対称に配置されてもよい。また、一対の第二主端子１２が、仮想直線ＶＬに対して線対称に配置されてもよい。そして、一対の第一主端子１１の間の距離が一対の第二主端子１２の間の距離よりも短くなっており、第一主端子１１の間に第二導体層７２の一つが位置し、第二主端子１２の間に第二導体層７２の別の一つが位置してもよい。この場合、第一主端子１１の間に位置する第二導体層７２の幅は、第二主端子１２の間に位置する第二導体層７２の幅よりも長くなってもよい。逆に、一対の第一主端子１１の間の距離が一対の第二主端子１２の間の距離よりも長くなり、第一主端子１１の間に位置する第二導体層７２の幅は、第二主端子１２の間に位置する第二導体層７２の幅よりも短くなってもよい。なお、この「幅」は、仮想直線ＶＬに直交する方向の長さであってもよいし、仮想直線ＶＬに沿った方向の長さであってもよい。
複数の第一導体層７１は、その全部又は一部が仮想直線ＶＬと線対称に配置されてもよい。
第一導体層７１、第二導体層７２及び第三導体層７３のうちの２つ又はその全部（３つ）は同じ製造方法で作成されてもよい。第一導体層７１の厚み、第二導体層７２の厚み及び第三導体層７３の厚みのうちの２つ又はその全部（３つ）は対応していてもよい。ここで「対応」するとは、対象となる導体層の厚みの平均値の±５％の範囲内にいずれの導体層の厚みも入っていることを意味する。また、第二導体層７２の厚みを第一導体層７１の厚みより厚くして基板５の反りを確実に防止できるようにしてもよいし、逆に、ダミーである第二導体層７２の厚みを第一導体層７１の厚みより薄くしてもよい。
図２に示す態様では、第一導体層７１に第二主端子１２が接続され、第二主端子１２は半導体素子９５の裏面と第一導体層７１を介して接続されている。第二主端子１２の第一導体層７１との接続箇所の周縁には、はんだ等の導電性接着剤が流れ出るのを防止するためのレジスト（図示せず）が設けられてもよい。
第一主端子１１及び第二主端子１２は、２００Ａ〜３００Ａ程の大容量の電流が流れるパワー端子であってもよい。
図１に示す態様では、封止部９０の一方側の側面から、第二主端子１２及び制御端子１５が外方から突出し、封止部９０の他方側の側面から第一主端子１１が外方に突出している。これら第一主端子１１、第二主端子１２及び制御端子１５はおもて面側に曲げられ、おもて面側に設けられた制御基板と接続されるようになっている。この制御基板は、半導体素子９５を制御するために用いられるものである。
半導体装置の封止部９０内の構造は線対称となっていてもよい。図３に示す態様では、第一主端子１１、第二主端子１２及び導体層７０（第一導体層７１、第二導体層７２及び第三導体層７３）の各々が、仮想直線ＶＬに対して線対称となるようにして配置されている。
《作用・効果》
次に、上述した構成からなる本実施の形態による作用・効果について説明する。なお、「作用・効果」で説明した構成も、適宜採用することができる。
本実施の形態によれば、図３に示すように、第一導体層７１が設けられない仮想直線ＶＬ上にダミーの第二導体層７２を設ける。このような第二導体層７２を設けることで、基板５の反りが大きくなることを防止できる。
図３に示すように、一対の第二導体層７２が設けられ、一対の第二導体層７２を結ぶ直線が仮想直線ＶＬに合致するようになっている態様を採用した場合には、仮想直線ＶＬ上に少なくとも２つの第二導体層７２を設けることができる。このため、基板５の反りをより確実に防止できる。
一方の第二導体層７２が基板５の一方の端部に位置し、他方の第二導体層７２が基板５の他方の端部に位置する態様を採用した場合には、周縁に近い位置に第二導体層７２を位置付けることができ、このため、基板５の反りをより確実に防止できる。また、第二導体層７２を基板５の面内方向における中心部に設けた場合には他の部材を設ける障害になることがあるが、基板５の端部に設けることでこのような事態が発生することを極力防止できる点でも有益である。
複数の第一導体層７１の全部又は一部が仮想直線ＶＬと線対称に配置されている場合には、ある仮想直線上に第一導体層７１が設けられていないことが多い。このため、基板５に反りが発生することがある。このため、本実施の形態のような第二導体層７２を設けることは有益である。特に、複数の第一導体層７１の全部が仮想直線ＶＬと線対称に配置されている場合には、ある仮想直線上に第一導体層７１が設けられていない可能性が極めて高い。このため、基板５の反りが問題となる可能性が高くなる。したがって、このような態様において、本実施の形態のような第二導体層７２を設けることは非常に有益である。
第２の実施の形態
次に、本発明の第２の実施の形態について説明する。
第１の実施の形態では、１つの一対の第二導体層７２が設けられている態様を用いて説明したが、第２の実施の形態では、複数の一対の第二導体層７２が設けられている態様、及び／又は、対にならない第二導体層７２が設けられている態様を用いて説明する。
その他の構成は、第１の実施の形態と同様である。第２の実施の形態において、第１の実施の形態と同じ又は同様の部材等については同じ符号を付し、その説明を省略する。本実施の形態でも、第１の実施の形態によって実現される効果と同様の効果を得ることができる。
図４及び図５に示す態様では、短手方向に沿った２つの仮想直線ＶＬを引くことができ、長手方向に沿った１つの仮想直線ＶＬを引くことができる。そして、仮想直線ＶＬの各々に、一対の第二導体層７２が設けられている。また、第二導体層７２の各々は、基板５の端部に位置づけられている。このように、３つ以上の第二導体層７２を設けることが、より確実に基板５が反ることを防止できる点で有益である。なお、図４に示す態様では、第三導体層７３が設けられていない。
また、第二導体層７２の幅が互いに異なっていてもよい。一例としては、図４に示すように、長手方向の仮想直線ＶＬ１に位置づけられる第二導体層７２の幅は、短手方向の仮想直線ＶＬ２に位置づけられる第二導体層７２の幅よりも長くなっていてもよい。
また、第二導体層７２の厚みが互いに異なっていてもよい。一例としては、長手方向の仮想直線ＶＬ１に位置づけられる第二導体層７２の厚みは、短手方向の仮想直線ＶＬ２に位置づけられる第二導体層７２の厚みよりも厚くなっていてもよい。
図６に示すように、基板５の長手方向に沿った仮想直線ＶＬ１上の第二導体層７２は対をなして設けられているが、基板５の短手方向の仮想直線ＶＬ２上の第二導体層７２は対を形成していなくてもよい。長手方向では基板５の反りが大きくなる傾向にあるので、このような態様を採用することは、ダミーである第二導体層７２の数を減らしつつ、基板５の反りを極力防止できる点で有益である。
ある仮想直線ＶＬと別の仮想直線ＶＬとが平行に設けられ、ある仮想直線ＶＬ上の第二導体層７２が一方側に設けられ、別の仮想直線ＶＬ上の第二導体層７２が他方側に設けられてもよい。このような態様を採用することで、スペース等の問題で異なる仮想直線ＶＬ２に第二導体層７２が設けられる場合であっても、両方向に第二導体層７２を位置付けることができ、基板５の反りを極力防止できる点で有益である。図６に示す態様では、図６の左側の短手方向の仮想直線ＶＬ２に位置づけられる第二導体層７２は図６の下側の端部に設けられ、図６の右側の短手方向の仮想直線ＶＬ２に位置づけられる第二導体層７２は図６の上側の端部に設けられている。
また、３つ以上の仮想直線ＶＬが平行に設けられる態様では、第二導体層７２は一方側と他方側で交互に配置されるようにしてもよい。このような態様を採用することで、スペース等の問題で異なる仮想直線ＶＬ２に第二導体層７２が設けられる場合であっても、両方向に第二導体層７２をバランスよく位置付けることができ、基板５の反りを極力防止できる点で有益である。図７に示す態様では、図７の左側の短手方向の仮想直線ＶＬ２に位置づけられる第二導体層７２は図７の下側の端部に設けられ、図７の中央の短手方向の仮想直線ＶＬ２に位置づけられる第二導体層７２は図７の上側の端部に設けられ、図７の右側の短手方向の仮想直線ＶＬ２に位置づけられる第二導体層７２は図７の下側の端部に設けられている。
最後になったが、上述した各実施の形態の記載、変形例の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。また、出願当初の請求項の記載はあくまでも一例であり、明細書、図面等の記載に基づき、請求項の記載を適宜変更することもできる。
５ 基板
１１ 第一主端子
１２ 第二主端子
７１ 第一導体層
７２ 第二導体層
７３ 第三導体層
９０ 封止部
９５ 半導体素子（電子素子）
ＶＬ 仮想直線

Claims (6)

  1. 基板と、
    前記基板上に設けられた第一導体層と、
    前記基板上に設けられた第二導体層と、
    前記第一導体層に設けられた電子素子と、
    前記基板、前記第一導体層、前記第二導体層及び前記電子素子を覆う封止部と、
    を備え、
    前記基板の面内方向であって、前記第二導体層を含む仮想直線上に前記第一導体層が設けられておらず、
    前記第二導体層は、前記封止部内に封入されるとともに前記封止部のみによって覆われていることを特徴とする電子装置。
  2. 一対の第二導体層が設けられ、
    前記一対の第二導体層を結ぶ直線が前記仮想直線に合致することを特徴とする請求項１に記載の電子装置。
  3. 一方の第二導体層は前記基板の一方の端部に位置し、他方の第二導体層は前記基板の他方の端部に位置することを特徴とする請求項２に記載の電子装置。
  4. 前記複数の第一導体層は、前記仮想直線に対して線対称に配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の電子装置。
  5. 複数の第二導体層が設けられ、
    ある仮想直線と別の仮想直線とが平行に設けられ、
    前記ある仮想直線上の第二導体層が一方側に設けられ、前記別の仮想直線上の第二導体層が他方側に設けられることを特徴とする請求項１乃至４のいずれか１項に記載の電子装置。
  6. 複数の第二導体層が設けられ、
    前記基板の長手方向に沿った仮想直線上の前記第二導体層は対をなして設けられ、
    前記基板の短手方向に沿った仮想直線上の前記第二導体層は対を形成していないことを特徴とする請求項１乃至５のいずれか１項に記載の電子装置。
JP2017545985A 2017-02-20 2017-02-20 電子装置 Active JP6325757B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/006031 WO2018150560A1 (ja) 2017-02-20 2017-02-20 電子装置

Publications (2)

Publication Number Publication Date
JP6325757B1 JP6325757B1 (ja) 2018-05-16
JPWO2018150560A1 true JPWO2018150560A1 (ja) 2019-02-21

Family

ID=62143936

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017545985A Active JP6325757B1 (ja) 2017-02-20 2017-02-20 電子装置

Country Status (6)

Country Link
US (1) US10615092B2 (ja)
EP (1) EP3588547A4 (ja)
JP (1) JP6325757B1 (ja)
KR (1) KR102005381B1 (ja)
CN (1) CN108738366B (ja)
WO (1) WO2018150560A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD920937S1 (en) * 2019-03-29 2021-06-01 Shindengen Electric Manufacturing Co., Ltd. Power module device containing semiconductor elements

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823145A (ja) * 1994-07-06 1996-01-23 Mitsubishi Materials Corp ハイブリッドｉｃ用基板
US6249041B1 (en) 1998-06-02 2001-06-19 Siliconix Incorporated IC chip package with directly connected leads
DE10010461A1 (de) * 2000-03-03 2001-09-13 Infineon Technologies Ag Vorrichtung zum Verpacken elektronischer Bauteile mittels Spritzgußtechnik
US6534852B1 (en) * 2000-04-11 2003-03-18 Advanced Semiconductor Engineering, Inc. Ball grid array semiconductor package with improved strength and electric performance and method for making the same
JP2002083890A (ja) 2000-09-06 2002-03-22 Sanyo Electric Co Ltd 半導体モジュール
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
TWI229574B (en) * 2002-11-05 2005-03-11 Siliconware Precision Industries Co Ltd Warpage-preventing circuit board and method for fabricating the same
JP2007019123A (ja) * 2005-07-06 2007-01-25 Sumitomo Metal Electronics Devices Inc セラミック回路基板集合体
JP2007109938A (ja) * 2005-10-14 2007-04-26 Nec Electronics Corp 半導体装置
US8014154B2 (en) 2006-09-27 2011-09-06 Samsung Electronics Co., Ltd. Circuit substrate for preventing warpage and package using the same
JP5230157B2 (ja) 2006-09-27 2013-07-10 三星電子株式会社 反り防止のための回路基板及びその製造方法
JP2008186919A (ja) 2007-01-29 2008-08-14 Alps Electric Co Ltd 積層セラミック配線板
US8587019B2 (en) * 2011-10-11 2013-11-19 Ledengin, Inc. Grooved plate for improved solder bonding
JP5533983B2 (ja) 2012-11-12 2014-06-25 富士電機株式会社 半導体装置
JP6398222B2 (ja) 2013-02-28 2018-10-03 日亜化学工業株式会社 発光装置およびその製造方法
CN106063388B (zh) * 2014-02-24 2018-10-26 株式会社村田制作所 电子装置
KR101733442B1 (ko) * 2014-12-29 2017-05-10 주식회사 케이씨씨 기판의 휨 방지 구조체
KR20170000458A (ko) * 2015-06-23 2017-01-03 삼성전자주식회사 기판 스트립
US9455157B1 (en) * 2015-09-04 2016-09-27 Anokiwave, Inc. Method and apparatus for mitigating parasitic coupling in a packaged integrated circuit

Also Published As

Publication number Publication date
CN108738366A (zh) 2018-11-02
JP6325757B1 (ja) 2018-05-16
WO2018150560A1 (ja) 2018-08-23
EP3588547A4 (en) 2020-08-19
US20190237377A1 (en) 2019-08-01
US10615092B2 (en) 2020-04-07
KR102005381B1 (ko) 2019-07-30
CN108738366B (zh) 2022-03-15
EP3588547A1 (en) 2020-01-01
KR20180107073A (ko) 2018-10-01

Similar Documents

Publication Publication Date Title
US9795049B2 (en) Semiconductor device
JP2007293800A (ja) 半導体装置とそれを用いたメモリカード
JP2016213308A (ja) プリント回路板及びプリント配線板
US9949368B2 (en) Resin substrate and electronic device
JP7367154B2 (ja) 半導体装置
TWI704858B (zh) 電子模組
JP6325757B1 (ja) 電子装置
WO2017154232A1 (ja) 半導体装置及びリードフレーム
JP7280879B2 (ja) 電子装置
JP6522243B1 (ja) 電子モジュール
CN109688698B (zh) 电路板及具有该电路板的电连接器
JP6282944B2 (ja) 配線基板およびこれを用いた高周波装置
JP2015026747A (ja) 樹脂多層基板
JP7149330B2 (ja) 電子装置
JP7264630B2 (ja) 電子モジュール
JPWO2020003482A1 (ja) 電子装置
JP6999707B2 (ja) 電子モジュール
JP2013004656A (ja) プリント配線板、電子部品実装構造及び該電子部品実装構造の製造方法
CN111149177B (zh) 电感器及其制造方法
JP6065305B2 (ja) プリント配線板の接続構造
WO2020044460A1 (ja) フレキシブルプリント基板
JP6557851B2 (ja) 積層コイル部品
JP2019083239A (ja) 電子機器
JPWO2019142254A1 (ja) 電子モジュール
JP2015226011A (ja) 回路基板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170831

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180327

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180412

R150 Certificate of patent or registration of utility model

Ref document number: 6325757

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150