JPWO2017187785A1 - 過電流保護回路 - Google Patents

Abstract

瞬時電流の確保と負荷に応じた過電流保護とを両立する。
過電流保護回路７１は、閾値制御信号Ｓ１７０に応じて過電流検出閾値Ｖｔｈを第１設定値（∝Ｉｒｅｆ）とするか第１設定値よりも低い第２設定値（∝Ｉｓｅｔ）とするかを切り替える閾値生成部１３０と、監視対象電流に応じたセンス信号Ｖｓと過電流検出閾値Ｖｔｈとを比較して過電流保護信号Ｓ７１を生成する過電流検出部１４０と、第２設定値に応じた参照値ＶＩｓｅｔ（∝Ｉｓｅｔ）を生成する参照値生成部１５０と、センス信号Ｖｓと参照値ＶＩｓｅｔとを比較して比較信号ＶＣＭＰを生成する比較部１６０と、比較信号ＶＣＭＰを監視して閾値制御信号Ｓ１７０を生成する閾値制御部１７０とを有する。

Description

本発明は、過電流保護回路に関する。

従来より、半導体集積回路装置の多くは、その異常保護回路の一つとして過電流保護回路を備えている。例えば、車載ＩＰＤ［intelligent power device］には、パワートランジスタに接続される負荷がショートした場合でもデバイスが破壊してしまわないように、パワートランジスタに流れる出力電流を過電流設定値以下に制限する過電流保護回路が設けられている。また、近年では、外付け抵抗を用いて過電流設定値を任意に調整することのできる過電流保護回路も提案されている。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２０１５−４６９５４号公報 特開２０１２−２１１８０５号公報

しかしながら、パワートランジスタに接続される負荷には、その正常動作として瞬時的に大きな出力電流を流す必要のあるもの（容量性負荷など）も存在する。このような出力電流を監視対象とする場合、単一の過電流設定値を持つ従来の過電流保護回路では、瞬時電流の確保と負荷に応じた過電流保護とを両立することが困難であった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、瞬時電流の確保と負荷に応じた過電流保護とを両立することのできる過電流保護回路を提供することを目的とする。

本明細書中に開示されている過電流保護回路は、閾値制御信号に応じて過電流検出閾値を第１設定値とするか前記第１設定値よりも低い第２設定値とするかを切り替える閾値生成部と、監視対象電流に応じたセンス信号と前記過電流検出閾値とを比較して過電流保護信号を生成する過電流検出部と、前記第２設定値に応じた参照値を生成する参照値生成部と、前記センス信号と前記参照値とを比較して比較信号を生成する比較部と、前記比較信号を監視して前記閾値制御信号を生成する閾値制御部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る過電流保護回路において、前記閾値制御部は、前記過電流検出閾値が前記第１設定値とされているときに前記センス信号が前記参照値を上回ったままマスク期間が経過した時点で前記過電流検出閾値を前記第２設定値に切り替えるように前記閾値制御信号を生成する構成（第２の構成）にするとよい。

また、上記第２の構成から成る過電流保護回路において、前記閾値制御部は、前記過電流検出閾値が前記第２設定値とされているときに前記センス信号が前記参照値を下回った時点で前記過電流検出閾値を前記第１設定値に切り替えるように前記閾値制御信号を生成する構成（第３の構成）にするとよい。

また、上記第２または第３の構成から成る過電流保護回路において、前記マスク期間は可変値である構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る過電流保護回路において、前記第１設定値は固定値であり、前記第２設定値は可変値である構成（第５の構成）にするとよい。

また、本明細書中に開示されている半導体集積回路装置は、出力電流の流れる電流経路を導通／遮断するパワートランジスタと、前記出力電流に応じたセンス信号を生成する出力電流監視部と、制御信号に応じて前記パワートランジスタの駆動信号を生成するゲート制御部と、前記センス信号を監視して過電流保護信号を生成する上記第１〜第５いずれかの構成から成る過電流保護回路とを集積化して成り、前記ゲート制御部は、前記過電流保護信号に応じて前記パワートランジスタを強制的にオフさせる機能を備えている構成（第６の構成）とされている。

なお、第６の構成から成る半導体集積回路装置は、前記出力電流の検出結果と異常フラグの一方を状態報知信号として装置外部に選択出力する信号出力部をさらに集積化して成る構成（第７の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第６または第７の構成から成る半導体集積回路装置と、前記半導体集積回路装置に接続される負荷と、を有する構成（第８の構成）とされている。

なお、上記第８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第８または第９の構成から成る電子機器を有する構成（第１０の構成）とされている。

また、本明細書中に開示されている過電流保護回路は、第１閾値制御信号に応じて第１過電流検出閾値を第１設定値とするか前記第１設定値よりも低い第２設定値とするかを切り替える第１閾値生成部と、第２閾値制御信号に応じて第２過電流検出閾値を第３設定値とするか前記第３設定値よりも低い第４設定値とするかを切り替える第２閾値生成部と、第１監視対象電流に応じた第１センス信号と前記第１過電流検出閾値とを比較して第１過電流保護信号を生成する第１過電流検出部と、第２監視対象電流に応じた第２センス信号と前記第２過電流検出閾値とを比較して第２過電流保護信号を生成する第２過電流検出部と、前記第２設定値に応じた第１参照値を生成する第１参照値生成部と、前記第４設定値に応じた第２参照値を生成する第２参照値生成部と、前記第１センス信号と前記第１参照値を比べて第１比較信号を生成する第１比較部と、前記第２センス信号と前記第２参照値を比べて第２比較信号を生成する第２比較部と、前記第１比較信号と前記第２比較信号の双方を監視して前記第１閾値制御信号及び前記第２閾値制御信号を生成する閾値制御部とを有する構成（第１１の構成）とされている。

なお、上記第１１の構成から成る過電流保護回路において、前記閾値制御部は、キャパシタを外付けするための外部端子と、前記外部端子に現れる充電電圧と所定の基準電圧とを比較して内部信号を生成するコンパレータと、前記内部信号と前記第１比較信号に応じて前記第１閾値制御信号を生成する第１フリップフロップと、前記内部信号と前記第２比較信号に応じて前記第２閾値制御信号を生成する第２フリップフロップと、前記内部信号に応じて前記キャパシタの放電制御を行う放電制御部と、前記第１比較信号と前記第２比較信号の双方に応じて前記キャパシタの充電制御を行う充電制御部と、を含む構成（第１２の構成）にするとよい。

また、上記第１２の構成から成る過電流保護回路において、前記放電制御部は、前記内部信号だけでなく、前記第１比較信号、前記第２比較信号、前記第１閾値制御信号、及び、前記第２閾値制御信号の入力を受け付けており、前記第１比較信号及び前記第２比較信号の一方に論理レベル変化が生じて前記キャパシタの充電動作が開始された後、前記充電電圧が前記基準電圧を上回るよりも先に、前記第１比較信号及び前記第２比較信号の他方に論理レベル変化が生じたときには、前記キャパシタを一旦放電する構成（第１３の構成）にするとよい。

また、上記第１３の構成から成る過電流保護回路において、前記閾値制御部は、前記第１比較信号に遅延を与えて第１遅延信号を生成する第１遅延部と、前記第２比較信号に遅延を与えて第２遅延信号を生成する第２遅延部とをさらに含み、前記第１フリップフロップ及び前記第２フリップフロップには、それぞれ、前記第１比較信号及び前記第２比較信号に代えて、前記第１遅延信号及び前記第２遅延信号が入力されている構成（第１４の構成）にするとよい。

また、上記第１１〜第１４いずれかの構成から成る過電流保護回路において、前記第１設定値と前記第３設定値はいずれも固定値であり、前記第２設定値と前記第４設定値はいずれも可変値である構成（第１５の構成）にするとよい。

また、本明細書中に開示されている半導体集積回路装置は、第１出力電流の流れる第１電流経路を導通／遮断する第１パワートランジスタと、第２出力電流の流れる第２電流経路を導通／遮断する第２パワートランジスタと、前記第１出力電流に応じた第１センス信号を生成する第１出力電流監視部と、前記第２出力電流に応じた第２センス信号を生成する第２出力電流監視部と、第１制御信号に応じて前記第１パワートランジスタの第１駆動信号を生成する第１ゲート制御部と、第２制御信号に応じて前記第２パワートランジスタの第２駆動信号を生成する第２ゲート制御部と、前記第１センス信号と前記第２センス信号を監視して第１過電流保護信号と第２過電流保護信号を生成する第１１〜第１５いずれかの構成から成る過電流保護回路と、を集積化して成り、前記第１ゲート制御部と前記第２ゲート制御部は、それぞれ前記第１過電流保護信号及び前記第２過電流保護信号に応じて前記第１パワートランジスタ及び前記第２パワートランジスタを強制的にオフさせる機能を備えている構成（第１６の構成）とされている。

なお、上記第１６の構成から成る半導体集積回路装置は、前記第１出力電流の検出結果と異常フラグの一方を第１状態報知信号として生成する第１信号出力部と、前記第２出力電流の検出結果と異常フラグの一方を第２状態報知信号として生成する第２信号出力部と、前記第１状態報知信号と前記第２状態報知信号の一方を装置外部に選択出力するマルチプレクサと、をさらに集積化して成る構成（第１７の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１６または第１７の構成から成る半導体集積回路装置と、第１パワートランジスタに接続される第１負荷と、第２パワートランジスタに接続される第２負荷と、を有する構成（第１８の構成）とされている。

なお、上記第１８の構成から成る電子機器において、前記第１負荷及び前記第２負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第１９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第１８または第１９の構成から成る電子機器を有する構成（第２０の構成）とされている。

本明細書中に開示されている発明によれば、瞬時電流の確保と負荷に応じた過電流保護とを両立することのできる過電流保護回路を提供することが可能となる。

半導体集積回路装置の第１実施形態を示すブロック図 信号出力部の一構成例を示すブロック図 ゲート制御部の一構成例を示すブロック図 過電流保護回路の一構成例を示すブロック図 第１電流生成部の一構成例を示す回路図 第２電流生成部の一構成例を示す回路図 閾値電圧生成部と過電流検出部の一構成例を示す回路図 過電流設定値の一例を示す模式図 参照電圧生成部と比較部の一構成例を示す回路図 閾値制御部の一構成例を示す回路図 過電流保護動作の一例を示すタイミングチャート 閾値切替動作の一例を示すフローチャート 過電流保護回路の第１使用例を示す模式図 過電流保護回路の第２使用例を示す模式図 半導体集積回路装置の第２実施形態を示すブロック図 ２チャンネル化された過電流保護回路の一構成例を示すブロック図 閾値制御部の第１実施例を示すブロック図 第１実施例の閾値切替動作を示すタイミングチャート 第１実施例の問題点を示すタイミングチャート 閾値制御部の第２実施例を示すブロック図 放電制御部の一構成例を示すブロック図 第２実施例の閾値切替動作を示すタイミングチャート 第２実施例の問題点を示すタイミングチャート 閾値制御部の第３実施例を示すブロック図 第３実施例の閾値切替動作を示すタイミングチャート 閾値切替動作の一例を示すフローチャート マルチプレクサの導入例を示すブロック図 車両の一構成例を示す外観図

＜半導体集積回路装置（第１実施形態）＞
図１は、半導体集積回路装置の第１実施形態を示すブロック図である。本実施形態の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＩＣ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

なお、ＮＭＯＳＦＥＴ１０は、オン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ２の地絡時（＝接地端ないしはこれに準ずる低電位端への短絡時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２１’とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２１’は、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ’を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２１’とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ’は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２１’は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ２がローレベルであるときにオフする。

センス抵抗２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１が異常検出時の論理レベルである場合、ゲート制御信号Ｓ１に依ることなく、ＮＭＯＳＦＥＴ１０及び２１を強制的にオフさせる機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いてＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ’（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力選択信号Ｓ２に基づいてセンス電流Ｉｓ’（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。なお、センス電流Ｉｓ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ’を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。

＜信号出力部＞
図２は、信号出力部９０の一構成例を示すブロック図である。本構成例の信号出力部９０はセレクタ９１を含む。セレクタ９１は、出力選択信号Ｓ２が異常未検出時の論理レベル（例えばローレベル）であるときに、センス電流Ｉｓ’を外部端子Ｔ４に選択出力し、出力選択信号Ｓ２が異常検出時の論理レベル（例えばハイレベル）であるときに、固定電圧Ｖ９０を外部端子Ｔ４に選択出力する。なお、固定電圧Ｖ９０は、先述した出力検出電圧Ｖ８０の上限値よりも高い電圧値に設定されている。

このような信号出力部９０によれば、単一の状態報知信号Ｓｏを用いて出力電流Ｉｏの検出結果と異常フラグの双方をＥＣＵ２に伝達することができるので、外部端子数の削減に貢献することが可能となる。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。

＜ゲート制御部＞
図３は、ゲート制御部３０の一構成例を示すブロック図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成する。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がローレベル（＝異常未検出時の論理レベル）であるときには、ＮＭＯＳＦＥＴ３５がオフするので、ＮＭＯＳＦＥＴ１０に対してゲート駆動信号Ｇ１が通常通りに印加される。一方、過電流保護信号Ｓ７１がハイレベル（＝異常検出時の論理レベル）であるときには、ＮＭＯＳＦＥＴ３５がオンするので、ＮＭＯＳＦＥＴ１０のゲート・ソース間がショートされる。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１がハイレベル（＝異常検出時の論理レベル）であるときに、ＮＭＯＳＦＥＴ１０を強制的にオフさせるようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜過電流保護回路＞
図４は、過電流保護回路７１の一構成例を示すブロック図である。本構成例の過電流保護回路７１は、第１電流生成部１１０と、第２電流生成部１２０と、閾値電圧生成部１３０と、過電流検出部１４０と、参照電圧生成部１５０と、比較部１６０と、閾値制御部１７０と、を含む。

第１電流生成部１１０は、第１電流Ｉｒｅｆを生成して閾値電圧生成部１３０に出力する。第１電流Ｉｒｅｆの電流値は、半導体集積回路装置１の内部で固定されている。

第２電流生成部１２０は、第２電流Ｉｓｅｔを生成して閾値電圧生成部１３０に出力する。第２電流Ｉｓｅｔの電流値は、半導体集積回路装置１の外部から任意に調整することが可能である。

閾値電圧生成部１３０は、閾値制御信号Ｓ１７０に応じて閾値電圧Ｖｔｈ（＝過電流検出閾値に相当）を内部設定値ＶｔｈＨとするか外部設定値ＶｔｈＬ（ただしＶｔｈＨ＞ＶｔｈＬ）とするかを切り替える。なお、内部設定値ＶｔｈＨは、第１電流Ｉｒｅｆに応じて設定される固定値（＝第１設定値に相当）である。一方、外部設定値ＶｔｈＬは、第２電流Ｉｓｅｔに応じて設定される可変値（＝第２設定値に相当）である。

過電流検出部１４０は、センス電圧Ｖｓと閾値電圧Ｖｔｈとを比較して過電流保護信号Ｓ７１を生成する。

参照電圧生成部１５０は、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔ（＝参照値に相当）を生成する。

比較部１６０は、センス電圧Ｖｓと参照電圧ＶＩｓｅｔとを比較して比較信号ＶＣＭＰを生成する。

閾値制御部１７０は、比較信号ＶＣＭＰを監視して閾値制御信号Ｓ１７０を生成する。なお、閾値制御信号Ｓ１７０は、例えば、閾値電圧Ｖｔｈとして内部設定値ＶｔｈＨを選択すべきときにローレベルとなり、閾値電圧Ｖｔｈとして外部設定値ＶｔｈＬを選択すべきときにハイレベルとなる。

＜第１電流生成部＞
図５は、第１電流生成部１１０の一構成例を示す回路図である。本構成例の第１電流生成部１１０は、オペアンプ１１１と、ＮＭＯＳＦＥＴ１１２と、抵抗１１３（抵抗値：Ｒ１１３）と、を含む。

オペアンプ１１１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。オペアンプ１１１の基準電位端は、接地端ＧＮＤに接続されている。オペアンプ１１１の非反転入力端（＋）は、基準電圧Ｖｒｅｆ（例えば、電源変動や温度変動などの影響を受けにくいバンドギャップ基準電圧）の印加端に接続されている。オペアンプ１１１の反転入力端（−）とＮＭＯＳＦＥＴ１１２のソースは、抵抗１１３の第１端に接続されている。抵抗１１３の第２端は、接地端ＧＮＤに接続されている。オペアンプ１１１の出力端は、ＮＭＯＳＦＥＴ１１２のゲートに接続されている。ＮＭＯＳＦＥＴ１１２のドレインは、第１電流Ｉｒｅｆの出力端に接続されている。

上記のように接続されたオペアンプ１１１は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするように、トランジスタ１１２のゲート制御を行う。その結果、抵抗１１３には、固定値の第１電流Ｉｒｅｆ（＝Ｖｒｅｆ×Ｒ１１３）が流れる。

＜第２電流生成部＞
図６は、第２電流生成部１２０の一構成例を示す回路図である。本構成例の第２電流生成部１２０は、オペアンプ１２１と、ＮＭＯＳＦＥＴ１２２と、抵抗１２３（抵抗値：Ｒ１２３）と、外部端子ＳＥＴと、を含む。

オペアンプ１２１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。オペアンプ１２１の基準電位端は、接地端ＧＮＤに接続されている。オペアンプ１２１の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続されている。オペアンプ１２１の反転入力端（−）とＮＭＯＳＦＥＴ１２２のソースは、外部端子ＳＥＴに接続されている。オペアンプ１２１の出力端は、ＮＭＯＳＦＥＴ１２２のゲートに接続されている。ＮＭＯＳＦＥＴ１２２のドレインは、第２電流Ｉｓｅｔの出力端に接続されている。抵抗１２３は、半導体集積回路装置１の外部において、外部端子ＳＥＴと接地端ＧＮＤとの間に接続されている。

上記のように接続されたオペアンプ１２１は、非反転入力端（＋）と反転入力端（−）がイマジナリショートするように、トランジスタ１２２のゲート制御を行う。その結果、抵抗１２３には、自身の抵抗値Ｒ１２３に応じた第２電流Ｉｓｅｔ（＝Ｖｒｅｆ×Ｒ１２３）が流れる。すなわち、第２電流Ｉｓｅｔは、抵抗値Ｒ１２３が高いほど大きくなり、逆に、抵抗値Ｒ１２３が低いほど小さくなる。従って、外付けの抵抗１２３を用いて第２電流Ｉｓｅｔを任意に調整することが可能となる。なお、オペアンプ１２１内部の差動段をカスコード回路とすれば、第２電流Ｉｓｅｔの設定精度を高めることが可能となる。

＜閾値電圧生成部・過電流検出部＞
図７は、閾値電圧生成部１３０と過電流検出部１４０の一構成例を示す回路図である。閾値電圧生成部１３０は、電流源１３１と、抵抗１３２と、カレントミラー１３３と、を含む。一方、過電流検出部１４０は、コンパレータ１４１を含む。

電流源１３１は、カレントミラー部１３３の電流入力端と定電圧ＶＢＢＭ５の印加端との間に接続されており、閾値制御信号Ｓ１７０に応じて第１電流Ｉｒｅｆと第２電流Ｉｓｅｔの一方を選択出力する。より具体的に述べると、電流源１３１は、閾値制御信号Ｓ１７０がローレベルであるときに第１電流Ｉｒｅｆを選択出力し、閾値制御信号Ｓ１７０がハイレベルであるときに第２電流Ｉｓｅｔを選択出力する。

抵抗１３２は、カレントミラー部１３３の電流出力端と出力電圧Ｖｏの印加端（＝外部端子Ｔ２）との間に接続されており、閾値制御信号Ｓ１７０に応じて、その抵抗値が第１抵抗値Ｒｒｅｆ１と第２抵抗値Ｒｒｅｆ２の一方に切り替えられる。より具体的に述べると、抵抗１３２の抵抗値は、閾値制御信号Ｓ１７０がローレベルであるときに第１抵抗値Ｒｒｅｆ１となり、閾値制御信号Ｓ１７０がハイレベルであるときに第２抵抗値Ｒｒｅｆ２となる。

カレントミラー部１３３は、定電圧ＶＢＢ＿ＲＥＦと昇圧電圧ＶＧの供給を受けて動作し、電流源１３１から入力される第１電流Ｉｒｅｆまたは第２電流Ｉｓｅｔをミラーして抵抗１３２に出力する。従って、カレントミラー部１３３の電流出力端（＝抵抗１３２の高電位端）には、閾値制御信号Ｓ１７０に応じてその電圧値が切り替わる閾値電圧Ｖｔｈが生成される。より具体的に述べると、閾値電圧Ｖｔｈは、閾値制御信号Ｓ１７０がローレベルであるときに内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒｒｅｆ１）となり、閾値制御信号Ｓ１７０がハイレベルであるときに外部設定値ＶｔｈＬ（＝Ｉｓｅｔ×Ｒｒｅｆ２）となる。なお、カレントミラー部１３３は、第１電源系（ＶＢＢ＿ＲＥＦ−ＶＢＢＭ５系）から第２電源系（ＶＧ−Ｖｏ系）に第１電流Ｉｒｅｆまたは第２電流Ｉｓｅｔを受け渡すレベルシフタとしても機能する。

なお、定電圧ＶＢＢ＿ＲＥＦ及び定電圧ＶＢＢＭ５は、いずれも、半導体集積回路装置１の内部で生成される基準電圧であり、例えば、ＶＢＢ＿ＲＥＦ≒ＶＢＢ、ＶＢＢＭ５≒ＶＢＢ−５Ｖとなる。

コンパレータ１４１の電源端は、昇圧電圧ＶＧの印加端に接続されている。コンパレータ１４１の基準電位端は、出力電圧Ｖｏの印加端（外部端子Ｔ２）に接続されている。コンパレータ１４１の非反転入力端（＋）は、センス電圧Ｖｓの印加端に接続されている。コンパレータ１４１の反転入力端（−）は、閾値電圧Ｖｔｈの印加端に接続されている。このようにして接続されたコンパレータ１４１は、センス電圧Ｖｓと閾値電圧Ｖｔｈとを比較して過電流保護信号Ｓ７１を生成する。過電流保護信号Ｓ７１は、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも低いときにローレベル（＝過電流検出時の論理レベル）となり、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝過電流未検出時の論理レベル）となる。

図８は、過電流設定値の一例を示す模式図である。先にも述べたように、センス電圧Ｖｓと比較される閾値電圧Ｖｔｈは、閾値制御信号Ｓ１７０に応じて、内部設定値ＶｔｈＨと外部設定値ＶｔｈＬの一方に切り替えられる。これは、出力電流Ｉｏと比較される過電流設定値Ｉｏｃｐが内部設定値ＩｏｃｐＨと外部設定値ＩｏｃｐＬの一方に切り替えられることと等価である。

なお、内部設定値ＩｏｃｐＨは、負荷３のショート異常が生じた場合であっても半導体集積回路装置１が破壊されないように、ＮＭＯＳＦＥＴ１０のオン抵抗値や素子耐圧に応じた固定値（例えば１５Ａ程度）とすることが望ましい。このように、内部設定値ＩｏｃｐＨは、あくまで半導体集積回路装置１自体の保護を目的とするものであり、出力電流Ｉｏの定常値から大きく乖離することも多い。

一方、外部設定値ＩｏｃｐＬは、負荷３に応じて出力電流Ｉｏの異常値が異なることに鑑み、負荷３に応じた可変値（例えば１Ａ〜１０Ａ）とすることが望ましい。例えば、バルブランプ駆動時の出力電流Ｉｏは、ソレノイド駆動時の出力電流Ｉｏよりも一般的に大きい。これを鑑みると、バルブランプ駆動時には、ソレノイド駆動時よりも外部設定値ＩｏｃｐＬを高めに設定すればよい。逆に、発光ダイオード駆動時の出力電流Ｉｏは、ソレノイド駆動時の出力電流Ｉｏよりも一般的に小さい。これを鑑みると、発光ダイオード駆動時には、ソレノイド駆動時よりも外部設定値ＩｏｃｐＬを低めに設定すればよい。

ところで、半導体集積回路装置１の駆動対象となる負荷３には、その正常動作として瞬時的に大きな出力電流Ｉｏを流す必要のあるものも存在する。例えば、バルブランプの起動時には、定常動作時よりも大きな突入電流が瞬時的に流れる。負荷３によっては、起動時の出力電流Ｉｏと定常動作時の出力電流Ｉｏとの間で数十倍の差が生じることもある。

そのため、瞬時電流の確保と負荷３に応じた過電流保護とを両立するためには、出力電流Ｉｏと比較される過電流設定値Ｉｏｃｐ（延いては、センス電圧Ｖｓと比較される閾値電圧Ｖｔｈ）を適切なタイミングで切り替えてやる必要がある。

以下では、閾値電圧Ｖｔｈの適切な切替制御を実現するための手段（参照電圧生成部１５０、比較部１６０、及び、閾値制御部１７０）について、詳細な説明を行う。

＜参照電圧生成部・比較部＞
図９は、参照電圧生成部１５０と比較部１６０の一構成例を示す回路図である。参照電圧生成部１５０は、電流源１５１と抵抗１５２（抵抗値：Ｒ１５２）を含む。また、比較部１６０は、コンパレータ１６１を含む。

電流源１５１は、昇圧電圧ＶＧの印加端と抵抗１５２との間に接続されており、第２電流生成部１２０で生成される第２電流Ｉｓｅｔ（より正確には、第２電流Ｉｓｅｔと等価の可変電流）を出力する。

抵抗１５２は、電流源１５１と出力電圧Ｖｏの印加端（＝外部端子Ｔ２）との間に接続されており、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔ（＝Ｉｓｅｔ×Ｒ１５２）を生成する電流／電圧変換素子である。

コンパレータ１６１の電源端は、昇圧電圧ＶＧの印加端に接続されている。コンパレータ１６１の基準電位端は、出力電圧Ｖｏの印加端（外部端子Ｔ２）に接続されている。コンパレータ１６１の非反転入力端（＋）は、センス電圧Ｖｓの印加端に接続されている。コンパレータ１６１の反転入力端（−）は、参照電圧ＶＩｓｅｔの印加端に接続されている。このように接続されたコンパレータ１６１は、センス電圧Ｖｓと参照電圧ＶＩｓｅｔとを比較して比較信号ＶＣＭＰを生成する。比較信号ＶＣＭＰは、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも低いときにローレベルとなり、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも高いときにハイレベルとなる。

なお、抵抗１５２の抵抗値Ｒ１５２は、比較信号ＶＣＭＰに応じて第１抵抗値Ｒｄｅｔ１と第２抵抗値Ｒｄｅｔ２（ただしＲｄｅｔ１＞Ｒｄｅｔ２）の一方に切り替えられる。より具体的に述べると、抵抗１５２の抵抗値Ｒ１５２は、比較信号ＶＣＭＰがローレベルであるときに第１抵抗値Ｒｄｅｔ１となり、比較信号ＶＣＭＰがハイレベルであるときに第２抵抗値Ｒｄｅｔ２となる。このような抵抗値Ｒ１５２の切替制御により、比較部１６０にヒステリシス特性を付与することができる。

＜閾値制御部＞
図１０は、閾値制御部１７０の一構成例を示す回路図である。閾値制御部１７０は、コンパレータ１７１と、電流源１７２と、レベルシフタ１７３と、ＲＳフリップフロップ１７４と、放電制御部１７５と、ＮＭＯＳＦＥＴ１７６と、キャパシタ１７７と、外部端子ＤＬＹと、を含む。

コンパレータ１７１の電源端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。コンパレータ１７１の基準電位端は、接地端ＧＮＤに接続されている。コンパレータ１７１の非反転入力端（＋）は、外部端子ＤＬＹ（充電電圧Ｖｄの印加端）に接続されている。コンパレータ１７１の反転入力端（−）は、マスク期間満了電圧Ｖｄｒｅｆの印加端に接続されている。このように接続されたコンパレータ１７１は、充電電圧Ｖｄとマスク期間満了電圧Ｖｄｒｅｆとを比較して内部信号Ｓｘを生成する。内部信号Ｓｘは、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いときにハイレベルとなり、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いときにローレベルとなる。

電流源１７２は、内部電源電圧Ｖｒｅｇの印加端と外部端子ＤＬＹとの間に接続されており、所定の充電電流Ｉｄを生成する。なお、電流源１７２の動作可否は、内部信号Ｓｙ（＝レベルシフト済みの比較信号ＶＣＭＰに相当）に応じて制御される。より具体的に述べると、電流源１７２は、内部信号Ｓｙがハイレベルであるときに動作状態となり、内部信号Ｓｙがローレベルであるときに非動作状態となる。

レベルシフタ１７３は、昇圧電圧ＶＧと出力電圧Ｖｏとの間でパルス駆動される比較信号ＶＣＭＰをレベルシフトさせることにより、内部電源電圧Ｖｒｅｇと接地電圧ＧＮＤとのパルス駆動される内部信号Ｓｙを生成する。従って、比較信号ＶＣＭＰがハイレベル（＝ＶＧ）であるときには、内部信号Ｓｙもハイレベル（＝Ｖｒｅｇ）となり、比較信号ＶＣＭＰがローレベル（＝Ｖｏ）であるときには、内部信号Ｓｙもローレベル（＝ＧＮＤ）となる。

ＲＳフリップフロップ１７４は、セット端（Ｓ）に入力される内部信号Ｓｘとリセット端（Ｒ）に入力される内部信号Ｓｙに応じて、出力端（Ｑ）から閾値制御信号Ｓ１７０を出力する。より具体的に述べると、ＲＳフリップフロップ１７４は、内部信号Ｓｘの立上りタイミングで閾値制御信号Ｓ１７０をハイレベルにセットする一方、内部信号Ｓｙの立下りタイミングで閾値制御信号Ｓ１７０をローレベルにリセットする。

放電制御部１７５は、内部信号Ｓｘに応じて、内部信号Ｓｚを生成する。より具体的に述べると、放電制御部１７５は、内部信号Ｓｘの立上りタイミングで内部信号Ｓｚを所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとする。

ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚに応じて外部端子ＤＬＹと接地端ＧＮＤとの間（＝キャパシタ１７７の両端間）を導通／遮断する放電スイッチ素子である。なお、ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚがハイレベルであるときにオンし、内部信号Ｓｚがローレベルであるときにオフする。

キャパシタ１７７は、半導体集積回路装置１の外部において、外部端子ＤＬＹと接地端ＧＮＤとの間に接続されている。ＮＭＯＳＦＥＴ１７６がオフされているときに、電流源１７２から充電電流Ｉｄが供給されると、キャパシタ１７７の充電電圧Ｖｄが上昇する。一方、ＮＭＯＳＦＥＴ１７６がオンされているときには、キャパシタ１７７がＮＭＯＳＦＥＴ１７６を介して放電されるので、充電電圧Ｖｄが低下する。

＜過電流保護動作＞
図１１は、過電流保護動作の一例を示すタイミングチャートであり、上から順に、外部制御信号Ｓｉ、第１電流Ｉｒｅｆ、第２電流Ｉｓｅｔ、センス電圧Ｖｓ、比較信号ＶＣＭＰ、充電電圧Ｖｄ、内部信号Ｓｘ〜Ｓｚ、閾値制御信号Ｓ１７０、閾値電圧Ｖｔｈ、並びに、状態報知信号Ｓｏが描写されている。

時刻ｔ１１において、外部制御信号Ｓｉがハイレベルに立ち上げられると、第１電流Ｉｒｅｆの生成動作が遅滞なく開始される。ただし、時刻ｔ１１では、半導体集積回路装置１のシャットダウンが解除されておらず、ＮＭＯＳＦＥＴ１０がオフされたままなので、ＮＭＯＳＦＥＴ１０には出力電流Ｉｏが流れない。従って、センス電圧Ｖｓは０Ｖに維持されたままである。

時刻ｔ１２において、時刻ｔ１１から所定の起動遅延期間Ｔｄｌｙ（例えば５μｓ）が経過すると、半導体集積回路装置１のシャットダウンが解除される。その結果、ＮＭＯＳＦＥＴ１０がオンされて出力電流Ｉｏが流れ始めるのでセンス電圧Ｖｓが上昇し始める。また、時刻ｔ１２では、第２電流Ｉｓｅｔとこれに応じた参照電圧ＶＩｓｅｔ（本図ではＶＩｓｅｔ＝ＶｔｈＬ）の生成動作も開始される。なお、時刻ｔ１２では、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも低いので比較信号ＶＣＭＰがローレベルとなる。従って、閾値制御信号Ｓ１７０がローレベルとなるので、閾値電圧Ｖｔｈとして内部設定値ＶｔｈＨが選択された状態となる。

時刻ｔ１３において、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを上回ると、比較信号ＶＣＭＰがハイレベルとなる。その結果、内部信号Ｓｙがハイレベルとなるので、充電電圧Ｖｄが上昇し始める。なお、時刻ｔ１３では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いので、内部信号Ｓｘがローレベルのままとなる。従って、閾値制御信号Ｓ１７０がローレベルに維持されるので、閾値電圧Ｖｔｈとして内部設定値ＶｔｈＨが選択されたままとなる。そのため、センス電圧Ｖｓが外部設定値ＶｔｈＬ（＝ＶＩｓｅｔ）を上回っていても過電流保護は掛からない。

時刻ｔ１４において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルとなる。従って、閾値制御信号Ｓ１７０がハイレベルにセットされるので、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬに切り替わる。その結果、時刻ｔ１４以降は、センス電圧Ｖｓが外部設定値ＶｔｈＬを上回らないように過電流保護が掛かるようになる。また、内部信号Ｓｘがハイレベルに立ち上がると、内部信号Ｓｚも所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。なお、放電期間Ｔｄｃｈｇは、先述の起動遅延期間Ｔｄｌｙよりも短時間（例えば３μｓ）であることが望ましい。

このように、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨとされているときには、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを上回ったまま、所定のマスク期間Ｔｍａｓｋ（＝時刻ｔ１３〜ｔ１４）が経過した時点で、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬに切り替えられる。従って、負荷３に応じた過電流保護を実現することが可能となる。

一方、本図では明示していないが、センス電圧Ｖｓが瞬時的に参照電圧ＶＩｓｅｔを上回ったとしても、マスク期間Ｔｍａｓｋの満了前に再び参照電圧ＶＩｓｅｔを下回れば、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨに維持されたままとなる。従って、意図しない過電流保護が掛からないので、起動時の瞬時電流を確保することが可能となる。

また、当然のことながら、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨとされているときに、センス電圧Ｖｓが内部設定値ＶｔｈＨを上回ると、その時点で遅滞なく過電流保護が掛かる。従って、負荷３のショート異常などが生じたときには、ＮＭＯＳＦＥＴ１０を速やかに強制オフすることができるので、半導体集積回路装置１自体の破壊を未然に防止することが可能となる。

なお、上記のマスク期間Ｔｍａｓｋは、外付けのキャパシタ１７７を用いて任意に調整することのできる可変値である。より具体的に述べると、マスク期間Ｔｍａｓｋは、キャパシタ１７７の容量値が大きいほど長くなり、キャパシタ１７７の容量値が小さいほど短くなる。ただし、マスク期間Ｔｍａｓｋが長いほど、外部設定値ＶｔｈＬを用いた過電流保護の開始タイミングが遅れる。従って、マスク期間Ｔｍａｓｋは、起動時における瞬時電流の継続時間を考慮して、必要最小限の長さに設定しておくことが望ましい。

また、半導体集積回路装置１の用途（負荷３の種類）に応じて、マスク期間Ｔｍａｓｋを設けるか否かを任意に使い分けることも可能である。例えば、外部端子ＤＬＹをオープンとしておけば、マスク期間Ｔｍａｓｋが実質的にゼロとなるので、外部設定値ＶｔｈＬのみが設けられている場合と等価になる。また、例えば、外部端子ＤＬＹを接地端ＧＮＤとショートしておけば、マスク期間Ｔｍａｓｋが無限大となるので、内部設定値ＶｔｈＨのみが設けられている場合と等価になる。

時刻ｔ１５において、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを下回ると、比較信号ＶＣＭＰがローレベルとなり、延いては、内部信号Ｓｙがローレベルとなる。その結果、閾値制御信号Ｓ１７０がローレベルにリセットされるので、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨに切り替わる。

このように、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬとされているときには、センス電圧Ｖｓが参照電圧ＶＩｓｅｔを下回った時点で、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨに切り替えられる。すなわち、外部設定値ＶｔｈＬを用いた過電流保護動作が解除されると、過電流保護回路７１は、起動時の初期状態に戻される。

時刻ｔ１６において、外部制御信号Ｓｉがローレベルに立ち上げられると、半導体集積回路装置１のシャットダウンされて上記一連の動作が終了する。

なお、状態報知信号Ｓｏに着目すると、過電流未検出期間（時刻ｔ１４〜ｔ１５以外）には、出力電流Ｉｏの検出結果に相当する出力検出電圧Ｖ８０（図中の破線も参照）が選択出力されている。一方、過電流検出期間（時刻ｔ１４〜ｔ１５）には、出力検出電圧Ｖ８０に代えて、異常フラグに相当する定電圧Ｖ９０が選択出力されている。

図１２は、閾値切替動作の一例を示すフローチャートである。フローが開始されると、まず、ステップＳ１０１において、閾値電圧Ｖｔｈが内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒｒｅｆ１）に設定される（図１１の時刻ｔ１２に相当）。

次に、ステップＳ１０２では、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０３に進められる。一方、ノー判定が下された場合には、フローがステップＳ１０２に戻されて本ステップでの判定が繰り返される（図１１の時刻ｔ１２〜ｔ１３に相当）。

ステップＳ１０３では、ステップＳ１０２でのイエス判定を受けて、キャパシタ１７７の充電が開始される（図１１の時刻ｔ１３に相当）。

次に、ステップＳ１０４では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０５に進められる。一方、ノー判定が下された場合には、フローがステップＳ１０４に戻されて本ステップでの判定が繰り返される（図１１の時刻ｔ１３〜ｔ１４に相当）。

ステップＳ１０５では、ステップＳ１０４でのイエス判定を受けて、キャパシタ１７７が放電される。また、ステップＳ１０６では、閾値電圧Ｖｔｈが外部設定値ＶｔｈＬ（＝Ｉｓｅｔ×Ｒｒｅｆ２）に切り替えられる。これらのステップＳ１０５及びＳ１０６は、図１１の時刻ｔ１４に相当する。

次に、ステップＳ１０７では、センス電圧Ｖｓが参照電圧ＶＩｓｅｔよりも低いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０１に戻されて、閾値電圧Ｖｔｈが再び内部設定値ＶｔｈＨ（＝Ｉｒｅｆ×Ｒｒｅｆ１）に切り替えられる（図１１の時刻ｔ１５に相当）。一方、ノー判定が下された場合には、フローがステップＳ１０７に戻されて本ステップでの判定が繰り返される（図１１の時刻ｔ１４〜ｔ１５に相当）。

＜使用例＞
図１３は、過電流保護回路７１の第１使用例を示す模式図である。例えば、負荷３がバルブランプである場合には、本図中の実線で示したように、起動時の出力電流Ｉｏとして定常動作時よりも大きい瞬時電流が流れる。ただし、先述のマスク期間Ｔｍａｓｋを適切に設定しておけば、上記の瞬時電流を検出対象から除外することができるので、意図しない過電流保護が掛かることはない。すなわち、過大な瞬時電流が流れる起動時には、出力電流Ｉｏと第１設定値ＩｏｃｐＨとが比較されることになり、定常動作時には出力電流Ｉｏと第２設定値ＩｏｃｐＬとが比較されることになる。従って、出力電流Ｉｏの駆動エリアは、本図中のハッチングを付した領域として表すことができる。

図１４は、過電流保護回路７１の第２使用例を示す模式図である。例えば、負荷３がモータである場合には、本図中の実線で示したように、ロック時の出力電流Ｉｏとして定常動作時よりも大きい瞬時電流が流れる。ただし、先述のマスク期間Ｔｍａｓｋを適切に設定しておけば、上記の瞬時電流を検出対象から除外することができるので、意図しない過電流保護が掛かることはない。すなわち、過大な瞬時電流が流れるロック時には、出力電流Ｉｏと第１設定値ＩｏｃｐＨとが比較されることになり、定常動作時には出力電流Ｉｏと第２設定値ＩｏｃｐＬとが比較されることになる。従って、出力電流Ｉｏの駆動エリアは、本図中のハッチングを付した領域として表すことができる。

＜作用・効果＞
これまでに説明してきたように、過電流保護回路７１では、出力電流Ｉｏと比較される過電流設定値Ｉｏｃｐとして、２段階の第１設定値ＩｏｃｐＨと第２設定値ＩｏｃｐＬが用意されており、かつ、第１設定値ＩｏｃｐＨから第２設定値ＩｏｃｐＬに切り替えるまでの猶予期間として、所定のマスク期間Ｔｍａｓｋが設けられている。

このような構成を採用することにより、瞬時電流の確保と負荷３に応じた過電流保護とを両立することが可能となる。特に、負荷３の定常動作時には、第１設定値ＩｏｃｐＨよりも十分に低い第２設定値ＩｏｃｐＬと出力電流Ｉｏとが比較されるので、負荷３の駆動電流からかけ離れた大電流が出力電流Ｉｏとして流れ続けることはない。従って、負荷３に接続されるハーネスを従来よりも細径化することが可能となる。

また、過電流保護回路７１であれば、負荷３に応じた過電流保護をＥＣＵ２で行う必要がなくなるので、ＥＣＵ２の負担（＝出力電流Ｉｏの常時監視など）を軽減することが可能となり、延いては、ＥＣＵ２のマイコンレス化を実現することが可能となる。

＜半導体集積回路装置（第２実施形態）＞
図１５は、半導体集積回路装置１の第２実施形態を示すブロック図である。本実施形態の半導体集積回路装置１は、第１実施形態（図１）をベースとしつつ、２チャンネルの負荷３Ｘ及び３Ｙをそれぞれ個別に駆動することができるように、これまでに説明してきた構成要素（機能ブロック１０〜９０、外部端子Ｔ１〜Ｔ４、及び、各種の電圧、電流、信号など）をチャンネル毎に有している。

なお、負荷３Ｘの駆動に関わる構成要素には、符号の末尾に「Ｘ」を付してあり、負荷３Ｙの駆動に関わる構成要素には、符号の末尾に「Ｙ」を付してあるが、それぞれの動作や機能については、末尾に「Ｘ」及び「Ｙ」が付されていない先出の構成要素と基本的に共通である。例えば、ＮＭＯＳＦＥＴ１０Ｘ及び１０Ｙそれぞれの動作や機能は、先出のＮＭＯＳＦＥＴ１０と基本的に同一である。その他の構成要素についても同様である。そこで、特筆すべき事項がない限り、各構成要素の動作や機能については、重複した説明を割愛する。また、本図では、出力電流検出部８０と信号出力部９０を明示していないが、これらの機能ブロックについては別途後述する。

本実施形態の半導体集積回路装置１では、２チャンネルの負荷３Ｘ及び３Ｙをそれぞれ個別に駆動することができるので、チャンネル毎の起動タイミングも異なる場合がある。そのため、各チャンネルで瞬時電流の確保と負荷に応じた過電流保護とを両立するためには、起動タイミングの違いに依ることなく、チャンネル毎に先述のマスク期間Ｔｍａｓｋを正しく設定しなければならない。

これを実現するための最も簡易な構成は、先出の過電流保護回路７１（図４を参照）を２チャンネル分用意して、それぞれを各チャンネル用の過電流保護回路７１Ｘ及び７１Ｙとして並列に設けることである。しかしながら、このような構成では、マスク期間Ｔｍａｓｋを設定するための外部端子ＤＬＹが２つ必要となるので、半導体集積回路装置１のパッケージ変更やコストアップなどを招くおそれがある。

そこで、以下では、外部端子ＤＬＹの追加を要することなく、チャンネル毎にマスク期間Ｔｍａｓｋを正しく設定することのできる過電流保護回路７１を提案する。

図１６は、２チャンネル化された過電流保護回路７１の一構成例を示すブロック図である。本構成例の過電流保護回路７１は、第１電流生成部１１０と、第２電流生成部１２０と、閾値電圧生成部１３０Ｘ及び１３０Ｙと、過電流検出部１４０Ｘ及び１４０Ｙと、参照電圧生成部１５０Ｘ及び１５０Ｙと、比較部１６０Ｘ及び１６０Ｙと、閾値制御部１７０と、を含む。

上記構成要素のうち、第１電流生成部１１０、第２電流生成部１２０、閾値電圧生成部１３０Ｘ、過電流検出部１４０Ｘ、参照電圧生成部１５０Ｘ、比較部１６０Ｘ、及び、閾値制御部１７０は、第１チャンネル用の過電流検出回路７１Ｘとして機能する。

一方、上記構成要素のうち、第１電流生成部１１０、第２電流生成部１２０、閾値電圧生成部１３０Ｙ、過電流検出部１４０Ｙ、参照電圧生成部１５０Ｙ、比較部１６０Ｙ、及び、閾値制御部１７０は、第２チャンネル用の過電流検出回路７１Ｙとして機能する。

このように、本構成例の過電流保護回路７１において、第１電流生成部１１０、第２電流生成部１２０、及び、閾値制御部１７０は、第１チャンネルと第２チャンネルで兼用されている。

第１電流生成部１１０は、第１電流Ｉｒｅｆを生成して閾値電圧生成部１３０Ｘ及び１３０Ｙに出力する。第１電流Ｉｒｅｆの電流値は、半導体集積回路装置１の内部で固定されている。第１電流生成部１１０の構成は、基本的に先出の図５で示した通りである。第１電流Ｉｒｅｆを閾値電圧生成部１３０Ｘ及び１３０Ｙの双方に出力する手段としては、例えば、２系統の電流出力端を持つカレントミラーを用いればよい。

第２電流生成部１２０は、第２電流Ｉｓｅｔを生成して閾値電圧生成部１３０Ｘ及び１３０Ｙに出力する。第２電流Ｉｓｅｔの電流値は、半導体集積回路装置１の外部から任意に調整することが可能である。第２電流生成部１２０の構成は、基本的に先出の図６で示した通りである。第２電流Ｉｓｅｔを閾値電圧生成部１３０Ｘ及び１３０Ｙの双方に出力する手段としては、例えば、２系統の電流出力端を持つカレントミラーを用いればよい。

閾値電圧生成部１３０Ｘは、閾値制御信号Ｓ１７０Ｘに応じて閾値電圧ＶｔｈＸを内部設定値ＶｔｈＸＨとするか外部設定値ＶｔｈＸＬ（ただしＶｔｈＸＨ＞ＶｔｈＸＬ）とするかを切り替える。なお、内部設定値ＶｔｈＸＨは、第１電流Ｉｒｅｆに応じて設定される固定値（＝第１設定値に相当）である。一方、外部設定値ＶｔｈＸＬは、第２電流Ｉｓｅｔに応じて設定される可変値（＝第２設定値に相当）である。

閾値電圧生成部１３０Ｙは、閾値制御信号Ｓ１７０Ｙに応じて閾値電圧ＶｔｈＹを内部設定値ＶｔｈＹＨとするか外部設定値ＶｔｈＹＬ（ただしＶｔｈＹＨ＞ＶｔｈＹＬ）とするかを切り替える。なお、内部設定値ＶｔｈＹＨは、第１電流Ｉｒｅｆに応じて設定される固定値（＝第３設定値に相当）である。一方、外部設定値ＶｔｈＹＬは、第２電流Ｉｓｅｔに応じて設定される可変値（＝第４設定値に相当）である。

過電流検出部１４０Ｘは、出力電流ＩｏＸに応じたセンス電圧ＶｓＸと閾値電圧ＶｔｈＸとを比較して過電流保護信号Ｓ７１Ｘを生成する。

過電流検出部１４０Ｙは、出力電流ＩｏＹに応じたセンス電圧ＶｓＹと閾値電圧ＶｔｈＹとを比較して過電流保護信号Ｓ７１Ｙを生成する。

参照電圧生成部１５０Ｘは、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔＸ（＝第１参照値に相当）を生成する。

参照電圧生成部１５０Ｙは、第２電流Ｉｓｅｔに応じた参照電圧ＶＩｓｅｔＹ（＝第２参照値に相当）を生成する。

比較部１６０Ｘは、センス電圧ＶｓＸと参照電圧ＶＩｓｅｔＸとを比較して比較信号ＶＣＭＰＸを生成する。

比較部１６０Ｙは、センス電圧ＶｓＹと参照電圧ＶＩｓｅｔＹとを比較して比較信号ＶＣＭＰＹを生成する。

閾値制御部１７０は、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの双方を監視して閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙを生成する。

なお、閾値制御信号Ｓ１７０Ｘは、例えば、閾値電圧ＶｔｈＸとして内部設定値ＶｔｈＸＨを選択すべきときにローレベルとなり、閾値電圧ＶｔｈＸとして外部設定値ＶｔｈＸＬを選択すべきときにハイレベルとなる。

一方、閾値制御信号Ｓ１７０Ｙは、例えば、閾値電圧ＶｔｈＹとして内部設定値ＶｔｈＹＨを選択すべきときにローレベルとなり、閾値電圧ＶｔｈＹとして外部設定値ＶｔｈＹＬを選択すべきときにハイレベルとなる。

＜閾値制御部（第１実施例）＞
図１７は、閾値制御部１７０の第１実施例を示すブロック図である。本実施例の閾値制御部１７０は、先の図１０をベースとしつつ、２チャンネル化を実現する手段として、コンパレータ１７１と、電流源１７２と、レベルシフタ１７３Ｘ及び１７３Ｙと、ＲＳフリップフロップ１７４Ｘ及び１７４Ｙと、放電制御部１７５と、ＮＭＯＳＦＥＴ１７６と、キャパシタ１７７と、充電制御部１７８と、外部端子ＤＬＹと、を含む。

コンパレータ１７１は、非反転入力端（＋）に入力される充電電圧Ｖｄ（＝外部端子ＤＬＹに現れるキャパシタ１７７の充電電圧）と、反転入力端（−）に入力されるマスク期間満了電圧Ｖｄｒｅｆとを比較して内部信号Ｓｘを生成する。内部信号Ｓｘは、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いときにハイレベルとなり、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いときにローレベルとなる。この点については先の図１０と同様である。

電流源１７２は、充電制御信号Ｓ１７８に応じて充電電流Ｉｄを生成する。具体的に述べると、電流源１７２は、電流制御信号Ｓ１７８がハイレベルであるときに充電電流Ｉｄを出力し、充電制御信号Ｓ１７８がローレベルであるときに充電電流Ｉｄを停止する。

レベルシフタ１７３Ｘは、比較信号ＶＣＭＰＸをレベルシフトさせて内部信号ＳｙＸを生成する。

レベルシフタ１７３Ｙは、比較信号ＶＣＭＰＹをレベルシフトさせて内部信号ＳｙＹを生成する。

ＲＳフリップフロップ１７４Ｘは、セット端（Ｓ）に入力される内部信号Ｓｘとリセット端（Ｒ）に入力される内部信号ＳｙＸに応じて、出力端（Ｑ）から閾値制御信号Ｓ１７０Ｘを出力する。より具体的に述べると、ＲＳフリップフロップ１７４Ｘは、内部信号Ｓｘの立上りタイミングで閾値制御信号Ｓ１７０Ｘをハイレベルにセットする一方、内部信号ＳｙＸの立下りタイミングで閾値制御信号Ｓ１７０Ｘをローレベルにリセットする。

ＲＳフリップフロップ１７４Ｙは、セット端（Ｓ）に入力される内部信号Ｓｘとリセット端（Ｒ）に入力される内部信号ＳｙＹに応じて、出力端（Ｑ）から閾値制御信号Ｓ１７０Ｙを出力する。より具体的に述べると、ＲＳフリップフロップ１７４Ｙは、内部信号Ｓｘの立上りタイミングで閾値制御信号Ｓ１７０Ｙをハイレベルにセットする一方、内部信号ＳｙＹの立下りタイミングで閾値制御信号Ｓ１７０Ｙをローレベルにリセットする。

放電制御部１７５は、内部信号Ｓｘに応じて、内部信号Ｓｚを生成する。より具体的に述べると、放電制御部１７５は、内部信号Ｓｘの立上りタイミングで内部信号Ｓｚを所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとする。この点については、先の図１０と同様である。

ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚに応じて外部端子ＤＬＹと接地端ＧＮＤとの間（＝キャパシタ１７７の両端間）を導通／遮断する放電スイッチ素子である。なお、ＮＭＯＳＦＥＴ１７６は、内部信号Ｓｚがハイレベルであるときにオンし、内部信号Ｓｚがローレベルであるときにオフする。この点についても、先の図１０と同様である。

キャパシタ１７７は、半導体集積回路装置１の外部において、外部端子ＤＬＹと接地端ＧＮＤとの間に接続されている。ＮＭＯＳＦＥＴ１７６がオフされているときに、電流源１７２から充電電流Ｉｄが供給されると、キャパシタ１７７の充電電圧Ｖｄが上昇する。一方、ＮＭＯＳＦＥＴ１７６がオンされているときには、キャパシタ１７７がＮＭＯＳＦＥＴ１７６を介して放電されるので、充電電圧Ｖｄが低下する。この点についても、先の図１０と同様である。

充電制御部１７８は、内部信号ＳｙＸ及びＳｙＹ（延いては比較信号ＶＣＭＰＸ及びＶＣＭＰＹ）の双方に応じて充電制御信号Ｓ１７８を生成する。なお、充電制御信号Ｓ１７８は、基本的に、内部信号ＳｙＸまたはＳｙＹの立上りタイミングでハイレベル（＝充電時の論理レベル）となる。

図１８は、第１実施例の閾値切替動作を示すタイミングチャートであり、上から順に、センス電圧ＶｓＸ及びＶｓＹ、比較信号ＶＣＭＰＸ及びＶＣＭＰＹ（内部信号ＳｙＸ及びＳｙＹと等価）、充電電圧Ｖｄ、内部信号Ｓｘ及びＳｚ、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙ、並びに、閾値電圧ＶｔｈＸ及びＶｔｈＹがそれぞれ描写されている。

時刻ｔ２１において、ＮＭＯＳＦＥＴ１０Ｘがオンされると、センス電圧ＶｓＸが上昇し始める。ただし、時刻ｔ２１では、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸよりも低いので、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がローレベルとなる。従って、閾値制御信号Ｓ１７０Ｘがローレベルとなるので、閾値電圧ＶｔｈＸとして内部設定値ＶｔｈＸＨが選択された状態となる。なお、時刻ｔ２１では、ＮＭＯＳＦＥＴ１０Ｙがオフされたままであり、センス電圧ＶｓＹが０Ｖに維持されている。

時刻ｔ２２において、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸを上回ると、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がハイレベルとなり、充電電圧Ｖｄが上昇し始める。ただし、時刻ｔ２２では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いので、内部信号Ｓｘがローレベルのままとなる。従って、閾値制御信号Ｓ１７０Ｘがローレベルに維持され、閾値電圧ＶｔｈＸとして内部設定値ＶｔｈＸＨが選択されたままとなる。そのため、センス電圧ＶｓＸが外部設定値ＶｔｈＸＬ（＝ＶＩｓｅｔＸ）を上回っていても過電流保護は掛からない。なお、時刻ｔ２２では、ＮＭＯＳＦＥＴ１０Ｙがオフされたままであり、センス電圧ＶｓＹが０Ｖに維持されている。

時刻ｔ２３では、ＮＭＯＳＦＥＴ１０Ｙがオンされて、センス電圧ＶｓＹが上昇し始める。なお、時刻ｔ２３では、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹよりも低いので、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がローレベルとなる。従って、閾値制御信号Ｓ１７０Ｙがローレベルとなるので、閾値電圧ＶｔｈＹとして内部設定値ＶｔｈＹＨが選択された状態となる。

時刻ｔ２４において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルとなる。また、時刻ｔ２４では、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）が既にハイレベル（＝リセット解除時の論理レベル）となっている。従って、閾値制御信号Ｓ１７０Ｘがハイレベルにセットされ、閾値電圧ＶｔｈＸが外部設定値ＶｔｈＸＬに切り替わる。その結果、時刻ｔ２４以降、センス電圧ＶｓＸが外部設定値ＶｔｈＸＬを上回らないように、過電流保護が掛かるようになる。また、内部信号Ｓｘがハイレベルになると、内部信号Ｓｚも所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。

すなわち、閾値電圧ＶｔｈＸに着目すると、閾値電圧ＶｔｈＸが内部設定値ＶｔｈＸＨとされているときには、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸを上回ったまま、所定のマスク期間Ｔｍａｓｋ（＝時刻ｔ２２〜ｔ２４）が経過した時点で、閾値電圧ＶｔｈＸが外部設定値ＶｔｈＸＬに切り替えられる。従って、負荷３Ｘに応じた過電流保護を実現することが可能となる。

一方、時刻ｔ２４では、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がローレベル（＝リセット時の論理レベル）に維持されている。従って、内部信号Ｓｘがハイレベルに立ち上がっても、閾値制御信号Ｓ１７０Ｙがローレベルに維持されるので、閾値電圧ＶｔｈＹとして内部設定値ＶｔｈＹＨが選択されたままとなる。

時刻ｔ２５において、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹを上回ると、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がハイレベルとなるので、充電電圧Ｖｄが再び上昇し始める。ただし、時刻ｔ２５では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも低いので、内部信号Ｓｘがローレベルのままとなる。従って、閾値制御信号Ｓ１７０Ｙがローレベルに維持され、閾値電圧ＶｔｈＹとして内部設定値ＶｔｈＹＨが選択されたままとなる。そのため、センス電圧ＶｓＹが外部設定値ＶｔｈＹＬ（＝ＶＩｓｅｔＹ）を上回っていても過電流保護は掛からない。

なお、以下の説明では、比較信号ＶＣＭＰＸの立上りタイミングと比較信号ＶＣＭＰＹの立上りタイミングとの差（＝第１チャンネルの起動タイミングと第２チャンネルの起動タイミングとの差）をシフト期間Ｔｓｈｉｆｔと呼ぶ。

時刻ｔ２６において、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸを下回ると、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がローレベルとなる。その結果、閾値制御信号Ｓ１７０Ｘがローレベルにリセットされるので、閾値電圧ＶｔｈＸが内部設定値ＶｔｈＸＨに切り替わる。

すなわち、閾値電圧ＶｔｈＸに着目すると、閾値電圧ＶｔｈＸが外部設定値ＶｔｈＸＬとされているときには、センス電圧ＶｓＸが参照電圧ＶＩｓｅｔＸを下回った時点で、閾値電圧ＶｔｈＸが内部設定値ＶｔｈＸＨに切り替えられる。

時刻ｔ２７において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルとなる。また、時刻ｔ２７では、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）が既にハイレベル（＝リセット解除時の論理レベル）となっている。従って、閾値制御信号Ｓ１７０Ｙがハイレベルにセットされ、閾値電圧ＶｔｈＹが外部設定値ＶｔｈＸＬに切り替わる。その結果、時刻ｔ２７以降、センス電圧ＶｓＹが外部設定値ＶｔｈＹＬを上回らないように、過電流保護が掛かるようになる。また、内部信号Ｓｘがハイレベルになると、内部信号Ｓｚも所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。

すなわち、閾値電圧ＶｔｈＹに着目すると、閾値電圧ＶｔｈＹが内部設定値ＶｔｈＹＨとされているときには、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹを上回ったまま、所定のマスク期間Ｔｍａｓｋ（＝時刻ｔ２５〜ｔ２７）が経過した時点で、閾値電圧ＶｔｈＹが外部設定値ＶｔｈＹＬに切り替えられる。従って、負荷３Ｙに応じた過電流保護を実現することが可能となる。

なお、時刻ｔ２７では、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がすでにローレベル（＝リセット時の論理レベル）に立ち下がっている。従って、内部信号Ｓｘがハイレベルに立ち上がっても、閾値制御信号Ｓ１７０Ｘがローレベルに維持されるので、閾値電圧ＶｔｈＸとして内部設定値ＶｔｈＸＨが選択されたままとなる。

時刻ｔ２８において、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹを下回ると、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がローレベルとなる。その結果、閾値制御信号Ｓ１７０Ｙがローレベルにリセットされるので、閾値電圧ＶｔｈＹが内部設定値ＶｔｈＹＨに切り替わる。

すなわち、閾値電圧ＶｔｈＹに着目すると、閾値電圧ＶｔｈＹが外部設定値ＶｔｈＹＬとされているときには、センス電圧ＶｓＹが参照電圧ＶＩｓｅｔＹを下回った時点で、閾値電圧ＶｔｈＹが内部設定値ＶｔｈＹＨに切り替えられる。

上記一連の閾値切替動作から分かるように、本実施例の閾値制御部１７０であれば、外部端子ＤＬＹの追加を要することなく、チャンネル毎にマスク期間Ｔｍａｓｋ（時刻ｔ２２〜ｔ２３、及び、時刻ｔ２５〜ｔ２７）を正しく設定することが可能となる。

なお、本図では、Ｔｓｈｉｆｔ＞Ｔｍａｓｋである場合を例に挙げて説明を行ったが、Ｔｓｈｉｆｔ≦Ｔｍａｓｋである場合には、上記一連の閾値切替動作に不具合を生じるおそれがある。以下では、その問題点について詳述する。

図１９は、第１実施例の問題点を示すタイミングチャートであり、上から順に、比較信号ＶＣＭＰＸ及びＶＣＭＰＹ、内部信号Ｓｘ、並びに、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙについて、Ｔｓｈｉｆｔ＜Ｔｍａｓｋである場合の挙動が描写されている。

本図の例では、Ｔｓｈｉｆｔ＜Ｔｍａｓｋであることから、時刻ｔ３１で比較信号ＶＣＭＰＸがハイレベルに立ち上がった後、マスク期間Ｔｍａｓｋが経過するよりも先に、時刻ｔ３２で比較信号ＶＣＭＰＹがハイレベルに立ち上がっている。

従って、時刻ｔ３１からマスク期間Ｔｍａｓｋが経過し、時刻ｔ３３で内部信号Ｓｘがハイレベルに立ち上がったときには、比較信号ＶＣＭＰＸだけでなく、比較信号ＶＣＭＰＹも既にハイレベルとなっている。そのため、時刻ｔ３３では、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが同時にハイレベルとなる。

この場合、先に起動した先発チャンネルには特に問題を生じないが、後から起動した後発チャンネルについては、シフト期間Ｔｓｈｉｆｔの分だけマスク期間Ｔｍａｓｋが短くなるので、瞬時電流の確保に支障を来たすおそれがある。以下では、この問題点を解消することのできる閾値制御部１７０の第２実施例を提案する。

＜閾値制御部（第２実施例）＞
図２０は、閾値制御部１７０の第２実施例を示すブロック図である。本実施例の閾値制御部１７０は、先出の第１実施例（図１７）をベースとしつつ、放電制御部１７５において、内部信号Ｓｘだけでなく、内部信号ＳｙＸ及びＳｙＹ（比較信号ＶＣＭＰＸ及びＶＣＭＰＹと等価）と閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの入力も受け付ける点に特徴を有する。そこで、以下では、放電制御部１７５の構成と動作について重点的に説明する。

図２１は、放電制御部１７５の一構成例を示すブロック図である。本図の放電制御部１７５は、否定論理和演算器ＮＯＲ１と、論理積演算器ＡＮＤ１〜ＡＮＤ３と、論理和演算器ＯＲ１と、インバータＩＮＶ１〜ＩＮＶ３と、パルス生成部ＰＧ１と、抵抗Ｒ１と、キャパシタＣ１と、を含む。

否定論理和演算器ＮＯＲ１は、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの否定論理和演算により、論理信号ＳＡを生成する。従って、論理信号ＳＡは、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙがいずれもローレベルであるときにハイレベルとなり、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの少なくとも一方がハイレベルであるときにローレベルとなる。

論理積演算器ＡＮＤ１は、内部信号ＳｙＸ及びＳｙＹの論理積演算により、論理信号ＳＢを生成する。従って、論理信号ＳＢは、内部信号ＳｙＸ及びＳｙＹがいずれもハイレベルであるときにハイレベルとなり、内部信号ＳｙＸ及びＳｙＹの少なくとも一方がローレベルであるときにローレベルとなる。

論理積演算器ＡＮＤ２は、論理信号ＳＡ及びＳＢの論理積演算により、論理信号ＳＣを生成する。従って、論理信号ＳＣは、論理信号ＳＡ及びＳＢがいずれもハイレベルであるときにハイレベルとなり、論理信号ＳＡ及びＳＢの少なくとも一方がローレベルであるときにローレベルとなる。

インバータＩＮＶ１は、論理信号ＳＣを論理反転して反転論理信号ＳＣＢを生成する。

抵抗Ｒ１とキャパシタＣ１は、反転論理信号ＳＣＢを所定の時定数τ（＝Ｒ×Ｃ）で鈍らせた積分波形の論理信号ＳＤを生成する。

インバータＩＮＶ２及びＩＮＶ３は、論理信号ＳＤと所定の閾値（＝インバータＩＮＶ２及びＩＮＶ３の論理反転閾値）とを比較して矩形波形の論理信号ＳＥを生成する。

論理積演算器ＡＮＤ３は、論理信号ＳＣ及びＳＥの論理積演算により、論理信号ＳＦを生成する。従って、論理信号ＳＦは、論理信号ＳＣ及びＳＥがいずれもハイレベルであるときにハイレベルとなり、論理信号ＳＣ及びＳＥの少なくとも一方がローレベルであるときにローレベルとなる。

パルス生成部ＰＧ１は、内部信号Ｓｘの立上りタイミングで論理信号ＳＧに所定のパルス幅（＝放電期間Ｔｄｃｈｇに相当）を持つワンショットパルスを生成する。

論理和演算器ＯＲ１は、論理信号ＳＦ及びＳＧの論理和演算により、内部信号Ｓｚを生成する。従って、内部信号Ｓｚは、論理信号ＳＦ及びＳＧがいずれもローレベルであるときにローレベルとなり、論理信号ＳＦ及びＳＧの少なくとも一方がハイレベルであるときにハイレベルとなる。

図２２は、第２実施例の閾値切替動作を示すタイミングチャートであり、上から順に、比較信号ＶＣＭＰＸ及びＶＣＭＰＹ（内部信号ＳｙＸ及びＳｙＹと等価）、論理信号ＳＡ〜ＳＧ、内部信号Ｓｚ、充電電圧Ｖｄ、内部信号Ｓｘ、及び、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙについて、Ｔｓｈｉｆｔ＜Ｔｍａｓｋである場合の挙動が描写されている。

本図の例では、時刻ｔ４１で比較信号ＶＣＭＰＸがハイレベルに立ち上がった後、マスク期間Ｔｍａｓｋが経過するよりも先に、時刻ｔ４２で比較信号ＶＣＭＰＹがハイレベルに立ち上がっている。すなわち、時刻ｔ４２の時点では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆに到達しておらず、内部信号Ｓｘはハイレベルに立ち上がっていない。

ここで、放電制御部１７５の内部動作に着目すると、時刻ｔ４２では、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙがいずれもローレベルであることから、論理信号ＳＡがハイレベルとなっている。また、時刻ｔ４２では、比較信号ＣＭＰＸ及びＣＭＰＹ（延いては内部信号ＳｙＸ及びＳｙＹ）がいずれもハイレベルとなるので、論理信号ＳＢがハイレベルに立ち上がる。従って、論理信号ＳＣがハイレベルに立ち上がり、論理信号ＳＤが時定数τで低下し始める。ただし、時刻ｔ４２の時点では、論理信号ＳＤがインバータＩＮＶ２の論理反転閾値よりも高いので、論理信号ＳＥがハイレベルに維持されている。

従って、時刻ｔ４２では、論理信号ＳＣ及びＳＥがいずれもハイレベルとなるので、論理信号ＳＦがハイレベルに立ち上がり、延いては、内部信号Ｓｚがハイレベルに立ち上がる。その結果、充電電圧Ｖｄが放電される。

このように、比較信号ＣＭＰＸ及びＣＭＰＹの一方がハイレベルに立ち上がってキャパシタ１７７の充電動作が開始された後、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回るよりも先に、比較信号ＣＭＰＸ及びＣＭＰＹの他方がハイレベルに立ち上がったときには、キャパシタ１７７が一旦放電されるので、マスク期間Ｔｍａｓｋの計時動作がリセットされる。

その後、時刻ｔ４３において、論理信号ＳＤがインバータＩＮＶ２の論理反転閾値を下回ると、論理信号ＳＥがローレベルに立ち下がる。その結果、論理信号ＳＦがローレベルに立ち下がり、延いては、内部信号Ｓｚがローレベルに立ち下がるので、上記の放電動作が停止されて充電電圧Ｖｄが再び上昇に転じる。

なお、論理信号ＳＦのハイレベル期間（＝時刻ｔ４２〜ｔ４３）は、充電電圧Ｖｄの放電期間Ｔｄｃｈｇ２に相当する。この放電期間Ｔｄｃｈｇ２は、抵抗Ｒ１とキャパシタＣ１の時定数τに応じて任意に設定することが可能であり、例えば、先述の放電期間Ｔｄｃｈｇと同値（例えば３μｓ）に設定すればよい。

その後、時刻ｔ４４において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルに立ち上がる。この時点では、比較信号ＶＣＭＰＸだけでなく、比較信号ＶＣＭＰＹも既にハイレベルとなっている。そのため、時刻ｔ４４では、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが同時にハイレベルとなる。

上記の閾値切替動作により、後発チャンネルの閾値制御信号Ｓ１７０Ｙについては、そのマスク期間が本来の設定値（＝Ｔｍａｓｋ）となる。一方、先発チャンネルの閾値制御信号Ｓ１７０Ｘについては、そのマスク期間が本来の設定値よりも長い値（＝Ｔｍａｓｋ＋α）となる。

なお、時刻ｔ４４において、内部信号Ｓｘがハイレベルに立ち上がると、論理信号ＳＧに所定のパルス幅（＝Ｔｄｃｈｇ）を持つワンショットパルスが生成されるので、内部信号Ｓｚがハイレベルとなり、充電電圧Ｖｄが放電される。

また、時刻ｔ４４において、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙがハイレベルに立ち上がると、論理信号ＳＡがローレベルに立ち下がり、論理信号ＳＣがローレベルに立ち下がる。その結果、論理信号ＳＤが時定数τを持って上昇を開始し、論理信号ＳＤがインバータＩＮＶ２の論理反転閾値を上回った時点で、論理信号ＳＥがハイレベルに立ち上がる。ただし、このときには、論理信号ＳＣが既にローレベルとなっているので、論理信号ＳＦはローレベルに維持されたままとなる。

上記したように、本実施例の閾値制御部１７０であれば、Ｔｓｈｉｆｔ＜Ｔｍａｓｋであっても、後発チャンネルのマスク期間が短くならないので、瞬時電流の確保に支障を来たすおそれがなくなる。

なお、本図では、Ｔｓｈｉｆｔ＜Ｔｍａｓｋである場合を例に挙げて説明を行ったが、Ｔｓｈｉｆｔ＝Ｔｍａｓｋ（またはＴｓｈｉｆｔ≒Ｔｍａｓｋ）というクリティカルな条件下では、第２実施例を採用してもなお、意図しない不具合を生じるおそれがある。以下では、その問題点について詳述する。

図２３は、第２実施例の問題点を示すタイミングチャートであり、上から順に、比較信号ＶＣＭＰＸ及びＶＣＭＰＹ（内部信号ＳｙＸ及びＳｙＹと等価）、充電電圧Ｖｄ、内部信号Ｓｘ、並びに、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙについて、Ｔｓｈｉｆｔ＝Ｔｍａｓｋである場合の挙動が描写されている。

本図の例では、Ｔｓｈｉｆｔ＝Ｔｍａｓｋであることから、時刻ｔ５１において、比較信号ＶＣＭＰＸがハイレベルに立ち上がった後、時刻ｔ５２において、マスク期間Ｔｍａｓｋが経過すると同時、比較信号ＶＣＭＰＹがハイレベルに立ち上がっている。

ここで、先述の放電動作（図２２の時刻ｔ４２を参照）が間に合わずに、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回り、内部信号Ｓｘがハイレベルに立ち上がると、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが同時にハイレベルとなる。その結果、後発チャンネルのマスク期間がゼロとなるので、瞬時電流を確保することができなくなる。以下では、この問題点を解消することのできる閾値制御部１７０の第３実施例を提案する。

＜閾値制御部（第３実施例）＞
図２４は、閾値制御部１７０の第３実施例を示すブロック図である。本実施例の閾値制御部１７０は、先出の第２実施例（図２０）をベースとしつつ、遅延部１７９Ｘ及び１７９Ｙが設けられている点に特徴を有する。そこで、第２実施例と同様の構成要素については、図２０と同一の符号を付すことにより重複した説明を割愛し、以下では、遅延部１７９Ｘ及び１７９Ｙについて重点的な説明を行う。

遅延部１７９Ｘは、内部信号ＳｙＸ（比較信号ＶＣＭＰＸと等価）に遅延を与えて遅延信号ＳｙＸｄを生成する。なお、遅延部１７９Ｘは、遅延信号ＳｙＸｄの立上りタイミングにのみ遅延を与え、遅延信号ＳｙＸｄの立下りタイミングには遅延を与えない。より具体的に述べると、遅延信号ＳｙＸｄは、内部信号ＳｙＸがハイレベルに立ち上がってから遅延時間ｔｄ（例えば３μｓ）だけ遅れてハイレベルに立ち上がり、内部信号ＳｙＸがローレベルに立ち下がると同時にローレベルに立ち下がる。

遅延部１７９Ｙは、内部信号ＳｙＹ（比較信号ＶＣＭＰＹと等価）に遅延を与えて遅延信号ＳｙＹｄを生成する。なお、遅延部１７９Ｙは、遅延信号ＳｙＹｄの立上りタイミングにのみ遅延を与え、遅延信号ＳｙＹｄの立下りタイミングには遅延を与えない。より具体的に述べると、遅延信号ＳｙＹｄは、内部信号ＳｙＹがハイレベルに立ち上がってから遅延時間ｔｄだけ遅れてハイレベルに立ち上がり、内部信号ＳｙＹがローレベルに立ち下がると同時にローレベルに立ち下がる。

上記した遅延部１７９Ｘ及び１７９Ｙの追加に伴い、ＲＳフリップフロップ１７４Ｘ及び１７４Ｙには、それぞれ、内部信号ＳｙＸ及びＳｙＹに代えて、遅延信号ＳｙＸｄ及びＳｙＹｄが入力されている。

図２５は、第３実施例の閾値切替動作を示すタイミングチャートであり、上から順に、比較信号ＶＣＭＰＸ（内部信号ＳｙＸと等価）、遅延信号ＳｙＸｄ、比較信号ＶＣＭＰＹ（内部信号ＳｙＹと等価）、遅延信号ＳｙＹｄ、内部信号Ｓｚ、充電電圧Ｖｄ、内部信号Ｓｘ、並びに、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙについて、Ｔｓｈｉｆｔ＝Ｔｍａｓｋである場合の挙動が描写されている。

本図の例では、Ｔｓｈｉｆｔ＝Ｔｍａｓｋであることから、時刻ｔ６１で比較信号ＶＣＭＰＸ（＝ＳｙＸ）がハイレベルに立ち上がった後、時刻ｔ６２において、マスク期間Ｔｍａｓｋが経過すると同時、比較信号ＶＣＭＰＹ（＝ＳｙＹ）がハイレベルに立ち上がっている。一方、遅延信号ＳｙＸｄ及びＳｙＹｄは、それぞれ、時刻ｔ６１及びｔ６２から所定の遅延時間ｔｄが経過した時点でハイレベルに立ち上がっている。

なお、時刻ｔ６２で充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘがハイレベルとなる。このとき、遅延信号ＳｙＸｄは、既にハイレベル（＝リセット解除時の論理レベル）に立ち上がっている。従って、閾値制御信号Ｓ１７０Ｘは、時刻ｔ６２でハイレベルにセットされる。

一方、時刻ｔ６２では、遅延信号ＳｙＹｄが未だローレベル（＝リセット時の論理レベル）に維持されている。従って、内部信号Ｓｘがハイレベルに立ち上がっても、閾値制御信号Ｓ１７０Ｙは、ローレベルにリセットされたままとなる。

また、内部信号Ｓｘがハイレベルに立ち上がると、内部信号Ｓｚが所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。その後、時刻ｔ６３において、内部信号Ｓｚがローレベルに立ち下がると、上記の放電動作が停止されて充電電圧Ｖｄが再び上昇に転じる。

時刻ｔ６４において、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回ると、内部信号Ｓｘが再びハイレベルに立ち上がる。このとき、遅延信号ＳｙＹｄは、既にハイレベル（＝リセット解除時の論理レベル）に立ち上がっている。従って、閾値制御信号Ｓ１７０Ｙは、時刻ｔ６４でハイレベルにセットされる。

また、内部信号Ｓｘがハイレベルに立ち上がると、内部信号Ｓｚが所定の放電期間Ｔｄｃｈｇに亘ってハイレベルとなるので、充電電圧Ｖｄが０Ｖまで放電される。その後、時刻ｔ６５において、内部信号Ｓｚがローレベルに立ち下がると、上記の放電動作が停止される。なお、この時点で２チャンネル分の充電動作は完了してことから、充電電圧Ｖｄが再び上昇に転じることはない。

その後、時刻ｔ６６において、比較信号ＶＣＭＰＸ（＝内部信号ＳｙＸ）がローレベルに立ち下がると、遅延信号ＳｙＸｄも遅滞なくローレベルに立ち下がる。その結果、閾値制御信号Ｓ１７０Ｘがローレベルにリセットされる。

同様に、時刻ｔ６７において、比較信号ＶＣＭＰＹ（＝内部信号ＳｙＹ）がローレベルに立ち下がると、遅延信号ＳｙＹｄも遅滞なくローレベルに立ち下がる。その結果、閾値制御信号Ｓ１７０Ｙがローレベルにリセットされる。

このように、本実施例の閾値制御部１７０では、内部信号Ｓｘと遅延信号ＳｙＸｄ及びＳｙＹｄとを用いて閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが生成される。そのため、Ｔｓｈｉｆｔ≦Ｔｍａｓｋであるときには、遅延信号ＳｙＸｄ及びＳｙＹｄがハイレベルに立ち上がるよりも先に、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの立上りタイミングで、必ず充電電圧Ｖｄが放電されることになる。

従って、Ｔｓｈｉｆｔ＝Ｔｍａｓｋというクリティカルな条件下でも、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙが同時にハイレベルとなることはないので、チャンネル毎にマスク期間Ｔｍａｓｋを正しく設定することが可能となる。

＜フローチャート＞
図２６は、２チャンネル化された閾値切替動作の一例を示すフローチャートである。フローが開始されると、まず、ステップＳ２０１では、起動しているチャンネルの閾値電圧Ｖｔｈ＊が内部設定値Ｖｔｈ＊Ｈ（ただし「＊」は「Ｘ」及び「Ｙ」の少なくとも一方、以下も同様）に設定される（図１８の時刻ｔ２１及びｔ２３に相当）。

次に、ステップＳ２０２では、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの一方がハイレベルであるか否か（すなわち、片方のチャンネルだけが起動している状態か否か）の判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０３に進められる（図１８の時刻ｔ２２に相当）。一方、ノー判定が下された場合には、フローがステップＳ２０８に進められる。

ステップＳ２０３では、ステップＳ２０２でのイエス判定を受けて、キャパシタ１７７の充電が開始される（図１８の時刻ｔ２２に相当）。

次に、ステップＳ２０４では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０５に進められる（図１８の時刻ｔ２４に相当）。一方、ノー判定が下された場合には、フローがステップＳ２０４に戻されて、本ステップでの判定が繰り返される（図１８の時刻ｔ２２〜ｔ２４に相当）。

ステップＳ２０５では、ステップＳ２０４でのイエス判定を受けてキャパシタ１７７が放電される。また、ステップＳ２０６では、起動しているチャンネルの閾値電圧Ｖｔｈ＊が外部設定値Ｖｔｈ＊Ｌに切り替えられる。これらのステップＳ２０５及びＳ２０６は、図１８の時刻ｔ２４に相当する。

次に、ステップＳ２０７では、起動しているチャンネルのセンス電圧Ｖｓ＊が参照電圧ＶＩｓｅｔ＊よりも低いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０１に戻されて、閾値電圧Ｖｔｈ＊が再び内部設定値Ｖｔｈ＊Ｈに切り替えられる（図１８の時刻ｔ２６に相当）。一方、ノー判定が下された場合には、フローがステップＳ２０７に戻されて本ステップでの判定が繰り返される（図１８の時刻ｔ２４〜ｔ２６に相当）。

一方、ステップＳ２０８では、ステップＳ２０２でのノー判定を受けて、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの両方がハイレベルであるか否か（すなわち、両方のチャンネルがいずれも起動している状態か否か）の判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０９に進められる（図１８の時刻ｔ２３、図２２の時刻ｔ４２、または、図２５の時刻ｔ６２に相当）。一方、ノー判定が下された場合には、いずれのチャンネルも起動していないので、フローがステップＳ２０１に戻される。

ステップＳ２０９では、ステップＳ２０８でのイエス判定を受けて、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの一方がハイレベルであるか否か（すなわち、先発チャンネルの閾値電圧Ｖｔｈ＊が既に外部設定値Ｖｔｈ＊Ｌに切り替わっている状態か否か）の判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０３に進められて、ステップＳ２０３〜Ｓ２０７で後発チャンネルの閾値切替動作が行われる（図１８の時刻ｔ２５〜ｔ２８に相当）。一方、ノー判定が下された場合には、フローがステップＳ２１０に進められる。

ステップＳ２１０では、ステップＳ２０９でのノー判定を受けて、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙの両方にローレベルであるか否か（すなわち、先発チャンネルのマスク期間Ｔｍａｓｋが経過する前に後発チャンネルの起動タイミングが到来したか否か）の判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２１１に進められる（図２２の時刻ｔ４２に相当）。一方、ノー判定が下された場合には、フローがステップＳ２１４に進められる。

ステップＳ２１１では、ステップＳ２１０でのイエス判定を受けて、キャパシタ１７７が一旦放電されたのち、再充電が開始される（図２２の時刻ｔ４２〜ｔ４３に相当）。

次に、ステップＳ２１２では、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２１３に進められる（図２２の時刻ｔ４４に相当）。一方、ノー判定が下された場合には、フローがステップＳ２１２に戻されて、本ステップでの判定が繰り返される（図２２の時刻ｔ４３〜ｔ４４に相当）。

ステップＳ２１３では、ステップＳ２１２でのイエス判定を受けてキャパシタ１７７が放電される。また、ステップＳ２１４では、両チャンネルの閾値電圧ＶｔｈＸ及びＶｔｈＹＬが外部設定値ＶｔｈＸＬ及びＶｔｈＹＬに同時に切り替えられる。これらのステップＳ２０５及びＳ２０６は、図２２の時刻ｔ４４に相当する。

次に、ステップＳ２１５では、両チャンネルのセンス電圧ＶｓＸ及びＶｓＹが参照電圧ＶＩｓｅｔＸ及びＶＩｓｅｔＹよりも低いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ２０１に戻されて、次回の起動を待機する状態となる。一方、ノー判定が下された場合には、フローがステップＳ２１５に戻されて、本ステップでの判定が繰り返される。

＜マルチプレクサ＞
図２７は、これまでに説明してきた半導体集積回路装置１の２チャンネル化に伴い、状態報知信号Ｓｏの出力段として、マルチプレクサを導入した例を示すブロック図である。本構成例の半導体集積回路装置１には、出力電流検出部８０Ｘ及び８０Ｙと、信号出力部９０Ｘ及び９０Ｙと、マルチプレクサ１００と、外部端子Ｔ５と、が集積化されている。

出力電流検出部８０Ｘは、出力電流ＩｏＸに応じたセンス電流ＩｓＸ’を生成して信号出力部９０Ｘに出力する。

出力電流検出部８０Ｙは、出力電流ＩｏＹに応じたセンス電流ＩｓＹ’を生成して信号出力部９０Ｙに出力する。

信号出力部９０Ｘは、制御ロジック部４０Ｘから入力される出力選択信号Ｓ２Ｘに基づいて、センス電流ＩｓＸ’（＝出力電流ＩｏＸの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当）の一方を第１状態報知信号ＳｏＸとして選択出力するセレクタ９１Ｘを含む。なお、セレクタ９１Ｘは、出力選択信号Ｓ２Ｘが異常未検出時の論理レベル（例えばローレベル）であるときに、第１状態報知信号ＳｏＸとしてセンス電流ＩｓＸ’を選択出力し、出力選択信号Ｓ２Ｘが異常検出時の論理レベル（例えばハイレベル）であるときに、第１状態報知信号ＳｏＸとして固定電圧Ｖ９０を出力する。

信号出力部９０Ｙは、制御ロジック部４０Ｙから入力される出力選択信号Ｓ２Ｙに基づいて、センス電流ＩｓＹ’（＝出力電流ＩｏＹの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当）の一方を第２状態報知信号ＳｏＹとして選択出力するセレクタ９１Ｙを含む。なお、セレクタ９１Ｙは、出力選択信号Ｓ２Ｙが異常未検出時の論理レベル（例えばローレベル）であるときに、第２状態報知信号ＳｏＹとしてセンス電流ＩｓＹ’を選択出力し、出力選択信号Ｓ２Ｙが異常検出時の論理レベル（例えばハイレベル）であるときに、第２状態報知信号ＳｏＹとして固定電圧Ｖ９０を出力する。

マルチプレクサ１００は、外部端子Ｔ５に入力される出力選択信号ＳＥＬに応じて、第１状態報知信号ＳｏＸ（＝センス電流ＩｓＸ’または固定電圧Ｖ９０）と第２状態報知信号ＳｏＹ（＝センス電流ＩｓＹ’または固定電圧Ｖ９０）のいずれか一方を外部端子Ｔ４に選択出力する。

外部端子Ｔ４にセンス電流ＩｓＸ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流ＩｓＸ’を外部センス抵抗４で電流／電圧変換した出力検出電圧Ｖ８０Ｘ（＝ＩｓＸ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０Ｘは、出力電流ＩｏＸが大きいほど高くなり、出力電流ＩｏＸが小さいほど低くなる。

また、外部端子Ｔ４にセンス電流ＩｓＹ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流ＩｓＹ’を外部センス抵抗４で電流／電圧変換した出力検出電圧Ｖ８０Ｙ（＝ＩｓＹ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０Ｙは、出力電流ＩｏＹが大きいほど高くなり、出力電流ＩｏＹが小さいほど低くなる。

一方、外部端子Ｔ４に固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、固定電圧Ｖ９０は、出力検出電圧Ｖ８０Ｘ及びＶ８０Ｙの上限値よりも高い電圧値に設定しておけばよい。

このようなマルチプレクサ１００の導入により、任意のチャンネルについて、出力電流ＩｏＸ及びＩｏＹの検出結果と異常フラグの双方を外部監視することが可能となる。

＜車両への適用＞
図２８は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。

１ 半導体集積回路装置
２ ＥＣＵ
３、３Ｘ、３Ｙ 負荷
４ 外部センス抵抗
１０、１０Ｘ、１０Ｙ ＮＭＯＳＦＥＴ
２０、２０Ｘ、２０Ｙ 出力電流監視部
２１、２１’ ＮＭＯＳＦＥＴ
２２ センス抵抗
３０、３０Ｘ、３０Ｙ ゲート制御部
３１ ゲートドライバ
３２ オシレータ
３３ チャージポンプ
３４ クランパ
３５ ＮＭＯＳＦＥＴ
４０、４０Ｘ、４０Ｙ 制御ロジック部
５０、５０Ｘ、５０Ｙ 信号入力部
６０、６０Ｘ、６０Ｙ 内部電源部
７０、７０Ｘ、７０Ｙ 異常保護部
７１、７１Ｘ、７１Ｙ 過電流保護回路
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０、８０Ｘ、８０Ｙ 出力電流検出部
９０、９０Ｘ、９０Ｙ 信号出力部
９１、９１Ｘ、９１Ｙ セレクタ
１００ マルチプレクサ
１１０ 第１電流生成部
１１１ オペアンプ
１１２ ＮＭＯＳＦＥＴ
１１３ 抵抗
１２０ 第２電流生成部
１２１ オペアンプ
１２２ ＮＭＯＳＦＥＴ
１２３ 抵抗
１３０、１３０Ｘ、１３０Ｙ 閾値電圧生成部
１３１ 電流源
１３２ 抵抗
１３３ カレントミラー
１４０、１４０Ｘ、１４０Ｙ 過電流検出部
１４１ コンパレータ
１５０、１５０Ｘ、１５０Ｙ 参照電圧生成部
１５１ 電流源
１５２ 抵抗
１６０、１６０Ｘ、１６０Ｙ 比較部
１６１ コンパレータ
１７０ 閾値制御部
１７１ コンパレータ
１７２ 電流源
１７３、１７３Ｘ、１７３Ｙ レベルシフタ
１７４、１７４Ｘ、１７４Ｙ ＲＳフリップフロップ
１７５ 放電制御部
１７６ ＮＭＯＳＦＥＴ
１７７ キャパシタ
１７８ 充電制御部
１７９Ｘ、１７９Ｙ 遅延部
ＮＯＲ１ 否定論理和演算器
ＡＮＤ１〜ＡＮＤ３ 論理積演算器
ＯＲ１ 論理和演算器
ＩＮＶ１〜ＩＮＶ３ インバータ
ＰＧ１ パルス生成部
Ｒ１ 抵抗
Ｃ１ キャパシタ
Ｔ１〜Ｔ５、ＳＥＴ、ＤＬＹ 外部端子
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

上記構成要素のうち、第１電流生成部１１０、第２電流生成部１２０、閾値電圧生成部１３０Ｘ、過電流検出部１４０Ｘ、参照電圧生成部１５０Ｘ、比較部１６０Ｘ、及び、閾値制御部１７０は、第１チャンネル用の過電流保護回路７１Ｘとして機能する。

一方、上記構成要素のうち、第１電流生成部１１０、第２電流生成部１２０、閾値電圧生成部１３０Ｙ、過電流検出部１４０Ｙ、参照電圧生成部１５０Ｙ、比較部１６０Ｙ、及び、閾値制御部１７０は、第２チャンネル用の過電流保護回路７１Ｙとして機能する。

電流源１７２は、充電制御信号Ｓ１７８に応じて充電電流Ｉｄを生成する。具体的に述べると、電流源１７２は、充電制御信号Ｓ１７８がハイレベルであるときに充電電流Ｉｄを出力し、充電制御信号Ｓ１７８がローレベルであるときに充電電流Ｉｄを停止する。

ここで、放電制御部１７５の内部動作に着目すると、時刻ｔ４２では、閾値制御信号Ｓ１７０Ｘ及びＳ１７０Ｙがいずれもローレベルであることから、論理信号ＳＡがハイレベルとなっている。また、時刻ｔ４２では、比較信号ＶＣＭＰＸ及びＶＣＭＰＹ（延いては内部信号ＳｙＸ及びＳｙＹ）がいずれもハイレベルとなるので、論理信号ＳＢがハイレベルに立ち上がる。従って、論理信号ＳＣがハイレベルに立ち上がり、論理信号ＳＤが時定数τで低下し始める。ただし、時刻ｔ４２の時点では、論理信号ＳＤがインバータＩＮＶ２の論理反転閾値よりも高いので、論理信号ＳＥがハイレベルに維持されている。

このように、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの一方がハイレベルに立ち上がってキャパシタ１７７の充電動作が開始された後、充電電圧Ｖｄがマスク期間満了電圧Ｖｄｒｅｆを上回るよりも先に、比較信号ＶＣＭＰＸ及びＶＣＭＰＹの他方がハイレベルに立ち上がったときには、キャパシタ１７７が一旦放電されるので、マスク期間Ｔｍａｓｋの計時動作がリセットされる。

Claims (20)

1. 閾値制御信号に応じて過電流検出閾値を第１設定値とするか前記第１設定値よりも低い第２設定値とするかを切り替える閾値生成部と、
   監視対象電流に応じたセンス信号と前記過電流検出閾値とを比較して過電流保護信号を生成する過電流検出部と、
   前記第２設定値に応じた参照値を生成する参照値生成部と、
   前記センス信号と前記参照値とを比較して比較信号を生成する比較部と、
   前記比較信号を監視して前記閾値制御信号を生成する閾値制御部と、
   を有することを特徴とする過電流保護回路。
2. 前記閾値制御部は、前記過電流検出閾値が前記第１設定値とされているときに前記センス信号が前記参照値を上回ったままマスク期間が経過した時点で前記過電流検出閾値を前記第２設定値に切り替えるように前記閾値制御信号を生成することを特徴とする請求項１に記載の過電流保護回路。
3. 前記閾値制御部は、前記過電流検出閾値が前記第２設定値とされているときに前記センス信号が前記参照値を下回った時点で前記過電流検出閾値を前記第１設定値に切り替えるように前記閾値制御信号を生成することを特徴とする請求項２に記載の過電流保護回路。
4. 前記マスク期間は可変値であることを特徴とする請求項２または請求項３に記載の過電流保護回路。
5. 前記第１設定値は固定値であり、前記第２設定値は可変値であることを特徴とする請求項１〜請求項４のいずれか一項に記載の過電流保護回路。
6. 出力電流の流れる電流経路を導通／遮断するパワートランジスタと、
   前記出力電流に応じたセンス信号を生成する出力電流監視部と、
   制御信号に応じて前記パワートランジスタの駆動信号を生成するゲート制御部と、
   前記センス信号を監視して過電流保護信号を生成する請求項１〜請求項５のいずれか一項に記載の過電流保護回路と、
   を集積化して成り、
   前記ゲート制御部は、前記過電流保護信号に応じて前記パワートランジスタを強制的にオフさせる機能を備えていることを特徴とする半導体集積回路装置。
7. 前記出力電流の検出結果と異常フラグの一方を状態報知信号として装置外部に選択出力する信号出力部をさらに集積化して成ることを特徴とする請求項６に記載の半導体集積回路装置。
8. 請求項６または請求項７に記載の半導体集積回路装置と、
   前記半導体集積回路装置に接続される負荷と、
   を有することを特徴とする電子機器。
9. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータであることを特徴とする請求項８に記載の電子機器。
10. 請求項８または請求項９に記載の電子機器を有することを特徴とする車両。
11. 第１閾値制御信号に応じて第１過電流検出閾値を第１設定値とするか前記第１設定値よりも低い第２設定値とするかを切り替える第１閾値生成部と、
    第２閾値制御信号に応じて第２過電流検出閾値を第３設定値とするか前記第３設定値よりも低い第４設定値とするかを切り替える第２閾値生成部と、
    第１監視対象電流に応じた第１センス信号と前記第１過電流検出閾値とを比較して第１過電流保護信号を生成する第１過電流検出部と、
    第２監視対象電流に応じた第２センス信号と前記第２過電流検出閾値とを比較して第２過電流保護信号を生成する第２過電流検出部と、
    前記第２設定値に応じた第１参照値を生成する第１参照値生成部と、
    前記第４設定値に応じた第２参照値を生成する第２参照値生成部と、
    前記第１センス信号と前記第１参照値を比べて第１比較信号を生成する第１比較部と、
    前記第２センス信号と前記第２参照値を比べて第２比較信号を生成する第２比較部と、
    前記第１比較信号と前記第２比較信号の双方を監視して前記第１閾値制御信号及び前記第２閾値制御信号を生成する閾値制御部と、
    を有することを特徴とする過電流保護回路。
12. 前記閾値制御部は、
    キャパシタを外付けするための外部端子と、
    前記外部端子に現れる充電電圧と所定の基準電圧とを比較して内部信号を生成するコンパレータと、
    前記内部信号と前記第１比較信号に応じて前記第１閾値制御信号を生成する第１フリップフロップと、
    前記内部信号と前記第２比較信号に応じて前記第２閾値制御信号を生成する第２フリップフロップと、
    前記内部信号に応じて前記キャパシタの放電制御を行う放電制御部と、
    前記第１比較信号と前記第２比較信号の双方に応じて前記キャパシタの充電制御を行う充電制御部と、
    を含むことを特徴とする請求項１１に記載の過電流保護回路。
13. 前記放電制御部は、前記内部信号だけでなく、前記第１比較信号、前記第２比較信号、前記第１閾値制御信号、及び、前記第２閾値制御信号の入力を受け付けており、前記第１比較信号及び前記第２比較信号の一方に論理レベル変化が生じて前記キャパシタの充電動作が開始された後、前記充電電圧が前記基準電圧を上回るよりも先に、前記第１比較信号及び前記第２比較信号の他方に論理レベル変化が生じたときには、前記キャパシタを一旦放電することを特徴とする請求項１２に記載の過電流保護回路。
14. 前記閾値制御部は、
    前記第１比較信号に遅延を与えて第１遅延信号を生成する第１遅延部と、
    前記第２比較信号に遅延を与えて第２遅延信号を生成する第２遅延部と、
    をさらに含み、
    前記第１フリップフロップ及び前記第２フリップフロップには、それぞれ、前記第１比較信号及び前記第２比較信号に代えて、前記第１遅延信号及び前記第２遅延信号が入力されていることを特徴とする請求項１３に記載の過電流保護回路。
15. 前記第１設定値と前記第３設定値はいずれも固定値であり、前記第２設定値と前記第４設定値はいずれも可変値であることを特徴とする請求項１１〜請求項１４のいずれか一項に記載の過電流保護回路。
16. 第１出力電流の流れる第１電流経路を導通／遮断する第１パワートランジスタと、
    第２出力電流の流れる第２電流経路を導通／遮断する第２パワートランジスタと、
    前記第１出力電流に応じた第１センス信号を生成する第１出力電流監視部と、
    前記第２出力電流に応じた第２センス信号を生成する第２出力電流監視部と、
    第１制御信号に応じて前記第１パワートランジスタの第１駆動信号を生成する第１ゲート制御部と、
    第２制御信号に応じて前記第２パワートランジスタの第２駆動信号を生成する第２ゲート制御部と、
    前記第１センス信号と前記第２センス信号を監視して第１過電流保護信号と第２過電流保護信号を生成する請求項１１〜請求項１５のいずれか一項に記載の過電流保護回路と、
    を集積化して成り、
    前記第１ゲート制御部と前記第２ゲート制御部は、それぞれ前記第１過電流保護信号及び前記第２過電流保護信号に応じて前記第１パワートランジスタ及び前記第２パワートランジスタを強制的にオフさせる機能を備えていることを特徴とする半導体集積回路装置。
17. 前記第１出力電流の検出結果と異常フラグの一方を第１状態報知信号として生成する第１信号出力部と、
    前記第２出力電流の検出結果と異常フラグの一方を第２状態報知信号として生成する第２信号出力部と、
    前記第１状態報知信号と前記第２状態報知信号の一方を装置外部に選択出力するマルチプレクサと、
    をさらに集積化して成ることを特徴とする請求項１６に記載の半導体集積回路装置。
18. 請求項１６または請求項１７に記載の半導体集積回路装置と、
    第１パワートランジスタに接続される第１負荷と、
    第２パワートランジスタに接続される第２負荷と、
    を有することを特徴とする電子機器。
19. 前記第１負荷及び前記第２負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータであることを特徴とする請求項１８に記載の電子機器。
20. 請求項１８または請求項１９に記載の電子機器を有することを特徴とする車両。

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