KR20200022533A

KR20200022533A - 과전류 보호 회로

Info

Publication number: KR20200022533A
Application number: KR1020207005266A
Authority: KR
Inventors: 도루 다꾸마; 나오끼 다까하시; 슌따로 다까하시; ?따로 다까하시
Original assignee: 로무 가부시키가이샤
Priority date: 2016-04-28
Filing date: 2017-03-03
Publication date: 2020-03-03
Also published as: US11637420B2; JP6563590B2; CN109075556B; CN110768205A; US11183829B2; CN109075556A; KR102253458B1; JP6719015B2; US20220037872A1; KR102083204B1; JPWO2017187785A1; US10790657B2; US11843235B2; US20190123541A1; DE112017001822T5; WO2017187785A1; JP2019198226A; CN110768205B; US20240039268A1; US20230216289A1

Abstract

순간 전류의 확보와 부하에 따른 과전류 보호를 양립한다. 과전류 보호 회로(71)는 역치 제어 신호 S170에 따라서 과전류 검출 역치 Vth를 제1 설정값(∝Iref)으로 할지 제1 설정값보다도 낮은 제2 설정값(∝Iset)으로 할지를 전환하는 역치 생성부(130)와, 감시 대상 전류에 따른 센스 신호 Vs와 과전류 검출 역치 Vth를 비교하여 과전류 보호 신호 S71을 생성하는 과전류 검출부(140)와, 제2 설정값에 따른 참조값 VIset(∝Iset)를 생성하는 참조값 생성부(150)와, 센스 신호 Vs와 참조값 VIset를 비교하여 비교 신호 VCMP를 생성하는 비교부(160)와, 비교 신호 VCMP를 감시하여 역치 제어 신호 S170을 생성하는 역치 제어부(170)를 갖는다.

Description

과전류 보호 회로{OVERCURRENT PROTECTION CIRCUIT}

본 발명은 과전류 보호 회로에 관한 것이다.

종래부터, 반도체 집적 회로 장치의 대부분은, 그 이상 보호 회로의 하나로서 과전류 보호 회로를 구비하고 있다. 예를 들어, 차량 탑재 IPD[intelligent power device]에는, 파워 트랜지스터에 접속되는 부하가 쇼트한 경우라도 디바이스가 파괴되어 버리지 않도록, 파워 트랜지스터에 흐르는 출력 전류를 과전류 설정값 이하로 제한하는 과전류 보호 회로가 설치되어 있다. 또한, 최근에는, 외장형 저항을 사용하여 과전류 설정값을 임의로 조정할 수 있는 과전류 보호 회로도 제안되어 있다.

또한, 상기에 관련되는 종래 기술의 일례로서는, 특허문헌 1이나 특허문헌 2를 들 수 있다.

일본 특허 공개 제2015-46954호 공보 일본 특허 공개 제2012-211805호 공보

그러나, 파워 트랜지스터에 접속되는 부하에는, 그 정상 동작으로서 순시적으로 큰 출력 전류를 흘릴 필요가 있는 것(용량성 부하 등)도 존재한다. 이와 같은 출력 전류를 감시 대상으로 하는 경우, 단일의 과전류 설정값을 갖는 종래의 과전류 보호 회로에서는, 순간 전류의 확보와 부하에 따른 과전류 보호를 양립하는 것이 곤란하였다.

특히, 최근에는, 차량 탑재용 IC에 대하여, ISO26262(자동차의 전기/전자에 관한 기능 안전에 대한 국제 규격)를 준수하는 것이 요구되고 있으며, 차량 탑재 IPD에 대해서도, 보다 높은 신뢰성 설계가 중요해지고 있다.

본 명세서 중에 개시되어 있는 발명은, 본원의 발명자들에 의해 밝혀진 상기의 과제를 감안하여, 순간 전류의 확보와 부하에 따른 과전류 보호를 양립시킬 수 있는 과전류 보호 회로를 제공하는 것을 목적으로 한다.

본 명세서 중에 개시되어 있는 과전류 보호 회로는, 역치 제어 신호에 따라서 과전류 검출 역치를 제1 설정값으로 할지 상기 제1 설정값보다도 낮은 제2 설정값으로 할지를 전환하는 역치 생성부와, 감시 대상 전류에 따른 센스 신호와 상기 과전류 검출 역치를 비교하여 과전류 보호 신호를 생성하는 과전류 검출부와, 상기 제2 설정값에 따른 참조값을 생성하는 참조값 생성부와, 상기 센스 신호와 상기 참조값을 비교하여 비교 신호를 생성하는 비교부와, 상기 비교 신호를 감시하여 상기 역치 제어 신호를 생성하는 역치 제어부를 갖는 구성(제1 구성)으로 되어 있다.

또한, 상기 제1 구성을 포함하는 과전류 보호 회로에 있어서, 상기 역치 제어부는, 상기 과전류 검출 역치가 상기 제1 설정값으로 되어 있을 때에 상기 센스 신호가 상기 참조값을 상회한 상태 그대로 마스크 기간이 경과한 시점에서 상기 과전류 검출 역치를 상기 제2 설정값으로 전환하도록 상기 역치 제어 신호를 생성하는 구성(제2 구성)으로 하면 된다.

또한, 상기 제2 구성을 포함하는 과전류 보호 회로에 있어서, 상기 역치 제어부는, 상기 과전류 검출 역치가 상기 제2 설정값으로 되어 있을 때에 상기 센스 신호가 상기 참조값을 하회한 시점에서 상기 과전류 검출 역치를 상기 제1 설정값으로 전환하도록 상기 역치 제어 신호를 생성하는 구성(제3 구성)으로 하면 된다.

또한, 상기 제2 또는 제3 구성을 포함하는 과전류 보호 회로에 있어서, 상기 마스크 기간은 가변값인 구성(제4 구성)으로 하면 된다.

또한, 상기 제1 내지 제4 중 어느 하나의 구성을 포함하는 과전류 보호 회로에 있어서, 상기 제1 설정값은 고정값이고, 상기 제2 설정값은 가변값인 구성(제5 구성)으로 하면 된다.

또한, 본 명세서 중에 개시되어 있는 반도체 집적 회로 장치는, 출력 전류가 흐르는 전류 경로를 도통/차단하는 파워 트랜지스터와, 상기 출력 전류에 따른 센스 신호를 생성하는 출력 전류 감시부와, 제어 신호에 따라서 상기 파워 트랜지스터의 구동 신호를 생성하는 게이트 제어부와, 상기 센스 신호를 감시하여 과전류 보호 신호를 생성하는 상기 제1 내지 제5 중 어느 하나의 구성을 포함하는 과전류 보호 회로를 집적화하여 이루어지고, 상기 게이트 제어부는, 상기 과전류 보호 신호에 따라서 상기 파워 트랜지스터를 강제적으로 오프시키는 기능을 구비하고 있는 구성(제6 구성)으로 되어 있다.

또한, 제6 구성을 포함하는 반도체 집적 회로 장치는, 상기 출력 전류의 검출 결과와 이상 플래그 중 한쪽을 상태 통지 신호로서 장치 외부에 선택 출력하는 신호 출력부를 더 집적화하여 이루어지는 구성(제7 구성)으로 하면 된다.

또한, 본 명세서 중에 개시되어 있는 전자 기기는, 상기 제6 또는 제7 구성을 포함하는 반도체 집적 회로 장치와, 상기 반도체 집적 회로 장치에 접속되는 부하를 갖는 구성(제8 구성)으로 되어 있다.

또한, 상기 제8 구성을 포함하는 전자 기기에 있어서, 상기 부하는, 밸브 램프, 릴레이 코일, 솔레노이드, 발광 다이오드, 또는, 모터인 구성(제9 구성)으로 하면 된다.

또한, 본 명세서 중에 개시되어 있는 차량은, 상기 제8 또는 제9 구성을 포함하는 전자 기기를 갖는 구성(제10 구성)으로 되어 있다.

또한, 본 명세서 중에 개시되어 있는 과전류 보호 회로는, 제1 역치 제어 신호에 따라서 제1 과전류 검출 역치를 제1 설정값으로 할지 상기 제1 설정값보다도 낮은 제2 설정값으로 할지를 전환하는 제1 역치 생성부와, 제2 역치 제어 신호에 따라서 제2 과전류 검출 역치를 제3 설정값으로 할지 상기 제3 설정값보다도 낮은 제4 설정값으로 할지를 전환하는 제2 역치 생성부와, 제1 감시 대상 전류에 따른 제1 센스 신호와 상기 제1 과전류 검출 역치를 비교하여 제1 과전류 보호 신호를 생성하는 제1 과전류 검출부와, 제2 감시 대상 전류에 따른 제2 센스 신호와 상기 제2 과전류 검출 역치를 비교하여 제2 과전류 보호 신호를 생성하는 제2 과전류 검출부와, 상기 제2 설정값에 따른 제1 참조값을 생성하는 제1 참조값 생성부와, 상기 제4 설정값에 따른 제2 참조값을 생성하는 제2 참조값 생성부와, 상기 제1 센스 신호와 상기 제1 참조값을 비교하여 제1 비교 신호를 생성하는 제1 비교부와, 상기 제2 센스 신호와 상기 제2 참조값을 비교하여 제2 비교 신호를 생성하는 제2 비교부와, 상기 제1 비교 신호와 상기 제2 비교 신호의 양쪽을 감시하여 상기 제1 역치 제어 신호 및 상기 제2 역치 제어 신호를 생성하는 역치 제어부를 갖는 구성(제11 구성)으로 되어 있다.

또한, 상기 제11 구성을 포함하는 과전류 보호 회로에 있어서, 상기 역치 제어부는, 캐패시터를 외장하기 위한 외부 단자와, 상기 외부 단자에 나타나는 충전 전압과 소정의 기준 전압을 비교하여 내부 신호를 생성하는 콤퍼레이터와, 상기 내부 신호와 상기 제1 비교 신호에 따라서 상기 제1 역치 제어 신호를 생성하는 제1 플립플롭과, 상기 내부 신호와 상기 제2 비교 신호에 따라서 상기 제2 역치 제어 신호를 생성하는 제2 플립플롭과, 상기 내부 신호에 따라서 상기 캐패시터의 방전 제어를 행하는 방전 제어부와, 상기 제1 비교 신호와 상기 제2 비교 신호의 양쪽에 따라서 상기 캐패시터의 충전 제어를 행하는 충전 제어부를 포함하는 구성(제12 구성)으로 하면 된다.

또한, 상기 제12 구성을 포함하는 과전류 보호 회로에 있어서, 상기 방전 제어부는, 상기 내부 신호뿐만 아니라, 상기 제1 비교 신호, 상기 제2 비교 신호, 상기 제1 역치 제어 신호 및 상기 제2 역치 제어 신호의 입력을 접수하고 있고, 상기 제1 비교 신호 및 상기 제2 비교 신호 중 한쪽에 논리 레벨 변화가 발생하여 상기 캐패시터의 충전 동작이 개시된 후, 상기 충전 전압이 상기 기준 전압을 상회하는 것보다도 먼저, 상기 제1 비교 신호 및 상기 제2 비교 신호 중 다른 쪽에 논리 레벨 변화가 발생하였을 때에는, 상기 캐패시터를 일단 방전하는 구성(제13 구성)으로 하면 된다.

또한, 상기 제13 구성을 포함하는 과전류 보호 회로에 있어서, 상기 역치 제어부는, 상기 제1 비교 신호에 지연을 부여하여 제1 지연 신호를 생성하는 제1 지연부와, 상기 제2 비교 신호에 지연을 부여하여 제2 지연 신호를 생성하는 제2 지연부를 더 포함하고, 상기 제1 플립플롭 및 상기 제2 플립플롭에는, 각각, 상기 제1 비교 신호 및 상기 제2 비교 신호 대신에, 상기 제1 지연 신호 및 상기 제2 지연 신호가 입력되고 있는 구성(제14 구성)으로 하면 된다.

또한, 상기 제11 내지 제14 중 어느 하나의 구성을 포함하는 과전류 보호 회로에 있어서, 상기 제1 설정값과 상기 제3 설정값은 모두 고정값이고, 상기 제2 설정값과 상기 제4 설정값은 모두 가변값인 구성(제15 구성)으로 하면 된다.

또한, 본 명세서 중에 개시되어 있는 반도체 집적 회로 장치는, 제1 출력 전류가 흐르는 제1 전류 경로를 도통/차단하는 제1 파워 트랜지스터와, 제2 출력 전류가 흐르는 제2 전류 경로를 도통/차단하는 제2 파워 트랜지스터와, 상기 제1 출력 전류에 따른 제1 센스 신호를 생성하는 제1 출력 전류 감시부와, 상기 제2 출력 전류에 따른 제2 센스 신호를 생성하는 제2 출력 전류 감시부와, 제1 제어 신호에 따라서 상기 제1 파워 트랜지스터의 제1 구동 신호를 생성하는 제1 게이트 제어부와, 제2 제어 신호에 따라서 상기 제2 파워 트랜지스터의 제2 구동 신호를 생성하는 제2 게이트 제어부와, 상기 제1 센스 신호와 상기 제2 센스 신호를 감시하여 제1 과전류 보호 신호와 제2 과전류 보호 신호를 생성하는 제11 내지 제15 중 어느 하나의 구성을 포함하는 과전류 보호 회로를 집적화하여 이루어지고, 상기 제1 게이트 제어부와 상기 제2 게이트 제어부는, 각각 상기 제1 과전류 보호 신호 및 상기 제2 과전류 보호 신호에 따라서 상기 제1 파워 트랜지스터 및 상기 제2 파워 트랜지스터를 강제적으로 오프시키는 기능을 구비하고 있는 구성(제16 구성)으로 되어 있다.

또한, 상기 제16 구성을 포함하는 반도체 집적 회로 장치는, 상기 제1 출력 전류의 검출 결과와 이상 플래그 중 한쪽을 제1 상태 통지 신호로서 생성하는 제1 신호 출력부와, 상기 제2 출력 전류의 검출 결과와 이상 플래그 중 한쪽을 제2 상태 통지 신호로서 생성하는 제2 신호 출력부와, 상기 제1 상태 통지 신호와 상기 제2 상태 통지 신호 중 한쪽을 장치 외부에 선택 출력하는 멀티플렉서를 더 집적화하여 이루어지는 구성(제17 구성)으로 하면 된다.

또한, 본 명세서 중에 개시되어 있는 전자 기기는, 상기 제16 또는 제17의 구성을 포함하는 반도체 집적 회로 장치와, 제1 파워 트랜지스터에 접속되는 제1 부하와, 제2 파워 트랜지스터에 접속되는 제2 부하를 갖는 구성(제18 구성)으로 되어 있다.

또한, 상기 제18 구성을 포함하는 전자 기기에 있어서, 상기 제1 부하 및 상기 제2 부하는, 밸브 램프, 릴레이 코일, 솔레노이드, 발광 다이오드, 또는, 모터인 구성(제19 구성)으로 하면 된다.

또한, 본 명세서 중에 개시되어 있는 차량은, 상기 제18 또는 제19 구성을 포함하는 전자 기기를 갖는 구성(제20 구성)으로 되어 있다.

본 명세서 중에 개시되어 있는 발명에 의하면, 순간 전류의 확보와 부하에 따른 과전류 보호를 양립할 수 있는 과전류 보호 회로를 제공하는 것이 가능해진다.

도 1은 반도체 집적 회로 장치의 제1 실시 형태를 도시하는 블록도.
도 2는 신호 출력부의 일 구성예를 도시하는 블록도.
도 3은 게이트 제어부의 일 구성예를 도시하는 블록도.
도 4는 과전류 보호 회로의 일 구성예를 도시하는 블록도.
도 5는 제1 전류 생성부의 일 구성예를 도시하는 회로도.
도 6은 제2 전류 생성부의 일 구성예를 도시하는 회로도.
도 7은 역치 전압 생성부와 과전류 검출부의 일 구성예를 도시하는 회로도.
도 8은 과전류 설정값의 일례를 도시하는 모식도.
도 9는 참조 전압 생성부와 비교부의 일 구성예를 도시하는 회로도.
도 10은 역치 제어부의 일 구성예를 도시하는 회로도.
도 11은 과전류 보호 동작의 일례를 나타내는 타이밍 차트.
도 12는 역치 전환 동작의 일례를 나타내는 플로우차트.
도 13은 과전류 보호 회로의 제1 사용예를 도시하는 모식도.
도 14는 과전류 보호 회로의 제2 사용예를 도시하는 모식도.
도 15는 반도체 집적 회로 장치의 제2 실시 형태를 도시하는 블록도.
도 16은 2채널화된 과전류 보호 회로의 일 구성예를 도시하는 블록도.
도 17은 역치 제어부의 제1 실시예를 도시하는 블록도.
도 18은 제1 실시예의 역치 전환 동작을 나타내는 타이밍 차트.
도 19는 제1 실시예의 문제점을 나타내는 타이밍 차트.
도 20은 역치 제어부의 제2 실시예를 도시하는 블록도.
도 21은 방전 제어부의 일 구성예를 도시하는 블록도.
도 22는 제2 실시예의 역치 전환 동작을 나타내는 타이밍 차트.
도 23은 제2 실시예의 문제점을 나타내는 타이밍 차트.
도 24는 역치 제어부의 제3 실시예를 도시하는 블록도.
도 25는 제3 실시예의 역치 전환 동작을 나타내는 타이밍 차트.
도 26은 역치 전환 동작의 일례를 나타내는 플로우차트.
도 27은 멀티플렉서의 도입예를 도시하는 블록도.
도 28은 차량의 일 구성예를 도시하는 외관도.

<반도체 집적 회로 장치(제1 실시 형태)>

도 1은 반도체 집적 회로 장치의 제1 실시 형태를 도시하는 블록도이다. 본 실시 형태의 반도체 집적 회로 장치(1)는, ECU[electronic control unit](2)로부터의 지시에 따라서 전원 전압 VBB의 인가단과 부하(3) 사이를 도통/차단하는 차량 탑재용 하이 사이드 스위치 IC(=차량 탑재 IPD의 1종)이다.

또한, 반도체 집적 회로 장치(1)는, 장치 외부와의 전기적인 접속을 확립하기 위한 수단으로서, 외부 단자 T1 내지 T4를 구비하고 있다. 외부 단자 T1은, 도시하지 않은 배터리로부터 전원 전압 VBB(예를 들어 12V)의 공급을 접수하기 위한 전원 단자(VBB 핀)이다. 외부 단자 T2는, 부하(3)(밸브 램프, 릴레이 코일, 솔레노이드, 발광 다이오드, 또는, 모터 등)를 외부 접속하기 위한 부하 접속 단자(OUT 핀)이다. 외부 단자 T3은, ECU(2)로부터 외부 제어 신호 Si의 외부 입력을 접수하기 위한 신호 입력 단자(IN 핀)이다. 외부 단자 T4는, ECU(2)에 상태 통지 신호 So를 외부 출력하기 위한 신호 출력 단자(SENSE 핀)이다. 또한, 외부 단자 T4와 접지단 사이에는, 외부 센스 저항(4)이 외장되어 있다.

또한, 반도체 집적 회로 장치(1)는, NMOSFET(10)와, 출력 전류 감시부(20)와, 게이트 제어부(30)와, 제어 로직부(40)와, 신호 입력부(50)와, 내부 전원부(60)와, 이상 보호부(70)와, 출력 전류 검출부(80)와, 신호 출력부(90)를 집적화하여 이루어진다.

NMOSFET(10)는, 드레인이 외부 단자 T1에 접속되고 소스가 외부 단자 T2에 접속된 고내압(예를 들어 42V 내압)의 파워 트랜지스터이다. 이와 같이 접속된 NMOSFET(10)는, 전원 전압 VBB의 인가단으로부터 부하(3)를 통해 접지단에 이르는 전류 경로를 도통/차단하기 위한 스위치 소자(하이 사이드 스위치)로서 기능한다. 또한, NMOSFET(10)는, 게이트 구동 신호 G1이 하이 레벨일 때에 온하고, 게이트 구동 신호 G1이 로우 레벨일 때에 오프한다.

또한, NMOSFET(10)는, 온 저항값이 수십mΩ이 되도록 설계하면 된다. 단, NMOSFET(10)의 온 저항값이 낮을수록, 외부 단자 T2의 지락 시(=접지단 또는 이것에 준하는 저전위단에의 단락 시)에 과전류가 흐르기 쉬워져, 이상 발열이 발생하기 쉬워진다. 따라서, NMOSFET(10)의 온 저항값을 내릴수록, 후술하는 과전류 보호 회로(71)나 온도 보호 회로(73)의 중요성이 높아진다.

출력 전류 감시부(20)는 NMOSFET(21 및 21')와 센스 저항(22)을 포함하고, NMOSFET(10)에 흐르는 출력 전류 Io에 따른 센스 전압 Vs(=센스 신호에 상당)를 생성한다.

NMOSFET(21 및 21')는, 모두 NMOSFET(10)에 대하여 병렬 접속된 미러 트랜지스터이며, 출력 전류 Io에 따른 센스 전류 Is 및 Is'를 생성한다. NMOSFET(10)와 NMOSFET(21 및 21')의 사이즈비는, m : 1(단 m>1)이다. 따라서, 센스 전류 Is 및 Is'는, 출력 전류 Io를 1/m로 감한 크기가 된다. 또한, NMOSFET(21 및 21')는, NMOSFET(10)와 마찬가지로, 게이트 구동 신호 G1이 하이 레벨일 때에 온하고, 게이트 전압 G2가 로우 레벨일 때에 오프한다.

센스 저항(22)(저항값 : Rs)은, NMOSFET(21)의 소스와 외부 단자 T2 사이에 접속되어 있고, 센스 전류 Is에 따른 센스 전압 Vs(=Is×Rs+Vo, 단, Vo는 외부 단자 T2에 나타나는 출력 전압)를 생성하는 전류/전압 변환 소자이다.

게이트 제어부(30)는 게이트 제어 신호 S1의 전류 능력을 높인 게이트 구동 신호 G1을 생성하여 NMOSFET(10 및 21) 각각의 게이트에 출력함으로써, NMOSFET(10 및 21)의 온/오프 제어를 행한다. 또한, 게이트 제어부(30)는 과전류 보호 신호 S71이 이상 검출 시의 논리 레벨인 경우, 게이트 제어 신호 S1에 상관없이, NMOSFET(10 및 21)를 강제적으로 오프시키는 기능을 구비하고 있다.

제어 로직부(40)는 내부 전원 전압 Vreg의 공급을 받아 게이트 제어 신호 S1을 생성한다. 예를 들어, 외부 제어 신호 Si가 하이 레벨(=NMOSFET(10)를 온시킬 때의 논리 레벨)일 때에는, 내부 전원부(60)로부터 내부 전원 전압 Vreg가 공급되므로, 제어 로직부(40)가 동작 상태로 되고, 게이트 제어 신호 S1이 하이 레벨(=Vreg)이 된다. 한편, 외부 제어 신호 Si가 로우 레벨(=NMOSFET(10)를 오프시킬 때의 논리 레벨)일 때에는, 내부 전원부(60)로부터 내부 전원 전압 Vreg가 공급되지 않으므로, 제어 로직부(40)가 비동작 상태로 되고, 게이트 제어 신호 S1이 로우 레벨(=GND)이 된다. 또한, 제어 로직부(40)는 각종 이상 보호 신호(과전류 보호 신호 S71, 오픈 보호 신호 S72, 온도 보호 신호 S73 및 감전압 보호 신호 S74)를 감시하고 있다. 또한, 제어 로직부(40)는, 상기한 이상 보호 신호 중, 과전류 보호 신호 S71, 오픈 보호 신호 S72 및 온도 보호 신호 S73의 감시 결과에 따라서 출력 전환 신호 S2를 생성하는 기능도 구비하고 있다.

신호 입력부(50)는 외부 단자 T3으로부터 외부 제어 신호 Si의 입력을 접수하여 제어 로직부(40)나 내부 전원부(60)에 전달하는 슈미트 트리거이다. 또한, 외부 제어 신호 Si는, 예를 들어 NMOSFET(10)를 온시킬 때에 하이 레벨이 되고, NMOSFET(10)를 오프시킬 때에 로우 레벨이 된다.

내부 전원부(60)는 전원 전압 VBB로부터 소정의 내부 전원 전압 Vreg를 생성하여 반도체 집적 회로 장치(1)의 각 부에 공급한다. 또한, 내부 전원부(60)의 동작 가부는, 외부 제어 신호 Si에 따라서 제어된다. 보다 구체적으로 설명하면, 내부 전원부(60)는 외부 제어 신호 Si가 하이 레벨일 때에 동작 상태가 되고, 외부 제어 신호 Si가 로우 레벨일 때에 비동작 상태가 된다.

이상 보호부(70)는 반도체 집적 회로 장치(1)의 각종 이상을 검출하는 회로 블록이며, 과전류 보호 회로(71)와, 오픈 보호 회로(72)와, 온도 보호 회로(73)와, 감전압 보호 회로(74)를 포함한다.

과전류 보호 회로(71)는 센스 전압 Vs의 감시 결과(=출력 전류 Io의 과전류 이상이 발생하였는지 여부)에 따른 과전류 보호 신호 S71을 생성한다. 또한, 과전류 보호 신호 S71은, 예를 들어 이상 미검출 시에 로우 레벨이 되고, 이상 검출 시에 하이 레벨이 된다.

오픈 보호 회로(72)는 출력 전압 Vo의 감시 결과(=부하(3)의 오픈 이상이 발생하였는지 여부)에 따른 오픈 보호 신호 S72를 생성한다. 또한, 오픈 보호 신호 S72는, 예를 들어 이상 미검출 시에 로우 레벨이 되고, 이상 검출 시에 하이 레벨이 된다.

온도 보호 회로(73)는 반도체 집적 회로 장치(1)(특히 NMOSFET(10) 주변)의 이상 발열을 검출하는 온도 검출 소자(도시하지 않음)를 포함하고, 그 검출 결과(=이상 발열이 발생하였는지 여부)에 따른 온도 보호 신호 S73을 생성한다. 또한, 온도 보호 신호 S73은, 예를 들어 이상 미검출 시에 로우 레벨이 되고, 이상 검출 시에 하이 레벨이 된다.

감전압 보호 회로(74)는 전원 전압 VBB 내지는 내부 전원 전압 Vreg의 감시 결과(=감전압 이상이 발생하였는지 여부)에 따른 감전압 보호 신호 S74를 생성한다. 또한, 감전압 보호 신호 S74는, 예를 들어 이상 미검출 시에 로우 레벨이 되고, 이상 검출 시에 하이 레벨이 된다.

출력 전류 검출부(80)는, 도시하지 않은 바이어스 수단을 사용하여 NMOSFET(21')의 소스 전압과 출력 전압 Vo를 일치시킴으로써, 출력 전류 Io에 따른 센스 전류 Is'(=Io/m)를 생성하여 신호 출력부(90)에 출력한다.

신호 출력부(90)는 출력 선택 신호 S2에 기초하여 센스 전류 Is'(=출력 전류 Io의 검출 결과에 상당)와 고정 전압 V90(=이상 플래그에 상당, 본 도면에서는 명시하지 않음) 중 한쪽을 외부 단자 T4에 선택 출력한다. 또한, 센스 전류 Is'가 선택 출력된 경우에는, 상태 통지 신호 So로서, 센스 전류 Is'를 외부 센스 저항(4)(저항값 : R4)에 의해 전류/전압 변환한 출력 검출 전압 V80(=Is'×R4)이 ECU(2)에 전달된다. 또한, 출력 검출 전압 V80은, 출력 전류 Io가 클수록 높아지고, 출력 전류 Io가 작을수록 낮아진다. 한편, 고정 전압 V90이 선택 출력된 경우에는, 상태 통지 신호 So로서, 고정 전압 V90이 ECU(2)에 전달된다.

<신호 출력부>

도 2는 신호 출력부(90)의 일 구성예를 도시하는 블록도이다. 본 구성예의 신호 출력부(90)는 셀렉터(91)를 포함한다. 셀렉터(91)는 출력 선택 신호 S2가 이상 미검출 시의 논리 레벨(예를 들어 로우 레벨)일 때에, 센스 전류 Is'를 외부 단자 T4에 선택 출력하고, 출력 선택 신호 S2가 이상 검출 시의 논리 레벨(예를 들어 하이 레벨)일 때에, 고정 전압 V90을 외부 단자 T4에 선택 출력한다. 또한, 고정 전압 V90은, 상술한 출력 검출 전압 V80의 상한값보다도 높은 전압값으로 설정되어 있다.

이와 같은 신호 출력부(90)에 의하면, 단일의 상태 통지 신호 So를 사용하여 출력 전류 Io의 검출 결과와 이상 플래그의 양쪽을 ECU(2)에 전달할 수 있으므로, 외부 단자수의 삭감에 공헌하는 것이 가능해진다. 또한, 상태 통지 신호 So로부터 출력 전류 Io의 전류값을 판독하는 경우에는, 상태 통지 신호 So를 A/D[analog-to-digital] 변환하면 된다. 한편, 상태 통지 신호 So로부터 이상 플래그를 판독하는 경우에는, 고정 전압 V90보다도 약간 낮은 역치를 사용하여 상태 통지 신호 So의 논리 레벨을 판정하면 된다.

<게이트 제어부>

도 3은 게이트 제어부(30)의 일 구성예를 도시하는 블록도이다. 본 구성예의 게이트 제어부(30)는 게이트 드라이버(31)와, 오실레이터(32)와, 차지 펌프(33)와, 클램퍼(34)와, NMOSFET(35)를 포함한다.

게이트 드라이버(31)는 차지 펌프(33)의 출력단(=승압 전압 VG의 인가단)과 외부 단자 T2(=출력 전압 Vo의 인가단) 사이에 접속되어 있고, 게이트 제어 신호 S1의 전류 능력을 높인 게이트 구동 신호 G1을 생성한다. 또한, 게이트 구동 신호 G1은, 게이트 제어 신호 S1이 하이 레벨일 때에 하이 레벨(=VG)이 되고, 게이트 제어 신호 S1이 로우 레벨일 때에 로우 레벨(=Vo)이 된다.

오실레이터(32)는 소정 주파수의 클럭 신호 CLK를 생성하여 차지 펌프(33)에 출력한다. 또한, 오실레이터(32)의 동작 가부는, 제어 로직부(40)로부터의 인에이블 신호 Sa에 따라서 제어된다.

차지 펌프(33)는 클럭 신호 CLK를 사용하여 플라잉 캐패시터를 구동함으로써, 전원 전압 VBB보다도 높은 승압 전압 VG를 생성한다. 또한, 차지 펌프(33)의 동작 가부는, 제어 로직부(40)로부터의 인에이블 신호 Sb에 따라서 제어된다.

클램퍼(34)는 외부 단자 T1(=전원 전압 VBB의 인가단)과 NMOSFET(10)의 게이트 사이에 접속되어 있다. 외부 단자 T2에 유도성의 부하(3)가 접속되는 어플리케이션에서는, NMOSFET(10)를 온으로부터 오프로 전환할 때, 부하(3)의 역기전력에 의해, 출력 전압 Vo가 부전압(<GND)이 된다. 그 때문에, 에너지 흡수용으로 클램퍼(34)(소위 액티브 클램프 회로)가 설치되어 있다.

NMOSFET(35)의 드레인은, NMOSFET(10)의 게이트에 접속되어 있다. NMOSFET(35)의 소스는, 외부 단자 T2에 접속되어 있다. NMOSFET(35)의 게이트는, 과전류 보호 신호 S71의 인가단에 접속되어 있다.

본 구성예의 게이트 제어부(30)에 있어서, 과전류 보호 신호 S71이 로우 레벨(=이상 미검출 시의 논리 레벨)일 때에는, NMOSFET(35)가 오프되므로, NMOSFET(10)에 대하여 게이트 구동 신호 G1이 통상대로 인가된다. 한편, 과전류 보호 신호 S71이 하이 레벨(=이상 검출 시의 논리 레벨)일 때에는, NMOSFET(35)가 온되므로, NMOSFET(10)의 게이트ㆍ소스간이 쇼트된다.

이와 같이, 본 구성예의 게이트 제어부(30)는, 과전류 보호 신호 S71이 하이 레벨(=이상 검출 시의 논리 레벨)일 때에, NMOSFET(10)를 강제적으로 오프시키도록 게이트 구동 신호 G1을 제어하는 기능을 구비하고 있다.

<과전류 보호 회로>

도 4는 과전류 보호 회로(71)의 일 구성예를 도시하는 블록도이다. 본 구성예의 과전류 보호 회로(71)는 제1 전류 생성부(110)와, 제2 전류 생성부(120)와, 역치 전압 생성부(130)와, 과전류 검출부(140)와, 참조 전압 생성부(150)와, 비교부(160)와, 역치 제어부(170)를 포함한다.

제1 전류 생성부(110)는 제1 전류 Iref를 생성하여 역치 전압 생성부(130)에 출력한다. 제1 전류 Iref의 전류값은, 반도체 집적 회로 장치(1)의 내부에서 고정되어 있다.

제2 전류 생성부(120)는 제2 전류 Iset를 생성하여 역치 전압 생성부(130)에 출력한다. 제2 전류 Iset의 전류값은, 반도체 집적 회로 장치(1)의 외부로부터 임의로 조정하는 것이 가능하다.

역치 전압 생성부(130)는 역치 제어 신호 S170에 따라서 역치 전압 Vth(=과전류 검출 역치에 상당)를 내부 설정값 VthH로 할지 외부 설정값 VthL(단 VthH>VthL)로 할지를 전환한다. 또한, 내부 설정값 VthH는, 제1 전류 Iref에 따라서 설정되는 고정값(=제1 설정값에 상당)이다. 한편, 외부 설정값 VthL은, 제2 전류 Iset에 따라서 설정되는 가변값(=제2 설정값에 상당)이다.

과전류 검출부(140)는 센스 전압 Vs와 역치 전압 Vth를 비교하여 과전류 보호 신호 S71을 생성한다.

참조 전압 생성부(150)는 제2 전류 Iset에 따른 참조 전압 VIset(=참조값에 상당)를 생성한다.

비교부(160)는 센스 전압 Vs와 참조 전압 VIset를 비교하여 비교 신호 VCMP를 생성한다.

역치 제어부(170)는 비교 신호 VCMP를 감시하여 역치 제어 신호 S170을 생성한다. 또한, 역치 제어 신호 S170은, 예를 들어 역치 전압 Vth로서 내부 설정값 VthH를 선택해야 할 때에 로우 레벨이 되고, 역치 전압 Vth로서 외부 설정값 VthL을 선택해야 할 때에 하이 레벨이 된다.

<제1 전류 생성부>

도 5는 제1 전류 생성부(110)의 일 구성예를 도시하는 회로도이다. 본 구성예의 제1 전류 생성부(110)는 오피 앰프(111)와, NMOSFET(112)와, 저항(113)(저항값 : R113)을 포함한다.

오피 앰프(111)의 전원단은, 내부 전원 전압 Vreg의 인가단에 접속되어 있다. 오피 앰프(111)의 기준 전위단은, 접지단 GND에 접속되어 있다. 오피 앰프(111)의 비반전 입력단(+)은, 기준 전압 Vref(예를 들어, 전원 변동이나 온도 변동 등의 영향을 받기 어려운 밴드 갭 기준 전압)의 인가단에 접속되어 있다. 오피 앰프(111)의 반전 입력단(-)과 NMOSFET(112)의 소스는, 저항(113)의 제1 단에 접속되어 있다. 저항(113)의 제2 단은, 접지단 GND에 접속되어 있다. 오피 앰프(111)의 출력단은, NMOSFET(112)의 게이트에 접속되어 있다. NMOSFET(112)의 드레인은, 제1 전류 Iref의 출력단에 접속되어 있다.

상기와 같이 접속된 오피 앰프(111)는, 비반전 입력단(+)과 반전 입력단(-)이 이미지너리 쇼트하도록, 트랜지스터(112)의 게이트 제어를 행한다. 그 결과, 저항(113)에는 고정값의 제1 전류 Iref(=Vref×R113)가 흐른다.

<제2 전류 생성부>

도 6은 제2 전류 생성부(120)의 일 구성예를 도시하는 회로도이다. 본 구성예의 제2 전류 생성부(120)는 오피 앰프(121)와, NMOSFET(122)와, 저항(123)(저항값 : R123)과, 외부 단자 SET를 포함한다.

오피 앰프(121)의 전원단은, 내부 전원 전압 Vreg의 인가단에 접속되어 있다. 오피 앰프(121)의 기준 전위단은, 접지단 GND에 접속되어 있다. 오피 앰프(121)의 비반전 입력단(+)은 기준 전압 Vref의 인가단에 접속되어 있다. 오피 앰프(121)의 반전 입력단(-)과 NMOSFET(122)의 소스는, 외부 단자 SET에 접속되어 있다. 오피 앰프(121)의 출력단은, NMOSFET(122)의 게이트에 접속되어 있다. NMOSFET(122)의 드레인은, 제2 전류 Iset의 출력단에 접속되어 있다. 저항(123)은, 반도체 집적 회로 장치(1)의 외부에 있어서, 외부 단자 SET와 접지단 GND 사이에 접속되어 있다.

상기와 같이 접속된 오피 앰프(121)는, 비반전 입력단(+)과 반전 입력단(-)이 이미지너리 쇼트하도록, 트랜지스터(122)의 게이트 제어를 행한다. 그 결과, 저항(123)에는, 자신의 저항값 R123에 따른 제2 전류 Iset(=Vref×R123)가 흐른다. 즉, 제2 전류 Iset는, 저항값 R123이 높을수록 커지고, 반대로, 저항값 R123이 낮을수록 작아진다. 따라서, 외장형의 저항(123)을 사용하여 제2 전류 Iset를 임의로 조정하는 것이 가능해진다. 또한, 오피 앰프(121) 내부의 차동단을 캐스코드 회로로 하면, 제2 전류 Iset의 설정 정밀도를 높이는 것이 가능해진다.

<역치 전압 생성부ㆍ과전류 검출부>

도 7은 역치 전압 생성부(130)와 과전류 검출부(140)의 일 구성예를 도시하는 회로도이다. 역치 전압 생성부(130)는 전류원(131)과, 저항(132)과, 커런트 미러(133)를 포함한다. 한편, 과전류 검출부(140)는 콤퍼레이터(141)를 포함한다.

전류원(131)은 커런트 미러부(133)의 전류 입력단과 정전압 VBBM5의 인가단 사이에 접속되어 있고, 역치 제어 신호 S170에 따라서 제1 전류 Iref와 제2 전류 Iset 중 한쪽을 선택 출력한다. 보다 구체적으로 설명하면, 전류원(131)은 역치 제어 신호 S170이 로우 레벨일 때에 제1 전류 Iref를 선택 출력하고, 역치 제어 신호 S170이 하이 레벨일 때에 제2 전류 Iset를 선택 출력한다.

저항(132)은 커런트 미러부(133)의 전류 출력단과 출력 전압 Vo의 인가단(=외부 단자 T2) 사이에 접속되어 있고, 역치 제어 신호 S170에 따라서, 그 저항값이 제1 저항값 Rref1과 제2 저항값 Rref2 중 한쪽으로 전환된다. 보다 구체적으로 설명하면, 저항(132)의 저항값은, 역치 제어 신호 S170이 로우 레벨일 때에 제1 저항값 Rref1이 되고, 역치 제어 신호 S170이 하이 레벨일 때에 제2 저항값 Rref2가 된다.

커런트 미러부(133)는 정전압 VBB_REF와 승압 전압 VG의 공급을 받아 동작하고, 전류원(131)으로부터 입력되는 제1 전류 Iref 또는 제2 전류 Iset를 미러하여 저항(132)에 출력한다. 따라서, 커런트 미러부(133)의 전류 출력단(=저항(132)의 고전위단)에는, 역치 제어 신호 S170에 따라서 그 전압값이 전환되는 역치 전압 Vth가 생성된다. 보다 구체적으로 설명하면, 역치 전압 Vth는, 역치 제어 신호 S170이 로우 레벨일 때에 내부 설정값 VthH(=Iref×Rref1)가 되고, 역치 제어 신호 S170이 하이 레벨일 때에 외부 설정값 VthL(=Iset×Rref2)이 된다. 또한, 커런트 미러부(133)는 제1 전원계(VBB_REF-VBBM5계)로부터 제2 전원계(VG-Vo계)에 제1 전류 Iref 또는 제2 전류 Iset를 전달하는 레벨 시프터로서도 기능한다.

또한, 정전압 VBB_REF 및 정전압 VBBM5는, 모두, 반도체 집적 회로 장치(1)의 내부에서 생성되는 기준 전압이며, 예를 들어 VBB_REF≒VBB, VBBM5≒VBB-5V가 된다.

콤퍼레이터(141)의 전원단은, 승압 전압 VG의 인가단에 접속되어 있다. 콤퍼레이터(141)의 기준 전위단은, 출력 전압 Vo의 인가단(외부 단자 T2)에 접속되어 있다. 콤퍼레이터(141)의 비반전 입력단(+)은 센스 전압 Vs의 인가단에 접속되어 있다. 콤퍼레이터(141)의 반전 입력단(-)은 역치 전압 Vth의 인가단에 접속되어 있다. 이와 같이 하여 접속된 콤퍼레이터(141)는 센스 전압 Vs와 역치 전압 Vth를 비교하여 과전류 보호 신호 S71을 생성한다. 과전류 보호 신호 S71은, 센스 전압 Vs가 역치 전압 Vth보다도 낮을 때에 로우 레벨(=과전류 검출 시의 논리 레벨)이 되고, 센스 전압 Vs가 역치 전압 Vth보다도 높을 때에 하이 레벨(=과전류 미검출 시의 논리 레벨)이 된다.

도 8은 과전류 설정값의 일례를 도시하는 모식도이다. 앞서도 설명한 바와 같이, 센스 전압 Vs와 비교되는 역치 전압 Vth는, 역치 제어 신호 S170에 따라서, 내부 설정값 VthH와 외부 설정값 VthL 중 한쪽으로 전환된다. 이것은, 출력 전류 Io와 비교되는 과전류 설정값 Iocp가 내부 설정값 IocpH와 외부 설정값 IocpL 중 한쪽으로 전환되는 것과 등가이다.

또한, 내부 설정값 IocpH는, 부하(3)의 쇼트 이상이 발생한 경우라도 반도체 집적 회로 장치(1)가 파괴되지 않도록, NMOSFET(10)의 온 저항값이나 소자 내압에 따른 고정값(예를 들어 15A 정도)으로 하는 것이 바람직하다. 이와 같이, 내부 설정값 IocpH는, 어디까지나 반도체 집적 회로 장치(1) 자체의 보호를 목적으로 하는 것이며, 출력 전류 Io의 정상값으로부터 크게 괴리되는 경우도 많다.

한편, 외부 설정값 IocpL은, 부하(3)에 따라서 출력 전류 Io의 이상값이 상이한 것을 감안하여, 부하(3)에 따른 가변값(예를 들어 1A 내지 10A)으로 하는 것이 바람직하다. 예를 들어, 밸브 램프 구동 시의 출력 전류 Io는, 솔레노이드 구동 시의 출력 전류 Io보다도 일반적으로 크다. 이것을 감안하면, 밸브 램프 구동 시에는, 솔레노이드 구동 시보다 외부 설정값 IocpL을 조금 높게 설정하면 된다. 반대로, 발광 다이오드 구동 시의 출력 전류 Io는, 솔레노이드 구동 시의 출력 전류 Io보다도 일반적으로 작다. 이것을 감안하면, 발광 다이오드 구동 시에는, 솔레노이드 구동 시보다 외부 설정값 IocpL을 조금 낮게 설정하면 된다.

그런데, 반도체 집적 회로 장치(1)의 구동 대상으로 되는 부하(3)에는, 그 정상 동작으로서 순시적으로 큰 출력 전류 Io를 흘릴 필요가 있는 것도 존재한다. 예를 들어, 밸브 램프의 기동 시에는, 정상 동작 시보다도 큰 돌입 전류가 순시적으로 흐른다. 부하(3)에 따라서는, 기동 시의 출력 전류 Io와 정상 동작 시의 출력 전류 Io 사이에서 수십배의 차가 발생하는 경우도 있다.

그 때문에, 순간 전류의 확보와 부하(3)에 따른 과전류 보호를 양립하기 위해서는, 출력 전류 Io와 비교되는 과전류 설정값 Iocp(나아가서는, 센스 전압 Vs와 비교되는 역치 전압 Vth)를 적절한 타이밍에 전환해 줄 필요가 있다.

이하에서는, 역치 전압 Vth의 적절한 전환 제어를 실현하기 위한 수단(참조 전압 생성부(150), 비교부(160) 및 역치 제어부(170))에 대하여, 상세한 설명을 행한다.

<참조 전압 생성부ㆍ비교부>

도 9는 참조 전압 생성부(150)와 비교부(160)의 일 구성예를 도시하는 회로도이다. 참조 전압 생성부(150)는 전류원(151)과 저항(152)(저항값 : R152)을 포함한다. 또한, 비교부(160)는 콤퍼레이터(161)를 포함한다.

전류원(151)은 승압 전압 VG의 인가단과 저항(152) 사이에 접속되어 있고, 제2 전류 생성부(120)에서 생성되는 제2 전류 Iset(보다 정확하게는, 제2 전류 Iset와 등가의 가변 전류)를 출력한다.

저항(152)은 전류원(151)과 출력 전압 Vo의 인가단(=외부 단자 T2) 사이에 접속되어 있고, 제2 전류 Iset에 따른 참조 전압 VIset(=Iset×R152)를 생성하는 전류/전압 변환 소자이다.

콤퍼레이터(161)의 전원단은, 승압 전압 VG의 인가단에 접속되어 있다. 콤퍼레이터(161)의 기준 전위단은, 출력 전압 Vo의 인가단(외부 단자 T2)에 접속되어 있다. 콤퍼레이터(161)의 비반전 입력단(+)은 센스 전압 Vs의 인가단에 접속되어 있다. 콤퍼레이터(161)의 반전 입력단(-)은 참조 전압 VIset의 인가단에 접속되어 있다. 이와 같이 접속된 콤퍼레이터(161)는 센스 전압 Vs와 참조 전압 VIset를 비교하여 비교 신호 VCMP를 생성한다. 비교 신호 VCMP는, 센스 전압 Vs가 참조 전압 VIset보다도 낮을 때에 로우 레벨이 되고, 센스 전압 Vs가 참조 전압 VIset보다도 높을 때에 하이 레벨이 된다.

또한, 저항(152)의 저항값 R152는, 비교 신호 VCMP에 따라서 제1 저항값 Rdet1과 제2 저항값 Rdet2(단 Rdet1>Rdet2) 중 한쪽으로 전환된다. 보다 구체적으로 설명하면, 저항(152)의 저항값 R152는, 비교 신호 VCMP가 로우 레벨일 때에 제1 저항값 Rdet1이 되고, 비교 신호 VCMP가 하이 레벨일 때에 제2 저항값 Rdet2가 된다. 이와 같은 저항값 R152의 전환 제어에 의해, 비교부(160)에 히스테리시스 특성을 부여할 수 있다.

<역치 제어부>

도 10은 역치 제어부(170)의 일 구성예를 도시하는 회로도이다. 역치 제어부(170)는 콤퍼레이터(171)와, 전류원(172)과, 레벨 시프터(173)와, RS 플립플롭(174)과, 방전 제어부(175)와, NMOSFET(176)와, 캐패시터(177)와, 외부 단자 DLY를 포함한다.

콤퍼레이터(171)의 전원단은, 내부 전원 전압 Vreg의 인가단에 접속되어 있다. 콤퍼레이터(171)의 기준 전위단은, 접지단 GND에 접속되어 있다. 콤퍼레이터(171)의 비반전 입력단(+)은 외부 단자 DLY(충전 전압 Vd의 인가단)에 접속되어 있다. 콤퍼레이터(171)의 반전 입력단(-)은 마스크 기간 만료 전압 Vdref의 인가단에 접속되어 있다. 이와 같이 접속된 콤퍼레이터(171)는, 충전 전압 Vd와 마스크 기간 만료 전압 Vdref를 비교하여 내부 신호 Sx를 생성한다. 내부 신호 Sx는, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 높을 때에 하이 레벨이 되고, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 낮을 때에 로우 레벨이 된다.

전류원(172)은 내부 전원 전압 Vreg의 인가단과 외부 단자 DLY 사이에 접속되어 있고, 소정의 충전 전류 Id를 생성한다. 또한, 전류원(172)의 동작 가부는, 내부 신호 Sy(=레벨 시프트된 비교 신호 VCMP에 상당)에 따라서 제어된다. 보다 구체적으로 설명하면, 전류원(172)은 내부 신호 Sy가 하이 레벨일 때에 동작 상태가 되고, 내부 신호 Sy가 로우 레벨일 때에 비동작 상태가 된다.

레벨 시프터(173)는 승압 전압 VG와 출력 전압 Vo 사이에서 펄스 구동되는 비교 신호 VCMP를 레벨 시프트시킴으로써, 내부 전원 전압 Vreg와 접지 전압 GND의 펄스 구동되는 내부 신호 Sy를 생성한다. 따라서, 비교 신호 VCMP가 하이 레벨(=VG)일 때에는, 내부 신호 Sy도 하이 레벨(=Vreg)이 되고, 비교 신호 VCMP가 로우 레벨(=Vo)일 때에는, 내부 신호 Sy도 로우 레벨(=GND)이 된다.

RS 플립플롭(174)은 세트단(S)에 입력되는 내부 신호 Sx와 리셋단(R)에 입력되는 내부 신호 Sy에 따라서, 출력단(Q)으로부터 역치 제어 신호 S170을 출력한다. 보다 구체적으로 설명하면, RS 플립플롭(174)은 내부 신호 Sx의 상승 타이밍에 역치 제어 신호 S170을 하이 레벨로 세트하는 한편, 내부 신호 Sy의 하강 타이밍에 역치 제어 신호 S170을 로우 레벨로 리셋한다.

방전 제어부(175)는 내부 신호 Sx에 따라서, 내부 신호 Sz를 생성한다. 보다 구체적으로 설명하면, 방전 제어부(175)는 내부 신호 Sx의 상승 타이밍에 내부 신호 Sz를 소정의 방전 기간 Tdchg에 걸쳐 하이 레벨로 한다.

NMOSFET(176)는, 내부 신호 Sz에 따라서 외부 단자 DLY와 접지단 GND 사이(=캐패시터(177)의 양단간)를 도통/차단하는 방전 스위치 소자이다. 또한, NMOSFET(176)는, 내부 신호 Sz가 하이 레벨일 때에 온하고, 내부 신호 Sz가 로우 레벨일 때에 오프한다.

캐패시터(177)는 반도체 집적 회로 장치(1)의 외부에 있어서, 외부 단자 DLY와 접지단 GND 사이에 접속되어 있다. NMOSFET(176)가 오프되어 있을 때에, 전류원(172)으로부터 충전 전류 Id가 공급되면, 캐패시터(177)의 충전 전압 Vd가 상승한다. 한편, NMOSFET(176)가 온되어 있을 때에는, 캐패시터(177)가 NMOSFET(176)를 통해 방전되므로, 충전 전압 Vd가 저하된다.

<과전류 보호 동작>

도 11은 과전류 보호 동작의 일례를 나타내는 타이밍 차트이며, 위에서부터 순서대로, 외부 제어 신호 Si, 제1 전류 Iref, 제2 전류 Iset, 센스 전압 Vs, 비교 신호 VCMP, 충전 전압 Vd, 내부 신호 Sx 내지 Sz, 역치 제어 신호 S170, 역치 전압 Vth, 및, 상태 통지 신호 So가 묘사되어 있다.

시각 t11에 있어서, 외부 제어 신호 Si가 하이 레벨로 상승하면, 제1 전류 Iref의 생성 동작이 지체없이 개시된다. 단, 시각 t11에서는, 반도체 집적 회로 장치(1)의 셧 다운이 해제되어 있지 않고, NMOSFET(10)가 오프된 상태 그대로이므로, NMOSFET(10)에는 출력 전류 Io가 흐르지 않는다. 따라서, 센스 전압 Vs는 0V로 유지된 상태 그대로이다.

시각 t12에 있어서, 시각 t11로부터 소정의 기동 지연 기간 Tdly(예를 들어 5㎲)가 경과하면, 반도체 집적 회로 장치(1)의 셧 다운이 해제된다. 그 결과, NMOSFET(10)가 온되어 출력 전류 Io가 흐르기 시작하므로 센스 전압 Vs가 상승하기 시작한다. 또한, 시각 t12에서는, 제2 전류 Iset와 이것에 따른 참조 전압 VIset(본 도면에서는 VIset=VthL)의 생성 동작도 개시된다. 또한, 시각 t12에서는, 센스 전압 Vs가 참조 전압 VIset보다도 낮으므로 비교 신호 VCMP가 로우 레벨이 된다. 따라서, 역치 제어 신호 S170이 로우 레벨이 되므로, 역치 전압 Vth로서 내부 설정값 VthH가 선택된 상태로 된다.

시각 t13에 있어서, 센스 전압 Vs가 참조 전압 VIset를 상회하면, 비교 신호 VCMP가 하이 레벨이 된다. 그 결과, 내부 신호 Sy가 하이 레벨이 되므로, 충전 전압 Vd가 상승하기 시작한다. 또한, 시각 t13에서는, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 낮으므로, 내부 신호 Sx가 로우 레벨인 상태 그대로 된다. 따라서, 역치 제어 신호 S170이 로우 레벨로 유지되므로, 역치 전압 Vth로서 내부 설정값 VthH가 선택된 상태 그대로 된다. 그 때문에, 센스 전압 Vs가 외부 설정값 VthL(=VIset)을 상회하고 있어도 과전류 보호는 걸리지 않는다.

시각 t14에 있어서, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref를 상회하면, 내부 신호 Sx가 하이 레벨이 된다. 따라서, 역치 제어 신호 S170이 하이 레벨로 세트되므로, 역치 전압 Vth가 외부 설정값 VthL로 전환된다. 그 결과, 시각 t14 이후는, 센스 전압 Vs가 외부 설정값 VthL을 상회하지 않도록 과전류 보호가 걸리게 된다. 또한, 내부 신호 Sx가 하이 레벨로 상승하면, 내부 신호 Sz도 소정의 방전 기간 Tdchg에 걸쳐 하이 레벨이 되므로, 충전 전압 Vd가 0V까지 방전된다. 또한, 방전 기간 Tdchg는, 상술한 기동 지연 기간 Tdly보다도 단시간(예를 들어 3㎲)인 것이 바람직하다.

이와 같이, 역치 전압 Vth가 내부 설정값 VthH로 되어 있을 때에는, 센스 전압 Vs가 참조 전압 VIset를 상회한 상태 그대로, 소정의 마스크 기간 Tmask(=시각 t13 내지 t14)가 경과한 시점에서, 역치 전압 Vth가 외부 설정값 VthL로 전환된다. 따라서, 부하(3)에 따른 과전류 보호를 실현하는 것이 가능해진다.

한편, 본 도면에서는 명시하고 있지 않지만, 센스 전압 Vs가 순시적으로 참조 전압 VIset를 상회하였다고 해도, 마스크 기간 Tmask의 만료 전에 다시 참조 전압 VIset를 하회하면, 역치 전압 Vth가 내부 설정값 VthH로 유지된 상태 그대로 된다. 따라서, 의도하지 않은 과전류 보호가 걸리지 않으므로, 기동 시의 순간 전류를 확보하는 것이 가능해진다.

또한, 당연히, 역치 전압 Vth가 내부 설정값 VthH로 되어 있을 때에, 센스 전압 Vs가 내부 설정값 VthH를 상회하면, 그 시점에서 지체없이 과전류 보호가 걸린다. 따라서, 부하(3)의 쇼트 이상 등이 발생하였을 때에는, NMOSFET(10)를 빠르게 강제 오프할 수 있으므로, 반도체 집적 회로 장치(1) 자체의 파괴를 미연에 방지하는 것이 가능해진다.

또한, 상기의 마스크 기간 Tmask는, 외장형의 캐패시터(177)를 사용하여 임의로 조정할 수 있는 가변값이다. 보다 구체적으로 설명하면, 마스크 기간 Tmask는, 캐패시터(177)의 용량값이 클수록 길어지고, 캐패시터(177)의 용량값이 작을수록 짧아진다. 단, 마스크 기간 Tmask가 길수록, 외부 설정값 VthL을 사용한 과전류 보호의 개시 타이밍이 지연된다. 따라서, 마스크 기간 Tmask는, 기동 시에 있어서의 순간 전류의 계속 시간을 고려하여, 필요 최소한의 길이로 설정해 두는 것이 바람직하다.

또한, 반도체 집적 회로 장치(1)의 용도(부하(3)의 종류)에 따라서, 마스크 기간 Tmask를 설정할지 여부를 임의로 구분하여 사용하는 것도 가능하다. 예를 들어, 외부 단자 DLY를 오픈으로 해 두면, 마스크 기간 Tmask가 실질적으로 제로가 되므로, 외부 설정값 VthL만이 설정되어 있는 경우와 등가가 된다. 또한, 예를 들어 외부 단자 DLY를 접지단 GND와 쇼트해 두면, 마스크 기간 Tmask가 무한대가 되므로, 내부 설정값 VthH만이 설정되어 있는 경우와 등가가 된다.

시각 t15에 있어서, 센스 전압 Vs가 참조 전압 VIset를 하회하면, 비교 신호 VCMP가 로우 레벨이 되고, 나아가서는, 내부 신호 Sy가 로우 레벨이 된다. 그 결과, 역치 제어 신호 S170이 로우 레벨로 리셋되므로, 역치 전압 Vth가 내부 설정값 VthH로 전환된다.

이와 같이, 역치 전압 Vth가 외부 설정값 VthL로 되어 있을 때에는, 센스 전압 Vs가 참조 전압 VIset를 하회한 시점에서, 역치 전압 Vth가 내부 설정값 VthH로 전환된다. 즉, 외부 설정값 VthL을 사용한 과전류 보호 동작이 해제되면, 과전류 보호 회로(71)는 기동 시의 초기 상태로 되돌려진다.

시각 t16에 있어서, 외부 제어 신호 Si가 로우 레벨로 하강하면, 반도체 집적 회로 장치(1)가 셧 다운되어 상기 일련의 동작이 종료된다.

또한, 상태 통지 신호 So에 주목하면, 과전류 미검출 기간(시각 t14 내지 t15 이외)에는, 출력 전류 Io의 검출 결과에 상당하는 출력 검출 전압 V80(도면 중의 파선도 참조)이 선택 출력되고 있다. 한편, 과전류 검출 기간(시각 t14 내지 t15)에는, 출력 검출 전압 V80 대신에, 이상 플래그에 상당하는 정전압 V90이 선택 출력되고 있다.

도 12는 역치 전환 동작의 일례를 나타내는 플로우차트이다. 플로우가 개시되면, 먼저, 스텝 S101에 있어서, 역치 전압 Vth가 내부 설정값 VthH(=Iref×Rref1)로 설정된다(도 11의 시각 t12에 상당).

다음에, 스텝 S102에서는, 센스 전압 Vs가 참조 전압 VIset보다도 높은지 여부의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S103으로 진행된다. 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S102로 되돌려져 본 스텝에서의 판정이 반복된다(도 11의 시각 t12 내지 t13에 상당).

스텝 S103에서는, 스텝 S102에서의 "예" 판정을 받아, 캐패시터(177)의 충전이 개시된다(도 11의 시각 t13에 상당).

다음에, 스텝 S104에서는, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 높은지 여부의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S105로 진행된다. 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S104로 되돌려져 본 스텝에서의 판정이 반복된다(도 11의 시각 t13 내지 t14에 상당).

스텝 S105에서는, 스텝 S104에서의 "예" 판정을 받아, 캐패시터(177)가 방전된다. 또한, 스텝 S106에서는, 역치 전압 Vth가 외부 설정값 VthL(=Iset×Rref2)로 전환된다. 이들 스텝 S105 및 S106은, 도 11의 시각 t14에 상당한다.

다음에, 스텝 S107에서는, 센스 전압 Vs가 참조 전압 VIset보다도 낮은지 여부의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S101로 되돌려져, 역치 전압 Vth가 다시 내부 설정값 VthH(=Iref×Rref1)로 전환된다(도 11의 시각 t15에 상당). 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S107로 되돌려져 본 스텝에서의 판정이 반복된다(도 11의 시각 t14 내지 t15에 상당).

<사용예>

도 13은 과전류 보호 회로(71)의 제1 사용예를 도시하는 모식도이다. 예를 들어, 부하(3)가 밸브 램프인 경우에는, 본 도면 중의 실선으로 나타낸 바와 같이, 기동 시의 출력 전류 Io로서 정상 동작 시보다도 큰 순시 전류가 흐른다. 단, 상술한 마스크 기간 Tmask를 적절하게 설정해 두면, 상기의 순시 전류를 검출 대상으로부터 제외할 수 있으므로, 의도하지 않은 과전류 보호가 걸리는 일은 없다. 즉, 과대한 순시 전류가 흐르는 기동 시에는, 출력 전류 Io와 제1 설정값 IocpH가 비교되게 되고, 정상 동작 시에는 출력 전류 Io와 제2 설정값 IocpL이 비교되게 된다. 따라서, 출력 전류 Io의 구동 에어리어는, 본 도면 중의 해칭을 한 영역으로서 나타낼 수 있다.

도 14는 과전류 보호 회로(71)의 제2 사용예를 도시하는 모식도이다. 예를 들어, 부하(3)가 모터인 경우에는, 본 도면 중의 실선으로 나타낸 바와 같이, 로크 시의 출력 전류 Io로서 정상 동작 시보다도 큰 순시 전류가 흐른다. 단, 상술한 마스크 기간 Tmask를 적절하게 설정해 두면, 상기의 순시 전류를 검출 대상으로부터 제외할 수 있으므로, 의도하지 않은 과전류 보호가 걸리는 일은 없다. 즉, 과대한 순시 전류가 흐르는 로크 시에는, 출력 전류 Io와 제1 설정값 IocpH가 비교되게 되고, 정상 동작 시에는 출력 전류 Io와 제2 설정값 IocpL이 비교되게 된다. 따라서, 출력 전류 Io의 구동 에어리어는, 본 도면 중의 해칭을 한 영역으로서 나타낼 수 있다.

<작용ㆍ효과>

지금까지 설명해 온 바와 같이, 과전류 보호 회로(71)에서는, 출력 전류 Io와 비교되는 과전류 설정값 Iocp로서, 2단계의 제1 설정값 IocpH와 제2 설정값 IocpL이 준비되어 있고, 또한, 제1 설정값 IocpH로부터 제2 설정값 IocpL로 전환할 때까지의 유예 기간으로서, 소정의 마스크 기간 Tmask가 설정되어 있다.

이와 같은 구성을 채용함으로써, 순간 전류의 확보와 부하(3)에 따른 과전류 보호를 양립하는 것이 가능해진다. 특히, 부하(3)의 정상 동작 시에는, 제1 설정값 IocpH보다도 충분히 낮은 제2 설정값 IocpL과 출력 전류 Io가 비교되므로, 부하(3)의 구동 전류로부터 동떨어진 대전류가 출력 전류 Io로서 계속해서 흐르는 일은 없다. 따라서, 부하(3)에 접속되는 하니스를 종래보다도 세경화하는 것이 가능해진다.

또한, 과전류 보호 회로(71)이면, 부하(3)에 따른 과전류 보호를 ECU(2)에서 행할 필요가 없어지므로, ECU(2)의 부담(=출력 전류 Io의 상시 감시 등)을 경감하는 것이 가능해지고, 나아가서는, ECU(2)의 마이크로컴퓨터레스화를 실현하는 것이 가능해진다.

<반도체 집적 회로 장치(제2 실시 형태)>

도 15는 반도체 집적 회로 장치(1)의 제2 실시 형태를 도시하는 블록도이다. 본 실시 형태의 반도체 집적 회로 장치(1)는, 제1 실시 형태(도 1)를 베이스로 하면서, 2채널의 부하(3X 및 3Y)를 각각 개별로 구동할 수 있도록, 지금까지 설명해 온 구성 요소(기능 블록(10 내지 90), 외부 단자 T1 내지 T4 및 각종 전압, 전류, 신호 등)를 채널마다 갖고 있다.

또한, 부하(3X)의 구동에 관계되는 구성 요소에는, 부호의 말미에 「X」를 붙이고 있고, 부하(3Y)의 구동에 관계되는 구성 요소에는, 부호의 말미에 「Y」를 붙이고 있지만, 각각의 동작이나 기능에 대해서는, 말미에 「X」 및 「Y」가 붙어 있지 않은 전술한 구성 요소와 기본적으로 공통이다. 예를 들어, NMOSFET(10X 및 10Y) 각각의 동작이나 기능은, 전술한 NMOSFET(10)와 기본적으로 동일하다. 그 밖의 구성 요소에 대해서도 마찬가지이다. 따라서, 특필해야 할 사항이 없는 한, 각 구성 요소의 동작이나 기능에 대해서는 중복된 설명을 생략한다. 또한, 본 도면에서는, 출력 전류 검출부(80)와 신호 출력부(90)를 명시하고 있지 않지만, 이들 기능 블록에 대해서는 별도로 후술한다.

본 실시 형태의 반도체 집적 회로 장치(1)에서는, 2채널의 부하(3X 및 3Y)를 각각 개별로 구동할 수 있으므로, 채널마다의 기동 타이밍도 상이한 경우가 있다. 그 때문에, 각 채널에서 순간 전류의 확보와 부하에 따른 과전류 보호를 양립하기 위해서는, 기동 타이밍의 차이에 상관없이, 채널마다 상술한 마스크 기간 Tmask를 정확하게 설정해야만 한다.

이것을 실현하기 위한 가장 간이한 구성은, 전술한 과전류 보호 회로(71)(도 4를 참조)를 2채널분 준비하고, 각각을 각 채널용의 과전류 보호 회로(71X 및 71Y)로서 병렬로 설치하는 것이다. 그러나, 이와 같은 구성에서는, 마스크 기간 Tmask를 설정하기 위한 외부 단자 DLY가 2개 필요로 되므로, 반도체 집적 회로 장치(1)의 패키지 변경이나 비용 상승 등을 초래할 우려가 있다.

따라서, 이하에서는, 외부 단자 DLY의 추가를 요하지 않고, 채널마다 마스크 기간 Tmask를 정확하게 설정할 수 있는 과전류 보호 회로(71)를 제안한다.

도 16은 2채널화된 과전류 보호 회로(71)의 일 구성예를 도시하는 블록도이다. 본 구성예의 과전류 보호 회로(71)는, 제1 전류 생성부(110)와, 제2 전류 생성부(120)와, 역치 전압 생성부(130X 및 130Y)와, 과전류 검출부(140X 및 140Y)와, 참조 전압 생성부(150X 및 150Y)와, 비교부(160X 및 160Y)와, 역치 제어부(170)를 포함한다.

상기 구성 요소 중, 제1 전류 생성부(110), 제2 전류 생성부(120), 역치 전압 생성부(130X), 과전류 검출부(140X), 참조 전압 생성부(150X), 비교부(160X) 및 역치 제어부(170)는 제1 채널용의 과전류 보호 회로(71X)로서 기능한다.

한편, 상기 구성 요소 중, 제1 전류 생성부(110), 제2 전류 생성부(120), 역치 전압 생성부(130Y), 과전류 검출부(140Y), 참조 전압 생성부(150Y), 비교부(160Y) 및 역치 제어부(170)는 제2 채널용의 과전류 보호 회로(71Y)로서 기능한다.

이와 같이, 본 구성예의 과전류 보호 회로(71)에 있어서, 제1 전류 생성부(110), 제2 전류 생성부(120) 및 역치 제어부(170)는 제1 채널과 제2 채널에서 겸용되고 있다.

제1 전류 생성부(110)는 제1 전류 Iref를 생성하여 역치 전압 생성부(130X 및 130Y)에 출력한다. 제1 전류 Iref의 전류값은, 반도체 집적 회로 장치(1)의 내부에서 고정되어 있다. 제1 전류 생성부(110)의 구성은, 기본적으로 전술한 도 5에서 도시한 대로이다. 제1 전류 Iref를 역치 전압 생성부(130X 및 130Y)의 양쪽에 출력하는 수단으로서는, 예를 들어 2계통의 전류 출력단을 갖는 커런트 미러를 사용하면 된다.

제2 전류 생성부(120)는 제2 전류 Iset를 생성하여 역치 전압 생성부(130X 및 130Y)에 출력한다. 제2 전류 Iset의 전류값은, 반도체 집적 회로 장치(1)의 외부로부터 임의로 조정하는 것이 가능하다. 제2 전류 생성부(120)의 구성은, 기본적으로 전술한 도 6에서 도시한 대로이다. 제2 전류 Iset를 역치 전압 생성부(130X 및 130Y)의 양쪽에 출력하는 수단으로서는, 예를 들어 2계통의 전류 출력단을 갖는 커런트 미러를 사용하면 된다.

역치 전압 생성부(130X)는, 역치 제어 신호 S170X에 따라서 역치 전압 VthX를 내부 설정값 VthXH로 할지 외부 설정값 VthXL(단 VthXH>VthXL)로 할지를 전환한다. 또한, 내부 설정값 VthXH는, 제1 전류 Iref에 따라서 설정되는 고정값(=제1 설정값에 상당)이다. 한편, 외부 설정값 VthXL은, 제2 전류 Iset에 따라서 설정되는 가변값(=제2 설정값에 상당)이다.

역치 전압 생성부(130Y)는, 역치 제어 신호 S170Y에 따라서 역치 전압 VthY를 내부 설정값 VthYH로 할지 외부 설정값 VthYL(단 VthYH>VthYL)로 할지를 전환한다. 또한, 내부 설정값 VthYH는, 제1 전류 Iref에 따라서 설정되는 고정값(=제3 설정값에 상당)이다. 한편, 외부 설정값 VthYL은, 제2 전류 Iset에 따라서 설정되는 가변값(=제4 설정값에 상당)이다.

과전류 검출부(140X)는, 출력 전류 IoX에 따른 센스 전압 VsX와 역치 전압 VthX를 비교하여 과전류 보호 신호 S71X를 생성한다.

과전류 검출부(140Y)는, 출력 전류 IoY에 따른 센스 전압 VsY와 역치 전압 VthY를 비교하여 과전류 보호 신호 S71Y를 생성한다.

참조 전압 생성부(150X)는, 제2 전류 Iset에 따른 참조 전압 VIsetX(=제1 참조값에 상당)를 생성한다.

참조 전압 생성부(150Y)는, 제2 전류 Iset에 따른 참조 전압 VIsetY(=제2 참조값에 상당)를 생성한다.

비교부(160X)는, 센스 전압 VsX와 참조 전압 VIsetX를 비교하여 비교 신호 VCMPX를 생성한다.

비교부(160Y)는, 센스 전압 VsY와 참조 전압 VIsetY를 비교하여 비교 신호 VCMPY를 생성한다.

역치 제어부(170)는 비교 신호 VCMPX 및 VCMPY의 양쪽을 감시하여 역치 제어 신호 S170X 및 S170Y를 생성한다.

또한, 역치 제어 신호 S170X는, 예를 들어 역치 전압 VthX로서 내부 설정값 VthXH를 선택해야 할 때에 로우 레벨이 되고, 역치 전압 VthX로서 외부 설정값 VthXL을 선택해야 할 때에 하이 레벨이 된다.

한편, 역치 제어 신호 S170Y는, 예를 들어 역치 전압 VthY로서 내부 설정값 VthYH를 선택해야 할 때에 로우 레벨이 되고, 역치 전압 VthY로서 외부 설정값 VthYL을 선택해야 할 때에 하이 레벨이 된다.

<역치 제어부(제1 실시예)>

도 17은 역치 제어부(170)의 제1 실시예를 도시하는 블록도이다. 본 실시예의 역치 제어부(170)는 앞의 도 10을 베이스로 하면서, 2채널화를 실현하는 수단으로서, 콤퍼레이터(171)와, 전류원(172)과, 레벨 시프터(173X 및 173Y)와, RS 플립플롭(174X 및 174Y)과, 방전 제어부(175)와, NMOSFET(176)와, 캐패시터(177)와, 충전 제어부(178)와, 외부 단자 DLY를 포함한다.

콤퍼레이터(171)는 비반전 입력단(+)에 입력되는 충전 전압 Vd(=외부 단자 DLY에 나타나는 캐패시터(177)의 충전 전압)와, 반전 입력단(-)에 입력되는 마스크 기간 만료 전압 Vdref를 비교하여 내부 신호 Sx를 생성한다. 내부 신호 Sx는, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 높을 때에 하이 레벨이 되고, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 낮을 때에 로우 레벨이 된다. 이 점에 대해서는 앞의 도 10과 마찬가지이다.

전류원(172)은 충전 제어 신호 S178에 따라서 충전 전류 Id를 생성한다. 구체적으로 설명하면, 전류원(172)은 충전 제어 신호 S178이 하이 레벨일 때에 충전 전류 Id를 출력하고, 충전 제어 신호 S178이 로우 레벨일 때에 충전 전류 Id를 정지한다.

레벨 시프터(173X)는, 비교 신호 VCMPX를 레벨 시프트시켜 내부 신호 SyX를 생성한다.

레벨 시프터(173Y)는, 비교 신호 VCMPY를 레벨 시프트시켜 내부 신호 SyY를 생성한다.

RS 플립플롭(174X)은, 세트단(S)에 입력되는 내부 신호 Sx와 리셋단(R)에 입력되는 내부 신호 SyX에 따라서, 출력단(Q)으로부터 역치 제어 신호 S170X를 출력한다. 보다 구체적으로 설명하면, RS 플립플롭(174X)은, 내부 신호 Sx의 상승 타이밍에 역치 제어 신호 S170X를 하이 레벨로 세트하는 한편, 내부 신호 SyX의 하강 타이밍에 역치 제어 신호 S170X를 로우 레벨로 리셋한다.

RS 플립플롭(174Y)은, 세트단(S)에 입력되는 내부 신호 Sx와 리셋단(R)에 입력되는 내부 신호 SyY에 따라서, 출력단(Q)으로부터 역치 제어 신호 S170Y를 출력한다. 보다 구체적으로 설명하면, RS 플립플롭(174Y)은, 내부 신호 Sx의 상승 타이밍에 역치 제어 신호 S170Y를 하이 레벨로 세트하는 한편, 내부 신호 SyY의 하강 타이밍에 역치 제어 신호 S170Y를 로우 레벨로 리셋한다.

방전 제어부(175)는, 내부 신호 Sx에 따라서, 내부 신호 Sz를 생성한다. 보다 구체적으로 설명하면, 방전 제어부(175)는 내부 신호 Sx의 상승 타이밍에 내부 신호 Sz를 소정의 방전 기간 Tdchg에 걸쳐 하이 레벨로 한다. 이 점에 대해서는, 앞의 도 10과 마찬가지이다.

NMOSFET(176)는, 내부 신호 Sz에 따라서 외부 단자 DLY와 접지단 GND 사이(=캐패시터(177)의 양단간)를 도통/차단하는 방전 스위치 소자이다. 또한, NMOSFET(176)는, 내부 신호 Sz가 하이 레벨일 때에 온하고, 내부 신호 Sz가 로우 레벨일 때에 오프한다. 이 점에 대해서도, 앞의 도 10과 마찬가지이다.

캐패시터(177)는, 반도체 집적 회로 장치(1)의 외부에 있어서, 외부 단자 DLY와 접지단 GND 사이에 접속되어 있다. NMOSFET(176)가 오프되어 있을 때에, 전류원(172)으로부터 충전 전류 Id가 공급되면, 캐패시터(177)의 충전 전압 Vd가 상승한다. 한편, NMOSFET(176)가 온되어 있을 때에는, 캐패시터(177)가 NMOSFET(176)를 통해 방전되므로, 충전 전압 Vd가 저하된다. 이 점에 대해서도, 앞의 도 10과 마찬가지이다.

충전 제어부(178)는 내부 신호 SyX 및 SyY(나아가서는 비교 신호 VCMPX 및 VCMPY)의 양쪽에 따라서 충전 제어 신호 S178을 생성한다. 또한, 충전 제어 신호 S178은, 기본적으로, 내부 신호 SyX 또는 SyY의 상승 타이밍에 하이 레벨(=충전 시의 논리 레벨)이 된다.

도 18은 제1 실시예의 역치 전환 동작을 나타내는 타이밍 차트이며, 위에서부터 순서대로, 센스 전압 VsX 및 VsY, 비교 신호 VCMPX 및 VCMPY(내부 신호 SyX 및 SyY와 등가), 충전 전압 Vd, 내부 신호 Sx 및 Sz, 역치 제어 신호 S170X 및 S170Y, 및, 역치 전압 VthX 및 VthY가 각각 묘사되어 있다.

시각 t21에 있어서, NMOSFET(10X)가 온되면, 센스 전압 VsX가 상승하기 시작한다. 단, 시각 t21에서는, 센스 전압 VsX가 참조 전압 VIsetX보다도 낮으므로, 비교 신호 VCMPX(=내부 신호 SyX)가 로우 레벨이 된다. 따라서, 역치 제어 신호 S170X가 로우 레벨이 되므로, 역치 전압 VthX로서 내부 설정값 VthXH가 선택된 상태가 된다. 또한, 시각 t21에서는, NMOSFET(10Y)가 오프된 상태 그대로이며, 센스 전압 VsY가 0V로 유지되어 있다.

시각 t22에 있어서, 센스 전압 VsX가 참조 전압 VIsetX를 상회하면, 비교 신호 VCMPX(=내부 신호 SyX)가 하이 레벨이 되고, 충전 전압 Vd가 상승하기 시작한다. 단, 시각 t22에서는, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 낮으므로, 내부 신호 Sx가 로우 레벨인 상태 그대로 된다. 따라서, 역치 제어 신호 S170X가 로우 레벨로 유지되고, 역치 전압 VthX로서 내부 설정값 VthXH가 선택된 상태 그대로 된다. 그 때문에, 센스 전압 VsX가 외부 설정값 VthXL(=VIsetX)을 상회하고 있어도 과전류 보호는 걸리지 않는다. 또한, 시각 t22에서는, NMOSFET(10Y)가 오프된 상태 그대로이며, 센스 전압 VsY가 0V로 유지되어 있다.

시각 t23에서는, NMOSFET(10Y)가 온되어, 센스 전압 VsY가 상승하기 시작한다. 또한, 시각 t23에서는, 센스 전압 VsY가 참조 전압 VIsetY보다도 낮으므로, 비교 신호 VCMPY(=내부 신호 SyY)가 로우 레벨이 된다. 따라서, 역치 제어 신호 S170Y가 로우 레벨이 되므로, 역치 전압 VthY로서 내부 설정값 VthYH가 선택된 상태가 된다.

시각 t24에 있어서, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref를 상회하면, 내부 신호 Sx가 하이 레벨이 된다. 또한, 시각 t24에서는, 비교 신호 VCMPX(=내부 신호 SyX)가 이미 하이 레벨(=리셋 해제 시의 논리 레벨)이 되어 있다. 따라서, 역치 제어 신호 S170X가 하이 레벨로 세트되고, 역치 전압 VthX가 외부 설정값 VthXL로 전환된다. 그 결과, 시각 t24 이후, 센스 전압 VsX가 외부 설정값 VthXL을 상회하지 않도록, 과전류 보호가 걸리게 된다. 또한, 내부 신호 Sx가 하이 레벨이 되면, 내부 신호 Sz도 소정의 방전 기간 Tdchg에 걸쳐 하이 레벨이 되므로, 충전 전압 Vd가 0V까지 방전된다.

즉, 역치 전압 VthX에 주목하면, 역치 전압 VthX가 내부 설정값 VthXH로 되어 있을 때에는, 센스 전압 VsX가 참조 전압 VIsetX를 상회한 상태 그대로, 소정의 마스크 기간 Tmask(=시각 t22 내지 t24)가 경과한 시점에서, 역치 전압 VthX가 외부 설정값 VthXL로 전환된다. 따라서, 부하(3X)에 따른 과전류 보호를 실현하는 것이 가능해진다.

한편, 시각 t24에서는, 비교 신호 VCMPY(=내부 신호 SyY)가 로우 레벨(=리셋 시의 논리 레벨)로 유지되어 있다. 따라서, 내부 신호 Sx가 하이 레벨로 상승해도, 역치 제어 신호 S170Y가 로우 레벨로 유지되므로, 역치 전압 VthY로서 내부 설정값 VthYH가 선택된 상태 그대로 된다.

시각 t25에 있어서, 센스 전압 VsY가 참조 전압 VIsetY를 상회하면, 비교 신호 VCMPY(=내부 신호 SyY)가 하이 레벨이 되므로, 충전 전압 Vd가 다시 상승하기 시작한다. 단, 시각 t25에서는, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 낮으므로, 내부 신호 Sx가 로우 레벨인 상태 그대로 된다. 따라서, 역치 제어 신호 S170Y가 로우 레벨로 유지되고, 역치 전압 VthY로서 내부 설정값 VthYH가 선택된 상태 그대로 된다. 그 때문에, 센스 전압 VsY가 외부 설정값 VthYL(=VIsetY)을 상회하고 있어도 과전류 보호는 걸리지 않는다.

또한, 이하의 설명에서는, 비교 신호 VCMPX의 상승 타이밍과 비교 신호 VCMPY의 상승 타이밍의 차(=제1 채널의 기동 타이밍과 제2 채널의 기동 타이밍의 차)를 시프트 기간 Tshift라 칭한다.

시각 t26에 있어서, 센스 전압 VsX가 참조 전압 VIsetX를 하회하면, 비교 신호 VCMPX(=내부 신호 SyX)가 로우 레벨이 된다. 그 결과, 역치 제어 신호 S170X가 로우 레벨로 리셋되므로, 역치 전압 VthX가 내부 설정값 VthXH로 전환된다.

즉, 역치 전압 VthX에 주목하면, 역치 전압 VthX가 외부 설정값 VthXL로 되어 있을 때에는, 센스 전압 VsX가 참조 전압 VIsetX를 하회한 시점에서, 역치 전압 VthX가 내부 설정값 VthXH로 전환된다.

시각 t27에 있어서, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref를 상회하면, 내부 신호 Sx가 하이 레벨이 된다. 또한, 시각 t27에서는, 비교 신호 VCMPY(=내부 신호 SyY)가 이미 하이 레벨(=리셋 해제 시의 논리 레벨)이 되어 있다. 따라서, 역치 제어 신호 S170Y가 하이 레벨로 세트되고, 역치 전압 VthY가 외부 설정값 VthXL로 전환된다. 그 결과, 시각 t27 이후, 센스 전압 VsY가 외부 설정값 VthYL을 상회하지 않도록, 과전류 보호가 걸리게 된다. 또한, 내부 신호 Sx가 하이 레벨이 되면, 내부 신호 Sz도 소정의 방전 기간 Tdchg에 걸쳐 하이 레벨이 되므로, 충전 전압 Vd가 0V까지 방전된다.

즉, 역치 전압 VthY에 주목하면, 역치 전압 VthY가 내부 설정값 VthYH로 되어 있을 때에는, 센스 전압 VsY가 참조 전압 VIsetY를 상회한 상태 그대로, 소정의 마스크 기간 Tmask(=시각 t25 내지 t27)가 경과한 시점에서, 역치 전압 VthY가 외부 설정값 VthYL로 전환된다. 따라서, 부하(3Y)에 따른 과전류 보호를 실현하는 것이 가능해진다.

또한, 시각 t27에서는, 비교 신호 VCMPX(=내부 신호 SyX)가 이미 로우 레벨(=리셋 시의 논리 레벨)로 하강해 있다. 따라서, 내부 신호 Sx가 하이 레벨로 상승해도, 역치 제어 신호 S170X가 로우 레벨로 유지되므로, 역치 전압 VthX로서 내부 설정값 VthXH가 선택된 상태 그대로 된다.

시각 t28에 있어서, 센스 전압 VsY가 참조 전압 VIsetY를 하회하면, 비교 신호 VCMPY(=내부 신호 SyY)가 로우 레벨이 된다. 그 결과, 역치 제어 신호 S170Y가 로우 레벨로 리셋되므로, 역치 전압 VthY가 내부 설정값 VthYH로 전환된다.

즉, 역치 전압 VthY에 주목하면, 역치 전압 VthY가 외부 설정값 VthYL로 되어 있을 때에는, 센스 전압 VsY가 참조 전압 VIsetY를 하회한 시점에서, 역치 전압 VthY가 내부 설정값 VthYH로 전환된다.

상기 일련의 역치 전환 동작으로부터 알 수 있는 바와 같이, 본 실시예의 역치 제어부(170)이면, 외부 단자 DLY의 추가를 요하지 않고, 채널마다 마스크 기간 Tmask(시각 t22 내지 t23 및 시각 t25 내지 t27)를 정확하게 설정하는 것이 가능해진다.

또한, 본 도면에서는, Tshift>Tmask인 경우를 예로 들어 설명을 행하였지만, Tshift≤Tmask인 경우에는, 상기 일련의 역치 전환 동작에 문제가 발생할 우려가 있다. 이하에서는, 그 문제점에 대하여 상세하게 설명한다.

도 19는 제1 실시예의 문제점을 나타내는 타이밍 차트이며, 위에서부터 순서대로, 비교 신호 VCMPX 및 VCMPY, 내부 신호 Sx, 및, 역치 제어 신호 S170X 및 S170Y에 대하여, Tshift<Tmask인 경우의 거동이 묘사되어 있다.

본 도면의 예에서는, Tshift<Tmask이기 때문에, 시각 t31에서 비교 신호 VCMPX가 하이 레벨로 상승한 후, 마스크 기간 Tmask가 경과하는 것보다도 먼저, 시각 t32에서 비교 신호 VCMPY가 하이 레벨로 상승하였다.

따라서, 시각 t31로부터 마스크 기간 Tmask가 경과하고, 시각 t33에서 내부 신호 Sx가 하이 레벨로 상승하였을 때에는, 비교 신호 VCMPX뿐만 아니라, 비교 신호 VCMPY도 이미 하이 레벨이 되어 있다. 그 때문에, 시각 t33에서는, 역치 제어 신호 S170X 및 S170Y가 동시에 하이 레벨이 된다.

이 경우, 먼저 기동한 선발 채널에는 특별히 문제가 발생하지 않지만, 후에 기동한 후발 채널에 대해서는, 시프트 기간 Tshift의 분만큼 마스크 기간 Tmask가 짧아지므로, 순간 전류의 확보에 지장을 초래할 우려가 있다. 이하에서는, 이 문제점을 해소할 수 있는 역치 제어부(170)의 제2 실시예를 제안한다.

<역치 제어부(제2 실시예)>

도 20은 역치 제어부(170)의 제2 실시예를 도시하는 블록도이다. 본 실시예의 역치 제어부(170)는 전술한 제1 실시예(도 17)를 베이스로 하면서, 방전 제어부(175)에 있어서, 내부 신호 Sx뿐만 아니라, 내부 신호 SyX 및 SyY(비교 신호 VCMPX 및 VCMPY와 등가)와 역치 제어 신호 S170X 및 S170Y의 입력도 접수하는 점에 특징을 갖는다. 따라서, 이하에서는, 방전 제어부(175)의 구성과 동작에 대하여 중점적으로 설명한다.

도 21은 방전 제어부(175)의 일 구성예를 도시하는 블록도이다. 본 도면의 방전 제어부(175)는 부정 논리합 연산기 NOR1과, 논리곱 연산기 AND1 내지 AND3과, 논리합 연산기 OR1과, 인버터 INV1 내지 INV3과, 펄스 생성부 PG1과, 저항 R1과, 캐패시터 C1을 포함한다.

부정 논리합 연산기 NOR1은, 역치 제어 신호 S170X 및 S170Y의 부정 논리합연산에 의해, 논리 신호 SA를 생성한다. 따라서, 논리 신호 SA는, 역치 제어 신호 S170X 및 S170Y가 모두 로우 레벨일 때에 하이 레벨이 되고, 역치 제어 신호 S170X 및 S170Y 중 적어도 한쪽이 하이 레벨일 때에 로우 레벨이 된다.

논리곱 연산기 AND1은, 내부 신호 SyX 및 SyY의 논리곱 연산에 의해, 논리 신호 SB를 생성한다. 따라서, 논리 신호 SB는, 내부 신호 SyX 및 SyY가 모두 하이 레벨일 때에 하이 레벨이 되고, 내부 신호 SyX 및 SyY 중 적어도 한쪽이 로우 레벨일 때에 로우 레벨이 된다.

논리곱 연산기 AND2는, 논리 신호 SA 및 SB의 논리곱 연산에 의해, 논리 신호 SC를 생성한다. 따라서, 논리 신호 SC는, 논리 신호 SA 및 SB가 모두 하이 레벨일 때에 하이 레벨이 되고, 논리 신호 SA 및 SB 중 적어도 한쪽이 로우 레벨일 때에 로우 레벨이 된다.

인버터 INV1은, 논리 신호 SC를 논리 반전하여 반전 논리 신호 SCB를 생성한다.

저항 R1과 캐패시터 C1은, 반전 논리 신호 SCB를 소정의 시상수 τ(=R×C)로 둔화시킨 적분 파형의 논리 신호 SD를 생성한다.

인버터 INV2 및 INV3은, 논리 신호 SD와 소정의 역치(=인버터 INV2 및 INV3의 논리 반전 역치)를 비교하여 구형 파형의 논리 신호 SE를 생성한다.

논리곱 연산기 AND3은, 논리 신호 SC 및 SE의 논리곱 연산에 의해, 논리 신호 SF를 생성한다. 따라서, 논리 신호 SF는, 논리 신호 SC 및 SE가 모두 하이 레벨일 때에 하이 레벨이 되고, 논리 신호 SC 및 SE 중 적어도 한쪽이 로우 레벨일 때에 로우 레벨이 된다.

펄스 생성부 PG1은, 내부 신호 Sx의 상승 타이밍에 논리 신호 SG에 소정의 펄스폭(=방전 기간 Tdchg에 상당)을 갖는 원샷 펄스를 생성한다.

논리합 연산기 OR1은, 논리 신호 SF 및 SG의 논리합 연산에 의해, 내부 신호 Sz를 생성한다. 따라서, 내부 신호 Sz는, 논리 신호 SF 및 SG가 모두 로우 레벨일 때에 로우 레벨이 되고, 논리 신호 SF 및 SG 중 적어도 한쪽이 하이 레벨일 때에 하이 레벨이 된다.

도 22는 제2 실시예의 역치 전환 동작을 나타내는 타이밍 차트이며, 위에서부터 순서대로, 비교 신호 VCMPX 및 VCMPY(내부 신호 SyX 및 SyY와 등가), 논리 신호 SA 내지 SG, 내부 신호 Sz, 충전 전압 Vd, 내부 신호 Sx 및 역치 제어 신호 S170X 및 S170Y에 대하여, Tshift<Tmask인 경우의 거동이 묘사되어 있다.

본 도면의 예에서는, 시각 t41에서 비교 신호 VCMPX가 하이 레벨로 상승한 후, 마스크 기간 Tmask가 경과하는 것보다도 먼저, 시각 t42에서 비교 신호 VCMPY가 하이 레벨로 상승하였다. 즉, 시각 t42의 시점에서는, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref에 도달하지 않았고, 내부 신호 Sx는 하이 레벨로 상승하지 않았다.

여기서, 방전 제어부(175)의 내부 동작에 주목하면, 시각 t42에서는, 역치 제어 신호 S170X 및 S170Y가 모두 로우 레벨이기 때문에, 논리 신호 SA가 하이 레벨이 되어 있다. 또한, 시각 t42에서는, 비교 신호 VCMPX 및 VCMPY(나아가서는 내부 신호 SyX 및 SyY)가 모두 하이 레벨이 되므로, 논리 신호 SB가 하이 레벨로 상승한다. 따라서, 논리 신호 SC가 하이 레벨로 상승하고, 논리 신호 SD가 시상수 τ로 저하되기 시작한다. 단, 시각 t42의 시점에서는, 논리 신호 SD가 인버터 INV2의 논리 반전 역치보다도 높으므로, 논리 신호 SE가 하이 레벨로 유지되어 있다.

따라서, 시각 t42에서는, 논리 신호 SC 및 SE가 모두 하이 레벨이 되므로, 논리 신호 SF가 하이 레벨로 상승하고, 나아가서는, 내부 신호 Sz가 하이 레벨로 상승한다. 그 결과, 충전 전압 Vd가 방전된다.

이와 같이, 비교 신호 VCMPX 및 VCMPY 중 한쪽이 하이 레벨로 상승하여 캐패시터(177)의 충전 동작이 개시된 후, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref를 상회하는 것보다도 먼저, 비교 신호 VCMPX 및 VCMPY 중 다른 쪽이 하이 레벨로 상승하였을 때에는, 캐패시터(177)가 일단 방전되므로, 마스크 기간 Tmask의 계시 동작이 리셋된다.

그 후, 시각 t43에 있어서, 논리 신호 SD가 인버터 INV2의 논리 반전 역치를 하회하면, 논리 신호 SE가 로우 레벨로 하강한다. 그 결과, 논리 신호 SF가 로우 레벨로 하강하고, 나아가서는, 내부 신호 Sz가 로우 레벨로 하강하므로, 상기의 방전 동작이 정지되고 충전 전압 Vd가 다시 상승으로 전환된다.

또한, 논리 신호 SF의 하이 레벨 기간(=시각 t42 내지 t43)은, 충전 전압 Vd의 방전 기간 Tdchg2에 상당한다. 이 방전 기간 Tdchg2는, 저항 R1과 캐패시터 C1의 시상수 τ에 따라서 임의로 설정하는 것이 가능하고, 예를 들어 상술한 방전 기간 Tdchg와 동값(예를 들어 3㎲)으로 설정하면 된다.

그 후, 시각 t44에 있어서, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref를 상회하면, 내부 신호 Sx가 하이 레벨로 상승한다. 이 시점에서는, 비교 신호 VCMPX뿐만 아니라, 비교 신호 VCMPY도 이미 하이 레벨이 되어 있다. 그 때문에, 시각 t44에서는, 역치 제어 신호 S170X 및 S170Y가 동시에 하이 레벨이 된다.

상기의 역치 전환 동작에 의해, 후발 채널의 역치 제어 신호 S170Y에 대해서는, 그 마스크 기간이 본래의 설정값(=Tmask)이 된다. 한편, 선발 채널의 역치 제어 신호 S170X에 대해서는, 그 마스크 기간이 본래의 설정값보다도 긴 값(=Tmask+α)이 된다.

또한, 시각 t44에 있어서, 내부 신호 Sx가 하이 레벨로 상승하면, 논리 신호 SG에 소정의 펄스폭(=Tdchg)을 갖는 원샷 펄스가 생성되므로, 내부 신호 Sz가 하이 레벨이 되고, 충전 전압 Vd가 방전된다.

또한, 시각 t44에 있어서, 역치 제어 신호 S170X 및 S170Y가 하이 레벨로 상승하면, 논리 신호 SA가 로우 레벨로 하강하고, 논리 신호 SC가 로우 레벨로 하강한다. 그 결과, 논리 신호 SD가 시상수 τ로 상승을 개시하고, 논리 신호 SD가 인버터 INV2의 논리 반전 역치를 상회한 시점에서, 논리 신호 SE가 하이 레벨로 상승한다. 단, 이때에는, 논리 신호 SC가 이미 로우 레벨이 되어 있으므로, 논리 신호 SF는 로우 레벨로 유지된 상태 그대로 된다.

상기한 바와 같이, 본 실시예의 역치 제어부(170)이면, Tshift<Tmask여도, 후발 채널의 마스크 기간이 짧아지지 않으므로, 순간 전류의 확보에 지장을 초래할 우려가 없어진다.

또한, 본 도면에서는, Tshift<Tmask인 경우를 예로 들어 설명을 행하였지만, Tshift=Tmask(또는 Tshift≒Tmask)라는 크리티컬한 조건 하에서는, 제2 실시예를 채용해도 또한, 의도하지 않은 문제가 발생할 우려가 있다. 이하에서는, 그 문제점에 대하여 상세하게 설명한다.

도 23은 제2 실시예의 문제점을 나타내는 타이밍 차트이며, 위에서부터 순서대로, 비교 신호 VCMPX 및 VCMPY(내부 신호 SyX 및 SyY와 등가), 충전 전압 Vd, 내부 신호 Sx, 및, 역치 제어 신호 S170X 및 S170Y에 대하여, Tshift=Tmask인 경우의 거동이 묘사되어 있다.

본 도면의 예에서는, Tshift=Tmask이기 때문에, 시각 t51에 있어서, 비교 신호 VCMPX가 하이 레벨로 상승한 후, 시각 t52에 있어서, 마스크 기간 Tmask가 경과함과 동시에, 비교 신호 VCMPY가 하이 레벨로 상승한다.

여기서, 상술한 방전 동작(도 22의 시각 t42를 참조)이 제때 이루어지지 않아, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref를 상회하고, 내부 신호 Sx가 하이 레벨로 상승하면, 역치 제어 신호 S170X 및 S170Y가 동시에 하이 레벨이 된다. 그 결과, 후발 채널의 마스크 기간이 제로가 되므로, 순간 전류를 확보할 수 없게 된다. 이하에서는, 이 문제점을 해소할 수 있는 역치 제어부(170)의 제3 실시예를 제안한다.

<역치 제어부(제3 실시예)>

도 24는 역치 제어부(170)의 제3 실시예를 도시하는 블록도이다. 본 실시예의 역치 제어부(170)는 전술한 제2 실시예(도 20)를 베이스로 하면서, 지연부(179X 및 179Y)가 설치되어 있는 점에 특징을 갖는다. 따라서, 제2 실시예와 마찬가지의 구성 요소에 대해서는, 도 20과 동일한 부호를 붙임으로써 중복된 설명을 생략하고, 이하에서는, 지연부(179X 및 179Y)에 대하여 중점적인 설명을 행한다.

지연부(179X)는, 내부 신호 SyX(비교 신호 VCMPX와 등가)에 지연을 부여하여 지연 신호 SyXd를 생성한다. 또한, 지연부(179X)는, 지연 신호 SyXd의 상승 타이밍에만 지연을 부여하고, 지연 신호 SyXd의 하강 타이밍에는 지연을 부여하지 않는다. 보다 구체적으로 설명하면, 지연 신호 SyXd는, 내부 신호 SyX가 하이 레벨로 상승하고 나서 지연 시간 td(예를 들어 3㎲)만큼 지연되어 하이 레벨로 상승하고, 내부 신호 SyX가 로우 레벨로 하강함과 동시에 로우 레벨로 하강한다.

지연부(179Y)는, 내부 신호 SyY(비교 신호 VCMPY와 등가)에 지연을 부여하여 지연 신호 SyYd를 생성한다. 또한, 지연부(179Y)는, 지연 신호 SyYd의 상승 타이밍에만 지연을 부여하고, 지연 신호 SyYd의 하강 타이밍에는 지연을 부여하지 않는다. 보다 구체적으로 설명하면, 지연 신호 SyYd는, 내부 신호 SyY가 하이 레벨로 상승하고 나서 지연 시간 td만큼 지연되어 하이 레벨로 상승하고, 내부 신호 SyY가 로우 레벨로 하강함과 동시에 로우 레벨로 하강한다.

상기한 지연부(179X 및 179Y)의 추가에 수반하여, RS 플립플롭(174X 및 174Y)에는, 각각, 내부 신호 SyX 및 SyY 대신에, 지연 신호 SyXd 및 SyYd가 입력되고 있다.

도 25는 제3 실시예의 역치 전환 동작을 나타내는 타이밍 차트이며, 위에서부터 순서대로, 비교 신호 VCMPX(내부 신호 SyX와 등가), 지연 신호 SyXd, 비교 신호 VCMPY(내부 신호 SyY와 등가), 지연 신호 SyYd, 내부 신호 Sz, 충전 전압 Vd, 내부 신호 Sx, 및, 역치 제어 신호 S170X 및 S170Y에 대하여, Tshift=Tmask인 경우의 거동이 묘사되어 있다.

본 도면의 예에서는, Tshift=Tmask이기 때문에, 시각 t61에서 비교 신호 VCMPX(=SyX)가 하이 레벨로 상승한 후, 시각 t62에 있어서, 마스크 기간 Tmask가 경과함과 동시에, 비교 신호 VCMPY(=SyY)가 하이 레벨로 상승한다. 한편, 지연 신호 SyXd 및 SyYd는, 각각, 시각 t61 및 t62로부터 소정의 지연 시간 td가 경과한 시점에서 하이 레벨로 상승한다.

또한, 시각 t62에서 충전 전압 Vd가 마스크 기간 만료 전압 Vdref를 상회하면, 내부 신호 Sx가 하이 레벨이 된다. 이때, 지연 신호 SyXd는, 이미 하이 레벨(=리셋 해제 시의 논리 레벨)로 상승해 있다. 따라서, 역치 제어 신호 S170X는, 시각 t62에서 하이 레벨로 세트된다.

한편, 시각 t62에서는, 지연 신호 SyYd가 아직 로우 레벨(=리셋 시의 논리 레벨)로 유지되어 있다. 따라서, 내부 신호 Sx가 하이 레벨로 상승해도, 역치 제어 신호 S170Y는 로우 레벨로 리셋된 상태 그대로 된다.

또한, 내부 신호 Sx가 하이 레벨로 상승하면, 내부 신호 Sz가 소정의 방전 기간 Tdchg에 걸쳐 하이 레벨이 되므로, 충전 전압 Vd가 0V까지 방전된다. 그 후, 시각 t63에 있어서, 내부 신호 Sz가 로우 레벨로 하강하면, 상기의 방전 동작이 정지되고 충전 전압 Vd가 다시 상승으로 전환된다.

시각 t64에 있어서, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref를 상회하면, 내부 신호 Sx가 다시 하이 레벨로 상승한다. 이때, 지연 신호 SyYd는, 이미 하이 레벨(=리셋 해제 시의 논리 레벨)로 상승해 있다. 따라서, 역치 제어 신호 S170Y는 시각 t64에서 하이 레벨로 세트된다.

또한, 내부 신호 Sx가 하이 레벨로 상승하면, 내부 신호 Sz가 소정의 방전 기간 Tdchg에 걸쳐 하이 레벨이 되므로, 충전 전압 Vd가 0V까지 방전된다. 그 후, 시각 t65에 있어서, 내부 신호 Sz가 로우 레벨로 하강하면, 상기의 방전 동작이 정지된다. 또한, 이 시점에서 2채널분의 충전 동작은 완료되기 때문에, 충전 전압 Vd가 다시 상승으로 전환되는 일은 없다.

그 후, 시각 t66에 있어서, 비교 신호 VCMPX(=내부 신호 SyX)가 로우 레벨로 하강하면, 지연 신호 SyXd도 지체없이 로우 레벨로 하강한다. 그 결과, 역치 제어 신호 S170X가 로우 레벨로 리셋된다.

마찬가지로, 시각 t67에 있어서, 비교 신호 VCMPY(=내부 신호 SyY)가 로우 레벨로 하강하면, 지연 신호 SyYd도 지체없이 로우 레벨로 하강한다. 그 결과, 역치 제어 신호 S170Y가 로우 레벨로 리셋된다.

이와 같이, 본 실시예의 역치 제어부(170)에서는, 내부 신호 Sx와 지연 신호 SyXd 및 SyYd를 사용하여 역치 제어 신호 S170X 및 S170Y가 생성된다. 그 때문에, Tshift≤Tmask일 때에는, 지연 신호 SyXd 및 SyYd가 하이 레벨로 상승하는 것보다도 먼저, 비교 신호 VCMPX 및 VCMPY의 상승 타이밍에, 반드시 충전 전압 Vd가 방전되게 된다.

따라서, Tshift=Tmask라는 크리티컬한 조건 하에서도, 역치 제어 신호 S170X 및 S170Y가 동시에 하이 레벨이 되는 일은 없으므로, 채널마다 마스크 기간 Tmask를 정확하게 설정하는 것이 가능해진다.

<플로우차트>

도 26은 2채널화된 역치 전환 동작의 일례를 나타내는 플로우차트이다. 플로우가 개시되면, 먼저, 스텝 S201에서는, 기동되고 있는 채널의 역치 전압 Vth*가 내부 설정값 Vth*H(단 「*」는 「X」 및 「Y」 중 적어도 한쪽, 이하도 마찬가지임)로 설정된다(도 18의 시각 t21 및 t23에 상당).

다음에, 스텝 S202에서는, 비교 신호 VCMPX 및 VCMPY 중 한쪽이 하이 레벨인지 여부(즉, 한쪽의 채널만이 기동되고 있는 상태인지 여부)의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S203으로 진행된다(도 18의 시각 t22에 상당). 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S208로 진행된다.

스텝 S203에서는, 스텝 S202에서의 "예" 판정을 받아, 캐패시터(177)의 충전이 개시된다(도 18의 시각 t22에 상당).

다음에, 스텝 S204에서는, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 높은지 여부의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S205로 진행된다(도 18의 시각 t24에 상당). 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S204로 되돌려져, 본 스텝에서의 판정이 반복된다(도 18의 시각 t22 내지 t24에 상당).

스텝 S205에서는, 스텝 S204에서의 "예" 판정을 받아 캐패시터(177)가 방전된다. 또한, 스텝 S206에서는, 기동되고 있는 채널의 역치 전압 Vth*가 외부 설정값 Vth*L로 전환된다. 이들 스텝 S205 및 S206은, 도 18의 시각 t24에 상당한다.

다음에, 스텝 S207에서는, 기동되고 있는 채널의 센스 전압 Vs*가 참조 전압 VIset*보다도 낮은지 여부의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S201로 되돌려져, 역치 전압 Vth*가 다시 내부 설정값 Vth*H로 전환된다(도 18의 시각 t26에 상당). 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S207로 되돌려져 본 스텝에서의 판정이 반복된다(도 18의 시각 t24 내지 t26에 상당).

한편, 스텝 S208에서는, 스텝 S202에서의 "아니오" 판정을 받아, 비교 신호 VCMPX 및 VCMPY의 양쪽이 하이 레벨인지 여부(즉, 양쪽의 채널이 모두 기동되고 있는 상태인지 여부)의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S209로 진행된다(도 18의 시각 t23, 도 22의 시각 t42, 또는, 도 25의 시각 t62에 상당). 한편, "아니오" 판정이 내려진 경우에는, 어느 채널도 기동되고 있지 않으므로, 플로우가 스텝 S201로 되돌려진다.

스텝 S209에서는, 스텝 S208에서의 "예" 판정을 받아, 역치 제어 신호 S170X 및 S170Y 중 한쪽이 하이 레벨인지 여부(즉, 선발 채널의 역치 전압 Vth*가 이미 외부 설정값 Vth*L로 전환되어 있는 상태인지 여부)의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S203으로 진행되어, 스텝 S203 내지 S207에서 후발 채널의 역치 전환 동작이 행해진다(도 18의 시각 t25 내지 t28에 상당). 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S210으로 진행된다.

스텝 S210에서는, 스텝 S209에서의 "아니오" 판정을 받아, 역치 제어 신호 S170X 및 S170Y의 양쪽이 로우 레벨인지 여부(즉, 선발 채널의 마스크 기간 Tmask가 경과되기 전에 후발 채널의 기동 타이밍이 도래하였는지 여부)의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S211로 진행된다(도 22의 시각 t42에 상당). 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S214로 진행된다.

스텝 S211에서는, 스텝 S210에서의 "예" 판정을 받아, 캐패시터(177)가 일단 방전된 후, 재충전이 개시된다(도 22의 시각 t42 내지 t43에 상당).

다음에, 스텝 S212에서는, 충전 전압 Vd가 마스크 기간 만료 전압 Vdref보다도 높은지 여부의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S213으로 진행된다(도 22의 시각 t44에 상당). 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S212로 되돌려져, 본 스텝에서의 판정이 반복된다(도 22의 시각 t43 내지 t44에 상당).

스텝 S213에서는, 스텝 S212에서의 "예" 판정을 받아 캐패시터(177)가 방전된다. 또한, 스텝 S214에서는, 양쪽 채널의 역치 전압 VthX 및 VthYL이 외부 설정값 VthXL 및 VthYL로 동시에 전환된다. 이들 스텝 S205 및 S206은, 도 22의 시각 t44에 상당한다.

다음에, 스텝 S215에서는, 양쪽 채널의 센스 전압 VsX 및 VsY가 참조 전압 VIsetX 및 VIsetY보다도 낮은지 여부의 판정이 행해진다. 여기서, "예" 판정이 내려진 경우에는, 플로우가 스텝 S201로 되돌려져, 다음 회의 기동을 대기하는 상태가 된다. 한편, "아니오" 판정이 내려진 경우에는, 플로우가 스텝 S215로 되돌려져, 본 스텝에서의 판정이 반복된다.

<멀티플렉서>

도 27은 지금까지 설명해 온 반도체 집적 회로 장치(1)의 2채널화에 수반하여, 상태 통지 신호 So의 출력단으로서, 멀티플렉서를 도입한 예를 도시하는 블록도이다. 본 구성예의 반도체 집적 회로 장치(1)에는, 출력 전류 검출부(80X 및 80Y)와, 신호 출력부(90X 및 90Y)와, 멀티플렉서(100)와, 외부 단자 T5가 집적화되어 있다.

출력 전류 검출부(80X)는, 출력 전류 IoX에 따른 센스 전류 IsX'를 생성하여 신호 출력부(90X)에 출력한다.

출력 전류 검출부(80Y)는, 출력 전류 IoY에 따른 센스 전류 IsY'를 생성하여 신호 출력부(90Y)에 출력한다.

신호 출력부(90X)는, 제어 로직부(40X)로부터 입력되는 출력 선택 신호 S2X에 기초하여, 센스 전류 IsX'(=출력 전류 IoX의 검출 결과에 상당)와 고정 전압 V90(=이상 플래그에 상당) 중 한쪽을 제1 상태 통지 신호 SoX로서 선택 출력하는 셀렉터(91X)를 포함한다. 또한, 셀렉터(91X)는, 출력 선택 신호 S2X가 이상 미검출 시의 논리 레벨(예를 들어 로우 레벨)일 때에, 제1 상태 통지 신호 SoX로서 센스 전류 IsX'를 선택 출력하고, 출력 선택 신호 S2X가 이상 검출 시의 논리 레벨(예를 들어 하이 레벨)일 때에, 제1 상태 통지 신호 SoX로서 고정 전압 V90을 출력한다.

신호 출력부(90Y)는, 제어 로직부(40Y)로부터 입력되는 출력 선택 신호 S2Y에 기초하여, 센스 전류 IsY'(=출력 전류 IoY의 검출 결과에 상당)와 고정 전압 V90(=이상 플래그에 상당) 중 한쪽을 제2 상태 통지 신호 SoY로서 선택 출력하는 셀렉터(91Y)를 포함한다. 또한, 셀렉터(91Y)는, 출력 선택 신호 S2Y가 이상 미검출 시의 논리 레벨(예를 들어 로우 레벨)일 때에, 제2 상태 통지 신호 SoY로서 센스 전류 IsY'를 선택 출력하고, 출력 선택 신호 S2Y가 이상 검출 시의 논리 레벨(예를 들어 하이 레벨)일 때에, 제2 상태 통지 신호 SoY로서 고정 전압 V90을 출력한다.

멀티플렉서(100)는, 외부 단자 T5에 입력되는 출력 선택 신호 SEL에 따라서, 제1 상태 통지 신호 SoX(=센스 전류 IsX' 또는 고정 전압 V90)와 제2 상태 통지 신호 SoY(=센스 전류 IsY' 또는 고정 전압 V90) 중 어느 한쪽을 외부 단자 T4에 선택 출력한다.

외부 단자 T4에 센스 전류 IsX'가 선택 출력된 경우에는, 상태 통지 신호 So로서, 센스 전류 IsX'를 외부 센스 저항(4)에 의해 전류/전압 변환한 출력 검출 전압 V80X(=IsX'×R4)가 ECU(2)에 전달된다. 또한, 출력 검출 전압 V80X는, 출력 전류 IoX가 클수록 높아지고, 출력 전류 IoX가 작을수록 낮아진다.

또한, 외부 단자 T4에 센스 전류 IsY'가 선택 출력된 경우에는, 상태 통지 신호 So로서, 센스 전류 IsY'를 외부 센스 저항(4)에 의해 전류/전압 변환한 출력 검출 전압 V80Y(=IsY'×R4)가 ECU(2)에 전달된다. 또한, 출력 검출 전압 V80Y는, 출력 전류 IoY가 클수록 높아지고, 출력 전류 IoY가 작을수록 낮아진다.

한편, 외부 단자 T4에 고정 전압 V90이 선택 출력된 경우에는, 상태 통지 신호 So로서, 고정 전압 V90이 ECU(2)에 전달된다. 또한, 고정 전압 V90은, 출력 검출 전압 V80X 및 V80Y의 상한값보다도 높은 전압값으로 설정해 두면 된다.

이와 같은 멀티플렉서(100)의 도입에 의해, 임의의 채널에 대하여, 출력 전류 IoX 및 IoY의 검출 결과와 이상 플래그의 양쪽을 외부 감시하는 것이 가능해진다.

<차량에의 적용>

도 28은 차량의 일 구성예를 도시하는 외관도이다. 본 구성예의 차량 X는, 배터리(본 도면에서는 도시하지 않음)와, 배터리로부터 전력 공급을 받아 동작하는 다양한 전자 기기 X11 내지 X18을 탑재하고 있다. 또한, 본 도면에 있어서의 전자 기기 X11 내지 X18의 탑재 위치에 대해서는, 도시의 편의상, 실제와는 상이한 경우가 있다.

전자 기기 X11은, 엔진에 관련되는 제어(인젝션 제어, 전자 스로틀 제어, 아이들링 제어, 산소 센서 히터 제어, 및, 오토크루즈 제어 등)를 행하는 엔진 컨트롤 유닛이다.

전자 기기 X12는, HID[high intensity discharged lamp]나 DRL[daytime running lamp] 등의 점소등 제어를 행하는 램프 컨트롤 유닛이다.

전자 기기 X13은, 트랜스미션에 관련되는 제어를 행하는 트랜스미션 콘트롤 유닛이다.

전자 기기 X14는, 차량 X의 운동에 관련되는 제어(ABS[anti-lock brake system] 제어, EPS[electric power steering] 제어, 전자 서스펜션 제어 등)를 행하는 보디 컨트롤 유닛이다.

전자 기기 X15는, 도어록이나 방범 알람 등의 구동 제어를 행하는 시큐리티 컨트롤 유닛이다.

전자 기기 X16은, 와이퍼, 전동 도어 미러, 파워 윈도우, 댐퍼(쇼크 업소버), 전동 선루프 및 전동 시트 등, 표준 장비품이나 메이커 옵션품으로서, 공장 출하 단계에서 차량 X에 내장되어 있는 전자 기기이다.

전자 기기 X17은, 차량 탑재 A/V[audio/visual] 기기, 카 내비게이션 시스템 및 ETC[electronic toll collection system] 등, 유저 옵션품으로서 임의로 차량 X에 장착되는 전자 기기이다.

전자 기기 X18은, 차량 탑재 블로어, 오일 펌프, 워터 펌프, 배터리 냉각 팬 등, 고내압계 모터를 구비한 전자 기기이다.

또한, 앞서 설명한 반도체 집적 회로 장치(1), ECU(2) 및 부하(3)는, 전자 기기 X11 내지 X18 중 어느 것에도 내장하는 것이 가능하다.

<그 밖의 변형예>

또한, 상기의 실시 형태에서는, 차량 탑재용 하이 사이드 스위치 IC를 예로 들어 설명을 행하였지만, 본 명세서 중에 개시되어 있는 발명의 적용 대상은, 이것에 한정되는 것은 아니고, 예를 들어 그 밖의 차량 탑재용 IPD(차량 탑재용 로우 사이드 스위치 IC나 차량 탑재용 전원 IC 등)는 물론, 차량 탑재 용도 이외의 반도체 집적 회로 장치에도 널리 적용하는 것이 가능하다.

또한, 본 명세서 중에 개시되어 있는 다양한 기술적 특징은, 상기 실시 형태 외에, 그 기술적 창작의 주지를 일탈하지 않는 범위에서 다양한 변경을 가하는 것이 가능하다. 즉, 상기 실시 형태는, 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 하고, 본 발명의 기술적 범위는, 상기 실시 형태의 설명이 아니라, 특허 청구 범위에 의해 나타내어지는 것이며, 특허 청구 범위와 균등의 의미 및 범위 내에 속하는 모든 변경이 포함된다고 이해되어야 한다.

본 명세서 중에 개시되어 있는 발명은, 차량 탑재용 IPD 등에 이용하는 것이 가능하다.

1 : 반도체 집적 회로 장치
2 : ECU
3, 3X, 3Y : 부하
4 : 외부 센스 저항
10, 10X, 10Y : NMOSFET
20, 20X, 20Y : 출력 전류 감시부
21, 21' : NMOSFET
22 : 센스 저항
30, 30X, 30Y : 게이트 제어부
31 : 게이트 드라이버
32 : 오실레이터
33 : 차지 펌프
34 : 클램퍼
35 : NMOSFET
40, 40X, 40Y : 제어 로직부
50, 50X, 50Y : 신호 입력부
60, 60X, 60Y : 내부 전원부
70, 70X, 70Y : 이상 보호부
71, 71X, 71Y : 과전류 보호 회로
72 : 오픈 보호 회로
73 : 온도 보호 회로
74 : 감전압 보호 회로
80, 80X, 80Y : 출력 전류 검출부
90, 90X, 90Y : 신호 출력부
91, 91X, 91Y : 셀렉터
100 : 멀티플렉서
110 : 제1 전류 생성부
111 : 오피 앰프
112 : NMOSFET
113 : 저항
120 : 제2 전류 생성부
121 : 오피 앰프
122 : NMOSFET
123 : 저항
130, 130X, 130Y : 역치 전압 생성부
131 : 전류원
132 : 저항
133 : 커런트 미러
140, 140X, 140Y : 과전류 검출부
141 : 콤퍼레이터
150, 150X, 150Y : 참조 전압 생성부
151 : 전류원
152 : 저항
160, 160X, 160Y : 비교부
161 : 콤퍼레이터
170 : 역치 제어부
171 : 콤퍼레이터
172 : 전류원
173, 173X, 173Y : 레벨 시프터
174, 174X, 174Y : RS 플립플롭
175 : 방전 제어부
176 : NMOSFET
177 : 캐패시터
178 : 충전 제어부
179X, 179Y : 지연부
NOR1 : 부정 논리합 연산기
AND1 내지 AND3 : 논리곱 연산기
OR1 : 논리합 연산기
INV1 내지 INV3 : 인버터
PG1 : 펄스 생성부
R1 : 저항
C1 : 캐패시터
T1 내지 T5, SET, DLY : 외부 단자
X : 차량
X11 내지 X18 : 전자 기기

Claims

감시 대상 전류에 따른 센스 신호와 과전류 검출 역치를 비교하여 과전류 보호 신호를 생성하는 과전류 검출부와,
상기 센스 신호와 상기 과전류 검출 역치에 따른 참조값을 비교하여 비교 신호를 생성하는 비교부와,
상기 비교 신호가 세트될 때까지 상기 과전류 검출 역치가 무효로 되고, 상기 비교 신호가 세트되고 나서 상기 과전류 검출 역치를 유효로 하는 역치 제어부
를 갖는, 과전류 보호 회로.
제1항에 있어서,
상기 과전류 검출 역치가 유효로 될 때까지 상기 감시 대상 전류가 상기 과전류 검출 역치보다 커지는 것을 허용하는, 과전류 보호 회로.
제1항에 있어서,
상기 역치 제어부는, 상기 비교 신호가 세트된 후, 소정의 마스크 기간을 경과한 시점에서 상기 과전류 검출 역치를 유효로 하는, 과전류 보호 회로.
제3항에 있어서,
상기 마스크 기간은 가변값인, 과전류 보호 회로.
제1항에 있어서,
상기 과전류 검출 역치는 가변값인, 과전류 보호 회로.
제1항에 있어서,
상기 역치 제어부는, 상기 과전류 검출 역치를 무효로 하고 있을 때 상기 과전류 검출 역치보다 높은 제2 과전류 검출 역치를 유효로 하고, 상기 과전류 검출부는, 상기 센스 신호와 상기 제2 과전류 검출 역치를 비교하여 상기 과전류 보호 신호를 생성하는, 과전류 보호 회로.
제6항에 있어서,
상기 역치 제어부는, 상기 비교 신호에 따라 상기 과전류 검출 역치 및 상기 제2 과전류 검출 역치 각각의 유효/무효를 전환하는, 과전류 보호 회로.
출력 전류가 흐르는 전류 경로를 도통/차단하는 파워 트랜지스터와,
상기 출력 전류에 따른 센스 신호를 생성하는 출력 전류 감시부와,
제어 신호에 따라 상기 파워 트랜지스터의 구동 신호를 생성하는 게이트 제어부와,
상기 센스 신호를 감시하여 과전류 보호 신호를 생성하는 제1항 내지 제7항 중 어느 한 항에 기재된 과전류 보호 회로
를 집적화하여 이루어지고,
상기 게이트 제어부는, 상기 과전류 보호 신호에 따라 상기 파워 트랜지스터를 강제적으로 오프시키는 기능을 구비하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제8항에 있어서,
상기 출력 전류의 검출 결과와 이상 플래그 중 한쪽을 상태 통지 신호로서 장치 외부에 선택 출력하는 신호 출력부를 더 집적화하여 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
제8항에 기재된 반도체 집적 회로 장치와,
상기 반도체 집적 회로 장치에 접속되는 부하
를 갖는 것을 특징으로 하는 전자 기기.
제10항에 있어서,
상기 부하는, 밸브 램프, 릴레이 코일, 솔레노이드, 발광 다이오드, 또는 모터인 것을 특징으로 하는 전자 기기.
제10항에 기재된 전자 기기를 갖는 것을 특징으로 하는 차량.