JP2021072740A - スイッチ装置 - Google Patents

Abstract

【課題】スイッチ装置の出力異常状態を適切に判別する。【解決手段】スイッチ装置１は、スイッチ素子１０と出力異常検出回路７２を有する。スイッチ素子１０は、電源端子Ｔ１と出力端子Ｔ２との間に接続されている。出力異常検出回路７２は、スイッチ素子１０のオン期間に流れる出力電流Ｉｏが閾値よりも小さいとき（ＳＥＮＳＥ＜ＶＴＨ）に出力異常状態であることを検出し、スイッチ素子１０のオン抵抗Ｒｏｎを引き上げると共に、出力端子Ｔ２の出力電圧Ｖｏに基づいて出力端子Ｔ２の負荷オープン及び天絡を判別する。例えば、出力異常検出回路７２は、出力電圧Ｖｏを第１電圧ＶＢＢ−Ｖ１と一致させるようにオン抵抗Ｒｏｎを引き上げる。また、例えば、出力異常検出回路７２は、出力電圧Ｖｏと第２電圧ＶＢＢ−Ｖ２（＞ＶＢＢ−Ｖ１）とを比較して出力端子Ｔ２の負荷オープン及び天絡を判別する。【選択図】図７

Description

本明細書中に開示されている発明は、スイッチ装置に関する。

本願出願人は、以前より、車載ＩＰＤ［intelligent power device］などのスイッチ装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

しかしながら、従来のスイッチ装置では、出力異常状態の判別（特に、ハイサイドスイッチＬＳＩのスイッチオン期間における負荷オープンと天絡の切り分け）について、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、出力異常状態を適切に判別することのできるスイッチ装置を提供することを目的とする。

本明細書中に開示されているスイッチ装置は、電源端子と出力端子との間に接続されるスイッチ素子と；前記スイッチ素子のオン期間に流れる出力電流が閾値よりも小さいときに出力異常状態であることを検出し、前記スイッチ素子のオン抵抗を引き上げると共に、前記出力端子の出力電圧に基づいて前記出力端子の負荷オープンと天絡を判別する出力異常検出回路と；を有する構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチ装置において、前記出力異常検出回路は、前記出力電圧を第１電圧と一致させるように前記オン抵抗を引き上げる構成（第２の構成）にするとよい。

また、上記第２の構成から成るスイッチ装置において、前記出力異常検出回路は、前記出力電圧と前記第１電圧よりも高い第２電圧とを比較して前記出力端子の負荷オープンと天絡を判別する構成（第３の構成）にするとよい。

また、上記第３の構成から成るスイッチ装置において、前記出力異常検出回路は、前記出力電圧が前記第２電圧よりも低いときに前記出力端子が負荷オープンしていると判別して、前記出力電圧が前記第２電圧よりも高いときに前記出力端子が天絡していると判別する構成（第４の構成）にするとよい。

また、上記第４の構成から成るスイッチ装置において、前記出力異常検出回路は、前記出力電流に応じた出力電流検出信号またはセンス電圧と所定の閾値電圧とを比較して出力異常検出信号を生成する第１コンパレータと、前記出力電圧と前記第１電圧とを比較してオン抵抗制御信号を生成する第２コンパレータと、前記出力電圧と前記第２電圧とを比較して判別信号を生成する第３コンパレータと、を含む構成（第５の構成）にするとよい。

また、上記第５の構成から成るスイッチ装置において、前記第２コンパレータ及び前記第３コンパレータは、いずれも前記出力異常検出信号に応じてイネーブル制御される構成（第６の構成）にするとよい。

また、上記第５または第６の構成から成るスイッチ装置において、前記出力異常検出回路は、前記電源端子と前記第１電圧の印加端との間に接続された第１抵抗と、前記電源端子と前記第２電圧の印加端との間に接続された第２抵抗と、前記第１電圧の印加端と定電位端との間に接続された第１電流源と、前記第２電圧の印加端と前記定電位端との間に接続された第２電流源と、をさらに含む構成（第７の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１〜第７いずれかの構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第８の構成）とされている。

なお、上記第８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第８または第９の構成から成る電子機器を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、出力異常状態を適切に判別することのできるスイッチ装置を提供することが可能となる。

半導体集積回路装置の全体構成を示す図 ゲート制御部の一構成例を示す図 出力電流検出部の一構成例を示す図 スイッチオン期間における地絡の様子を示す図 スイッチオン期間における負荷オープンの様子を示す図 スイッチオン期間における天絡の様子を示す図 出力異常検出回路の一構成例を示す図 ゲートドライバの一構成例を示す図 負荷オープン検出動作の一例を示す図 天絡検出動作の一例を示す図 車両の一構成例を示す外観図

＜半導体集積回路装置＞
図１は、半導体集積回路装置の全体構成を示す図である。本構成例の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ５を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に出力異常報知信号ＦＡＩＬを外部出力するための信号出力端子（ＦＡＩＬピン）である。外部端子Ｔ５は、ＥＣＵ２に出力電流検出信号ＳＥＮＳＥを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ５と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

また、ＮＭＯＳＦＥＴ１０は、オン抵抗Ｒｏｎが数十ｍΩとなるように素子を設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが低いほど、外部端子Ｔ２の地絡（＝接地端ないしはこれに準ずる低電位端への短絡異常）が発生したときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２２と、センス抵抗２３とを含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２２は、いずれもＮＭＯＳＦＥＴ１０に対して並列に接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ２を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２２とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ２は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２２は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ１がローレベルであるときにオフする。

センス抵抗２３（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０（並びにＮＭＯＳＦＥＴ２１及び２２）のゲートに出力することにより、ＮＭＯＳＦＥＴ１０のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０を制御する機能を備えている。また、ゲート制御部３０は、出力異常検出信号Ｓ７２（具体的には後述のオン抵抗制御信号Ｓ７２ｂ）に応じてＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）を制御する機能も備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、異常保護部７０の各種出力信号を監視している。特に、制御ロジック部４０は、出力異常検出信号Ｓ７２（具体的には、後述の出力異常検出信号Ｓ７２ａと判別信号Ｓ７２ｃ）の監視結果に応じて、出力異常報知信号ＦＡＩＬを生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、出力異常検出回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力異常検出回路７２は、出力電圧Ｖｏと出力電流検出信号ＳＥＮＳＥを監視して、外部端子Ｔ２の負荷オープンないしは天絡（＝電源電圧ＶＢＢの印加端ないしはこれに準ずる高電位端への短絡異常）が生じているか否かを検出し、その検出結果に応じた出力異常検出信号Ｓ７２（詳細は後述するが、出力異常検出信号Ｓ７２ａ、オン抵抗制御信号Ｓ７２ｂ及び判別信号Ｓ７２ｃを含む）を生成する。なお、出力異常検出信号Ｓ７２ａは、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いて、ＮＭＯＳＦＥＴ２２のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ２（＝Ｉｏ／ｍ）を生成して外部端子Ｔ５に出力する。従って、ＥＣＵ２には、センス電流Ｉｓ２を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力電流検出信号ＳＥＮＳＥ（＝Ｉｓ２×Ｒ４）が伝達される。出力電流検出信号ＳＥＮＳＥは、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。なお、出力電流検出信号ＳＥＮＳＥから出力電流Ｉｏの電流値を読み取る場合には、出力電流検出信号ＳＥＮＳＥをＥＣＵ２でＡ／Ｄ［analog-to-digital］変換してやればよい。

＜ゲート制御部＞
図２は、ゲート制御部３０の一構成例を示す図である。本図のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、ツェナダイオード３８と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

また、ゲートドライバ３１は、出力異常保護信号Ｓ７２（特にオン抵抗制御信号Ｓ７２ｂ）に応じてＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）を変化させるようにゲート駆動信号Ｇ１を制御する機能も備えている。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝ＶＧ−Ｖｏ）を所定値以下に制限するクランプ素子として機能する。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜出力電流検出部＞
図３は、出力電流検出部８０の一構成例を示す図である。本構成例の出力電流検出部８０は、アンプ８１とＰＭＯＳＦＥＴ８２を含む。

アンプ８１の反転入力端（＋）は、ＮＭＯＳＦＥＴ１０のソース（＝外部端子Ｔ２）に接続されている。アンプ８１の非反転入力端（＋）とＰＭＯＳＦＥＴ８２のソースは、ＮＭＯＳＦＥＴ２２のソースに接続されている。アンプ８１の出力端は、ＰＭＯＳＦＥＴ８２のゲートに接続されている。ＰＭＯＳＦＥＴ８２のドレインは、外部端子Ｔ５を介して外部センス抵抗４に接続されている。

このように接続されたアンプ８１及びＰＭＯＳＦＥＴ８２は、ＮＭＯＳＦＥＴ２２のソース電圧と出力電圧Ｖｏとを一致させるバイアス手段として機能する。従って、出力電流検出部８０では、出力電流Ｉｏに応じたセンス電流Ｉｓ２（＝Ｉｏ／ｍ）を精度良く生成することが可能となる。

＜出力異常状態に関する考察＞
図４〜図６は、それぞれ、スイッチオン期間（＝ＮＭＯＳＦＥＴ１０のオン期間）における地絡、負荷オープン、及び、天絡の様子を示す図である。

ＮＭＯＳＦＥＴ１０のオン期間において、出力端子Ｔ２に地絡が生じると、図４で示したように、出力電圧Ｖｏがほぼ接地電位ＧＮＤとなり、かつ、ＮＭＯＳＦＥＴ１０に過大な出力電流Ｉｏが流れる。すなわち、出力電流Ｉｏが過電流状態となる。従って、Ｖｏ≒ＧＮＤ、かつ、Ｓ７１＝Ｈ（＝過電流検出時の論理レベル）であるときには、出力端子Ｔ２が地絡していると判別することが可能である。

一方、ＮＭＯＳＦＥＴ１０のオン期間において、出力端子Ｔ２に負荷オープンが生じると、図５で示したように、ＮＭＯＳＦＥＴ１０から負荷３への電流経路が遮断される。従って、ＮＭＯＳＦＥＴ１０には、そのソースに繋がる内部回路の抵抗成分Ｒｘ（＞＞Ｒｏｎ）で決まる微小な出力電流Ｉｏ（＝ＶＢＢ／（Ｒｏｎ＋Ｒｘ））しか流れなくなる。その結果、出力電圧Ｖｏ（＝ＶＢＢ−Ｒｏｎ×Ｉｏ）がほぼ電源電圧ＶＢＢとなる。

また、ＮＭＯＳＦＥＴ１０のオン期間において、出力端子Ｔ２に天絡が生じると、図６で示したように、電源電圧ＶＢＢの印加端と負荷３との間を直結する短絡経路が形成される。この短絡経路の抵抗成分Ｒｙは非常に小さい（Ｒｙ＝数ｍΩ〜数十ｍΩ）。従って、電源電圧ＶＢＢの印加端から負荷３に流れる電流の大半は、天絡電流Ｉｖｂｂｓとして上記の短絡経路に流れるので、ＮＭＯＳＦＥＴ１０には出力電流Ｉｏが殆ど流れなくなる。その結果、出力電圧Ｖｏ（＝ＶＢＢ−Ｒｙ×Ｉｖｂｂｓ）がほぼ電源電圧ＶＢＢとなる。

このように、ＮＭＯＳＦＥＴ１０のオン期間において、出力端子Ｔ２に負荷オープンまたは天絡が生じたときには、いずれもＶｏ≒ＶＢＢとなる。そのため、出力電圧Ｖｏを単純に監視しても、出力端子Ｔ２に生じた異常が負荷オープンであるのか天絡であるのかを判別することはできない。

上記の考察に鑑み、以下では、ＮＭＯＳＦＥＴ１０のオン期間に出力異常状態を検出するとともに、その出力異常状態が負荷オープンであるのか天絡であるのかを判別することのできる出力異常検出回路７２を提案する。

＜出力異常検出回路＞
図７は、出力異常検出回路７２の一構成例を示す図である。本構成例の出力異常検出回路７２は、コンパレータ７２ａ〜７２ｃと、抵抗７２ｄ及び７２ｅと、電流源７２ｆ及び７２ｇと、を含む。なお、既出の構成要素については、これまでと同様の符号を付すことにより、重複した説明を割愛する。

コンパレータ７２ａ（＝第１コンパレータに相当）は、反転入力端（−）に入力される電流検出信号ＳＥＮＳＥと、非反転入力端（＋）に入力される閾値電圧ＶＴＨとを比較して、出力異常検出信号Ｓ７２ａを生成する。出力異常検出信号Ｓ７２ａは、ＳＥＮＳＥ＞ＶＴＨであるときにローレベル（＝異常未検出時の論理レベル）となり、ＳＥＮＳＥ＜ＶＴＨであるときにハイレベル（＝異常検出時の論理レベル）となる。

具体的に述べると、外部端子Ｔ２に負荷オープンまたは天絡が生じているときには、ＮＭＯＳＦＥＴ１０に殆ど出力電流Ｉｏが流れなくなる（先出の図５または図６を参照）。従って、ＳＥＮＳＥ＜ＶＴＨとなり、Ｓ７２ａ＝Ｈとなる。ただし、出力異常検出信号Ｓ７２ａを監視するだけで負荷オープンと天絡を切り分けることはできない。

なお、閾値電圧ＶＴＨは、固定値であってもよいし可変値であってもよい。閾値電圧ＶＴＨを可変値とする場合には、例えば、閾値電圧ＶＴＨとして任意のアナログ電圧が外部入力される外部端子を用意しておくとよい。

また、本図では、コンパレータ７２ａに電流検出信号ＳＥＮＳＥが入力される例を挙げたが、電流検出信号ＳＥＮＳＥに代えてセンス電圧Ｖｓを入力しても構わない。

コンパレータ７２ｂ（＝第２コンパレータに相当）は、電源電圧ＶＢＢと基準電圧ＶＢＢＭ５（＝ＶＢＢ−５Ｖ）の印加を受けて動作し、反転入力端（−）に入力される出力電圧Ｖｏと、非反転入力端（＋）に入力される第１電圧ＶＢＢ−Ｖ１とを比較して、オン抵抗制御信号Ｓ７２ｂを生成する。オン抵抗制御信号Ｓ７２ｂは、Ｖｏ＞ＶＢＢ−Ｖ１であるときにローレベル（＝オン抵抗Ｒｏｎを引き上げるときの論理レベル）となり、Ｖｏ＜ＶＢＢ−Ｖ１であるときにハイレベル（＝オン抵抗Ｒｏｎを引き上げないときの論理レベル）となる。

また、コンパレータ７２ｂは、出力異常検出信号Ｓ７２ａに応じてイネーブル制御される。より具体的に述べると、コンパレータ７２ｂは、Ｓ７２ａ＝Ｌであるときにディセーブル（非動作状態）となり、Ｓ７２ａ＝Ｈであるときにイネーブル（動作状態）となる。

なお、ゲートドライバ３１は、オン抵抗制御信号Ｓ７２ｂに応じてＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）を変化させるように、ゲート駆動信号Ｇ１を制御する。

図８は、ゲートドライバ３１の一構成例を示す図である。本構成例のゲートドライバ３１は、その出力段を形成するソース電流源３１１及びシンク電流源３１２と、これらを制御するコントローラ３１３と、を含む。

ソース電流源３１１は、昇圧電圧ＶＧの印加端とゲート駆動信号Ｇ１の印加端との間に接続されており、ゲート駆動信号Ｇ１をハイレベル（＝ＶＧ）とするときにオンされて、ゲート駆動信号Ｇ１の印加端にソース電流ＩＨ（＝上側ゲート駆動電流）を流し込む。

シンク電流源３１２は、ゲート駆動信号Ｇ１の印加端と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート駆動信号Ｇ１をローレベル（＝Ｖｏ）とするときにオンされて、ゲート駆動信号Ｇ１の印加端からシンク電流ＩＬ（＝下側ゲート駆動電流）を引き込む。

コントローラ３１３は、ゲート制御信号Ｓ１に応じてソース電流源３１１及びシンク電流源３１２を制御することにより、ソース電流ＩＨ及びシンク電流ＩＬそれぞれのオン／オフ制御を行う。例えば、コントローラ３１３は、ゲート制御信号Ｓ１がハイレベルであるときに、ソース電流ＩＨをオンしてシンク電流ＩＬをオフすることにより、ゲート駆動信号Ｇ１をハイレベル（＝ＶＧ）とする。一方、コントローラ３１３は、ゲート制御信号Ｓ１がローレベルであるときに、ソース電流ＩＨをオフしてシンク電流ＩＬをオンすることにより、ゲート駆動信号Ｇ１をローレベル（＝Ｖｏ）とする。

また、シンク電流ＩＬは、オン抵抗制御信号Ｓ７２ｂに応じてオン／オフされる。より具体的に述べると、Ｓ７２ｂ＝Ｈであるときには、ＮＭＯＳＦＥＴ１０のオン期間（＝本来であればシンク電流ＩＬをオフすべき期間）であってもシンク電流ＩＬがオンされる。その結果、ゲート駆動信号Ｇ１がハイレベル（＝ＶＧ）から低下するので、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが通常値から引き上げられる。一方、Ｓ７２ｂ＝Ｌであるときには、シンク電流ＩＬがオフされるので、オン抵抗Ｒｏｎが通常値に戻される。

このように、コンパレータ７２ｂがイネーブル（Ｓ７２ａ＝Ｈ）であるときには、オン抵抗制御信号Ｓ７２ｂに応じたシンク電流ＩＬのオン／オフ制御が行われる。その結果、ＮＭＯＳＦＥＴ１０のオン期間において、出力電圧Ｖｏを第１電圧ＶＢＢ−Ｖ１と一致させるように、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが制御されることになる。

図７に戻り、出力異常検出回路７２の構成及び動作について、詳細な説明を続ける。

コンパレータ７２ｃ（＝第３コンパレータに相当）は、電源電圧ＶＢＢと定電圧ＶＢＢＭ５（＝ＶＢＢ−５Ｖ）の印加を受けて動作し、非反転入力端（＋）に入力される出力電圧Ｖｏと、反転入力端（−）に入力される第２電圧ＶＢＢ−Ｖ２（＞ＶＢＢ−Ｖ１）とを比較して、判別信号Ｓ７２ｃを生成する。判別信号Ｓ７２ｃは、Ｖｏ＜ＶＢＢ−Ｖ２であるときにローレベル（＝負荷オープン時の論理レベル）となり、Ｖｏ＞ＶＢＢ−Ｖ２であるときにハイレベル（＝天絡時の論理レベル）となる。

また、コンパレータ７２ｃは、先のコンパレータ７２ｂと同じく、出力異常検出信号Ｓ７２ａに応じてイネーブル制御される。より具体的に述べると、コンパレータ７２ｃは、Ｓ７２ａ＝Ｌであるときにディセーブル（非動作状態）となり、Ｓ７２ａ＝Ｈであるときにイネーブル（動作状態）となる。

抵抗７２ｄ（＝第１抵抗に相当）は、外部端子Ｔ１と第１電圧ＶＢＢ−Ｖ１の印加端との間に接続されている。電流源７２ｆ（＝第１電流源に相当）は、第１電圧ＶＢＢ−Ｖ１の印加端と定電位端（＝ＶＢＢＭ５）との間に接続されている。このように接続された抵抗７２ｄ（抵抗値：Ｒｄ）及び電流源７２ｆ（電流値：Ｉｆ）では、電源電圧ＶＢＢよりも所定値Ｖ１（＝Ｒｄ×Ｉｆ）だけ低い第１電圧ＶＢＢ−Ｖ１が生成される。

抵抗７２ｅ（＝第２抵抗に相当）は、外部端子Ｔ１と第２電圧ＶＢＢ−Ｖ２の印加端との間に接続されている。電流源７２ｇ（＝第２電流源に相当）は、第２電圧ＶＢＢ−Ｖ２の印加端と定電位端（＝ＶＢＢＭ５）との間に接続されている。このように接続された抵抗７２ｅ（抵抗値：Ｒｅ）及び電流源７２ｇ（電流値Ｉｇ）では、電源電圧ＶＢＢよりも所定値Ｖ２（＝Ｒｅ×Ｉｇ、Ｖ２＜Ｖ１）だけ低い第２電圧ＶＢＢ−Ｖ２が生成される。

なお、本図では、第１電流源７２ｆと第２電流源７２ｇが常に動作する例を挙げたが、コンパレータ７２ｂ及び７２ｃと同様、出力異常検出信号Ｓ７２ａに応じてイネーブル制御される構成としても構わない。その場合、第１電流源７２ｆ及び第２電流源７２ｇは、それぞれ、Ｓ７２ａ＝Ｌであるときにディセーブル（非動作状態）となり、Ｓ７２ａ＝Ｈであるときにイネーブル（動作状態）となるようにすればよい。

本構成例の出力異常検出回路７２によれば、ＮＭＯＳＦＥＴ１０のオン期間に流れる出力電流Ｉｏが閾値よりも小さいとき（ＳＥＮＳＥ＜ＶＴＨ）に出力異常状態であることを検出し、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを引き上げると共に、出力電圧Ｖｏに基づいて外部端子Ｔ２の負荷オープンと天絡を判別することが可能となる。

より具体的に述べると、出力異常検出回路７２は、出力電圧Ｖｏと第２電圧ＶＢＢ−Ｖ２を比較し、Ｖｏ＜ＶＢＢ−Ｖ２であるときには負荷オープンと判別し、Ｖｏ＞ＶＢＢ−Ｖ２であるときには天絡と判別することができる。

以下では、図面を参照しながら、出力異常検出動作（負荷オープン／天絡判別動作）について詳述する。

＜出力異常検出動作（負荷オープン／天絡判別動作）＞
図９は、負荷オープン検出動作の一例を示す図であり、上から順に、電流検出信号ＳＥＮＳＥ、出力電圧Ｖｏ、出力異常検出信号Ｓ７２ａ、オン抵抗制御信号Ｓ７２ｂ、及び、判別信号Ｓ７２ｃが描写されている。

時刻ｔ１以前には、外部端子Ｔ２の負荷オープンが発生しておらず、フルオンされたＮＭＯＳＦＥＴ１０に出力電流Ｉｏが適切に流れている。従って、電流検出信号ＳＥＮＳＥは、閾値電圧ＶＴＨよりも高くなっている。また、出力電圧Ｖｏは、電源電圧ＶＢＢよりもＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖ０（＝Ｉｏ×Ｒｏｎ０、ただし、Ｒｏｎ０はフルオン時のオン抵抗）だけ低い電圧ＶＢＢ−Ｖ０となっている。

また、時刻ｔ１以前には、ＳＥＮＳＥ＞ＶＴＨであることから、Ｓ７２ａ＝Ｌ（異常未検出時の論理レベル）となっている。従って、オン抵抗制御信号Ｓ７２ｂ及び判別信号Ｓ７２ｃは、いずれもディセーブル（例えばハイインピーダンス）とされている。

時刻ｔ１において、外部端子Ｔ２の負荷オープンが発生すると、ＮＭＯＳＦＥＴ１０に出力電流Ｉｏが殆ど流れなくなる（先出の図５を参照）。従って、電流検出信号ＳＥＮＳＥは、閾値電圧ＶＴＨよりも低くなる。

このとき、Ｓ７２ａ＝Ｈ（異常検出時の論理レベル）となるので、コンパレータ７２ｂがイネーブルとなる。従って、時刻ｔ１以降、オン抵抗制御信号Ｓ７２ｂに応じて、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）が制御されるようになる。

なお、外部端子Ｔ２が負荷オープンしている場合には、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを制御することにより、出力電圧Ｖｏ（＝ＶＢＢ−Ｒｏｎ×Ｉｏ）を任意に変化させることが可能である。例えば、本図では、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎをフルオン時のオン抵抗Ｒｏｎ０から引き上げることにより、出力電圧Ｖｏが第１電圧ＶＢＢ−Ｖ１（＜ＶＢＢ−Ｖ０）に合わせ込まれている。

また、Ｓ７２ａ＝Ｈ（異常検出時の論理レベル）になると、コンパレータ７２ｃもイネーブルとなる。従って、時刻ｔ１以降、出力電圧Ｖｏと第２電圧ＶＢＢ−Ｖ２との比較結果に応じた判別信号Ｓ７２ｃが出力される。本図に即して述べると、Ｖｏ（＝ＶＢＢ−Ｖ１）＜ＶＢＢ−Ｖ２となるので、判別信号Ｓ７２ｃがローレベルとなる。

このように、Ｓ７２ａ＝Ｈ、かつ、Ｓ７２ｃ＝Ｌであるときには、外部端子Ｔ２が負荷オープンしていると判別することができる。

図１０は、天絡検出動作の一例を示す図であり、先の図９と同じく、上から順に、電流検出信号ＳＥＮＳＥ、出力電圧Ｖｏ、出力異常検出信号Ｓ７２ａ、オン抵抗制御信号Ｓ７２ｂ、及び、判別信号Ｓ７２ｃが描写されている。

時刻ｔ２以前には、外部端子Ｔ２の天絡が発生しておらず、フルオンされたＮＭＯＳＦＥＴ１０に出力電流Ｉｏが適切に流れている。従って、電流検出信号ＳＥＮＳＥは、閾値電圧ＶＴＨよりも高くなっている。また、出力電圧Ｖｏは、電源電圧ＶＢＢよりもＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖ０だけ低い電圧ＶＢＢ−Ｖ０となっている。

また、時刻ｔ２以前には、ＳＥＮＳＥ＞ＶＴＨであることから、Ｓ７２ａ＝Ｌ（異常未検出時の論理レベル）となっている。従って、オン抵抗制御信号Ｓ７２ｂ及び判別信号Ｓ７２ｃは、いずれもディセーブル（例えばハイインピーダンス）とされている。このように、時刻ｔ２以前の挙動は、当然のことながら、図９の時刻ｔ１以前と全く同様である。

時刻ｔ２において、外部端子Ｔ２の天絡が発生すると、ＮＭＯＳＦＥＴ１０に出力電流Ｉｏが殆ど流れなくなる（先出の図６を参照）。従って、電流検出信号ＳＥＮＳＥは、閾値電圧ＶＴＨよりも低くなる。

このとき、Ｓ７２ａ＝Ｈ（異常検出時の論理レベル）となるので、コンパレータ７２ｂがイネーブルとなる。従って、時刻ｔ２以降、オン抵抗制御信号Ｓ７２ｂに応じて、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎ（延いてはドレイン・ソース間電圧Ｖｄｓ）が制御されるようになる。

ただし、外部端子Ｔ２が天絡している場合には、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎに依ることなく、出力電圧Ｖｏが外部要因（図６の短絡経路の抵抗成分Ｒｙ及び天絡電流Ｉｖｂｂｓを参照）で決まる。具体的には、出力電圧Ｖｏがほぼ電源電圧ＶＢＢとなる。なお、オン抵抗制御信号Ｓ７２ｂは、ローレベル（＝オン抵抗Ｒｏｎを引き下げるときの論理レベル）に張り付いた状態となる。

また、Ｓ７２ａ＝Ｈ（異常検出時の論理レベル）になると、コンパレータ７２ｃもイネーブルとなる。従って、時刻ｔ２以降、出力電圧Ｖｏと第２電圧ＶＢＢ−Ｖ２との比較結果に応じた判別信号Ｓ７２ｃが出力される。本図に即して述べると、Ｖｏ（≒ＶＢＢ）＞ＶＢＢ−Ｖ２となるので、判別信号Ｓ７２ｃがハイレベルとなる。

このように、Ｓ７２ａ＝Ｈ、かつ、Ｓ７２ｃ＝Ｈであるときには、外部端子Ｔ２が天絡していると判別することができる。

なお、ＮＭＯＳＦＥＴ１０のオフ期間であれば、出力電圧Ｖｏに基づいて負荷オープンと天絡を容易に判別することが可能である。しかしながら、出力異常検出信号Ｓ７２ａがハイレベル（＝異常検出時の論理レベル）に立ち上がったことを受けて、ＮＭＯＳＦＥＴ１０をフルオフし、その後改めて負荷オープンと天絡を判別するようなシーケンスでは、判別結果が得られるまでに長時間（例えば数百μｓ）を要する。

一方、上記で説明した出力異常検出回路７２であれば、出力異常状態（Ｓ７２ａ＝Ｈ）の検出後、ＮＭＯＳＦＥＴ１０のフルオフを待たずに、遅滞なく負荷オープンと天絡を判別することができる。従って、半導体集積回路装置１が実装される電子機器（車載機器）の安全性を高めることが可能となる。

なお、制御ロジック部４０では、例えば、２ビットの出力異常報知信号ＦＡＩＬを用意しておくことにより、正常（００）、地絡（０１）、負荷オープン（１０）、及び、天絡（１１）をそれぞれ判別して、ＥＣＵ２に報知することが可能となる。

＜車両への適用＞
図１１は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、車載用ハイサイドスイッチＬＳＩを例に挙げたが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、車載用途以外のハイサイドスイッチＬＳＩにも広く適用することができる。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。

１ 半導体集積回路装置（スイッチ装置）
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０ ＮＭＯＳＦＥＴ（スイッチ素子）
２０ 出力電流監視部
２１、２２ ＮＭＯＳＦＥＴ
２３ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３１１ ソース電流源
３１２ シンク電流源
３１３ コントローラ
３２ オシレータ
３３ チャージポンプ（昇圧部）
３４ クランパ
３５ ＮＭＯＳＦＥＴ
３６ 抵抗
３７ キャパシタ
３８ ツェナダイオード（クランプ素子）
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路
７２ 出力異常検出回路
７２ａ、７２ｂ、７２ｃ コンパレータ
７２ｄ、７２ｅ 抵抗
７２ｆ、７２ｇ 電流源
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
８１ アンプ
８２ ＰＭＯＳＦＥＴ
Ｒｘ、Ｒｙ 抵抗成分
Ｔ１〜Ｔ５ 外部端子
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (10)

1. 電源端子と出力端子との間に接続されるスイッチ素子と；
   前記スイッチ素子のオン期間に流れる出力電流が閾値よりも小さいときに出力異常状態であることを検出し、前記スイッチ素子のオン抵抗を引き上げると共に、前記出力端子の出力電圧に基づいて前記出力端子の負荷オープンと天絡を判別する出力異常検出回路と；
   を有することを特徴とするスイッチ装置。
2. 前記出力異常検出回路は、前記出力電圧を第１電圧と一致させるように前記オン抵抗を引き上げることを特徴とすることを特徴とする請求項１に記載のスイッチ装置。
3. 前記出力異常検出回路は、前記出力電圧と前記第１電圧よりも高い第２電圧とを比較して前記出力端子の負荷オープンと天絡を判別することを特徴とする請求項２に記載のスイッチ装置。
4. 前記出力異常検出回路は、前記出力電圧が前記第２電圧よりも低いときに前記出力端子が負荷オープンしていると判別し、前記出力電圧が前記第２電圧よりも高いときに前記出力端子が天絡していると判別することを特徴とする請求項３に記載のスイッチ装置。
5. 前記出力異常検出回路は、
   前記出力電流に応じた出力電流検出信号またはセンス電圧と所定の閾値電圧とを比較して出力異常検出信号を生成する第１コンパレータと、
   前記出力電圧と前記第１電圧とを比較してオン抵抗制御信号を生成する第２コンパレータと、
   前記出力電圧と前記第２電圧とを比較して判別信号を生成する第３コンパレータと、
   を含むことを特徴とする請求項４に記載のスイッチ装置。
6. 前記第２コンパレータ及び前記第３コンパレータは、いずれも前記出力異常検出信号に応じてイネーブル制御されることを特徴とする請求項５に記載のスイッチ装置。
7. 前記出力異常検出回路は、
   前記電源端子と前記第１電圧の印加端との間に接続された第１抵抗と、
   前記電源端子と前記第２電圧の印加端との間に接続された第２抵抗と、
   前記第１電圧の印加端と定電位端との間に接続された第１電流源と、
   前記第２電圧の印加端と前記定電位端との間に接続された第２電流源と、
   をさらに含むことを特徴とする請求項５または請求項６に記載のスイッチ装置。
8. 請求項１〜請求項７のいずれか一項に記載のスイッチ装置と、
   前記スイッチ装置に接続される負荷と、
   を有することを特徴とする電子機器。
9. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータであることを特徴とする請求項８に記載の電子機器。
10. 請求項８または請求項９に記載の電子機器を有することを特徴とする車両。

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