JPWO2017159649A1 - プリント配線板、電子回路、配線の決定方法及びプログラム - Google Patents
プリント配線板、電子回路、配線の決定方法及びプログラム Download PDFInfo
- Publication number
- JPWO2017159649A1 JPWO2017159649A1 JP2018505931A JP2018505931A JPWO2017159649A1 JP WO2017159649 A1 JPWO2017159649 A1 JP WO2017159649A1 JP 2018505931 A JP2018505931 A JP 2018505931A JP 2018505931 A JP2018505931 A JP 2018505931A JP WO2017159649 A1 JPWO2017159649 A1 JP WO2017159649A1
- Authority
- JP
- Japan
- Prior art keywords
- line
- length
- fiber
- signal line
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 38
- 239000000835 fiber Substances 0.000 claims abstract description 145
- 239000011347 resin Substances 0.000 claims abstract description 52
- 229920005989 resin Polymers 0.000 claims abstract description 52
- 239000011521 glass Substances 0.000 claims abstract description 42
- 239000004744 fabric Substances 0.000 claims abstract description 40
- 230000005540 biological transmission Effects 0.000 claims description 45
- 238000012545 processing Methods 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 claims description 3
- 239000000284 extract Substances 0.000 claims description 2
- 238000000605 extraction Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 42
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000011889 copper foil Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/024—Dielectric details, e.g. changing the dielectric material around a transmission line
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/0245—Lay-out of balanced signal pairs, e.g. differential lines or twisted lines
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/0248—Skew reduction or using delay lines
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/12—Timing analysis or timing optimisation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0313—Organic insulating material
- H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
- H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/07—Electric details
- H05K2201/0707—Shielding
- H05K2201/0715—Shielding provided by an outer layer of PCB
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Structure Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
ファイバを編み込んだガラスクロスと、前記ガラスクロスに含ませた樹脂とから構成される絶縁層と、
前記ガラスクロスに編み込まれたファイバと平行な仮想直線上に延在する第1の線路、
前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた距離だけ前記第1の線路が延在する仮想直線から離れ、前記第1の線路と平行な仮想直線上に延在する第2の線路、
前記第1の線路と前記第2の線路とを構成する線路間を接続する第3の線路、
から構成されている第1の配線と、
前記第1の線路と平行な仮想直線上に延在する第4の線路、
前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた距離だけ前記第4の線路が延在する仮想直線から離れ、前記第4の線路と平行な仮想直線上に延在する第5の線路、
前記第4の線路と前記第5の線路とを構成する線路間を接続する第6の線路、
から構成されている第2の配線と、
を備え、
前記第1の線路の総線路長と前記第2の線路の総線路長とが等しく、
前記第5の線路の総線路長と前記第6の線路の総線路長とが等しく、
前記第4の線路と前記第5の線路との総線路長と、前記第1の線路と前記第2の線路との総線路長とが等しく、
前記第1の配線の線路長と前記第2の配線の線路長とが等しい、
ことを特徴とする。
実施の形態1に係るプリント配線板110は、図1、図2(a)、(b)に示すように、ファイバ20、21を縦横に編み込んだガラスクロス22に樹脂23を含ませて形成された絶縁層25、26と、導体である銅箔等から構成され、絶縁層25、26の間に配線された伝送線路12と、絶縁層25、26を挟んで配置されたグランド層24とから構成される。ファイバ20の間隔をPg1とする。以下、ファイバ20の間隔をガラスクロス間隔という。
上記構成を備えるプリント配線板110の製造方法を説明する。
実施の形態1では配線領域に制限のない例を示したが、本願発明は、BGA端子などを有するLSI直下の狭い配線領域に配置された配線も適用可能である。以下、狭い配線領域に配置された配線に本願発明を適用した実施の形態2を説明する。
実施の形態1、2では、本願発明を伝送線路全体に対して適用する例を示したが、伝送線路の一部区間に適用し、残りの区間に従来技術を適用してもよい。以下、本願発明を伝送線路の一部区間に適用した実施の形態3を説明する。
実施の形態1から3では、奇数番目の正信号線路区間Sl2i−1が延在する仮想直線と、偶数番目の正信号線路区間Sl2iが延在する仮想直線との間隔がPg1/2の例を示したが、Pg1(n+1/2)としてもよい。なお、nは自然数である。
実施の形態1から4では、奇数番目の正信号線路区間Sl2i−1、偶数番目の正信号線路区間Sl2iをそれぞれ同一な仮想直線上に延在する例を示した。しかし、正信号線路区間Sl2i−1がガラスクロス間隔Pg1で並べた複数の互いに平行な仮想直線上に延在し、正信号線路区間Sl2iが、正信号線路区間Sl2i−1が延在する仮想直線からPg1(n2i+1/2)離れ、正信号線路区間Sl2i−1と平行な複数の仮想直線上に延在してもよい。つまり、正信号線路区間Sl2iが延在する仮想直線も間隔Pg1で並べた複数の互いに平行な仮想直線となる。なお、n2iは偶数番目の区間Sl2iに応じた0以上の整数である。
実施の形態5では、偶数番目の正信号線路区間をPg1間隔の互いに平行な仮想直線上に、奇数番目の正信号線路区間をその仮想直線間中央の仮想直線上に延在する例を示したが、交互に両仮想直線上に延在していなくともよい。
実施の形態1から6では、正信号線路10と負信号線路11とが平行な伝送線路12を例として示したが、一部区間で平行でない伝送線路12でもよい。
ガラスクロス22に編み込まれたファイバ20と平行な仮想的な直線上に延在する第1の線路である正信号線路区間Sljの線路と、
ファイバ20の間隔の0以上の整数倍にファイバ20の間隔Pg1の1/2を加えた距離だけ正信号線路区間Sljの線路が延在する仮想直線から離れ、正信号線路区間Sljの線路と平行な仮想直線上に延在する第2の線路である正信号線路区間Slkの線路、
正信号線路区間Sljの線路と正信号線路区間Slkの線路とを構成する線路間を接続する第3の線路、
から構成されている第1の配線である正信号線路10と、
正信号線路区間Sljの線路と平行な仮想直線上に延在する負信号線路区間Sl’jの線路、
ファイバ20の間隔Pg1の0以上の整数倍に前記ファイバの間隔の1/2を加えた距離だけ負信号線路区間Sl’jの線路が延在する仮想直線から離れ、負信号線路区間Sl’jの線路と平行な仮想直線上に延在する第5の線路である負信号線路区間Sl’k、
負信号線路区間Sl’jの線路と負信号線路区間Sl’kの線路とを構成する線路間を接続する第6の線路、
から構成されている第2の配線である負信号線路11と、
を備え、
正信号線路区間Sljの線路の総線路長と正信号線路区間Slkの線路の総線路長とが等しく、
負信号線路区間Sl’jの線路の総線路長と負信号線路区間Sl’kの線路の総線路長とが等しく、
負信号線路区間Sl’jの線路と負信号線路区間Sl’kの線路との総線路長と、正信号線路区間Sljの線路と正信号線路区間Slkの線路との総線路長とが等しく、
正信号線路10の線路長と負信号線路10の線路長とが等しい構成で達成しうる。
(付記1)
ファイバを編み込んだガラスクロスと、前記ガラスクロスに含ませた樹脂とから構成される絶縁層と、
前記ガラスクロスに編み込まれたファイバと平行な仮想直線上に延在する第1の線路、
前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた距離だけ前記第1の線路が延在する仮想直線から離れ、前記第1の線路と平行な仮想直線上に延在する第2の線路、
前記第1の線路と前記第2の線路とを構成する線路間を接続する第3の線路、
から構成されている第1の配線と、
前記第1の線路と平行な仮想直線上に延在する第4の線路、
前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた距離だけ前記第4の線路が延在する仮想直線から離れ、前記第4の線路と平行な仮想直線上に延在する第5の線路、
前記第4の線路と前記第5の線路とを構成する線路間を接続する第6の線路、
から構成されている第2の配線と、
を備え、
前記第1の線路の総線路長と前記第2の線路の総線路長とが等しく、
前記第5の線路の総線路長と前記第6の線路の総線路長とが等しく、
前記第4の線路と前記第5の線路との総線路長と、前記第1の線路と前記第2の線路との総線路長とが等しく、
前記第1の配線の線路長と前記第2の配線の線路長とが等しい、
ことを特徴とするプリント配線板。
(付記2)
前記第1の線路が互いに同一な仮想直線上に延在し、
前記第4の線路が互いに同一な仮想直線上に延在する、
ことを特徴とする付記1に記載のプリント配線板。
(付記3)
前記第1の線路が互いに同一な仮想直線上に延在し、
前記第2の線路が互いに同一な仮想直線上に延在し、
前記第4の線路が互いに同一な仮想直線上に延在し、
前記第5の線路が互いに同一な仮想直線上に延在する、
ことを特徴とする付記1又は2に記載のプリント配線板。
(付記4)
前記第3の線路が、一端が前記第1の線路に接続され、他端が前記第2の線路に接続されている線路で構成され、
前記第6の線路が、一端が前記第4の線路に接続され、他端が前記第5の線路に接続されている線路で構成されている、
ことを特徴とする付記1から3の何れか1に記載のプリント配線板。
(付記5)
前記第3の線路が直線で形成され、
前記第6の線路が直線で形成されている、
ことを特徴とする付記1から4の何れか1に記載のプリント配線板。
(付記6)
前記第3の線路が直線で形成され、
前記第3の線路と前記第1の線路との成す角度θが0<θ<90度で構成され、
前記第6の線路が直線で形成され、
前記第6の線路と前記第4の線路との成す角度θが0<θ<90度で構成されている、
ことを特徴とする付記1から5の何れか1に記載のプリント配線板。
(付記7)
前記第1の配線と前記第2の配線とが互いに平行な線路で構成されていることを特徴とする付記1から6の何れか1に記載のプリント配線板。
(付記8)
前記第1の配線と前記第2の配線との間隔が、前記ファイバの間隔よりも短く構成されていることを特徴とする付記7に記載のプリント配線板。
(付記9)
前記第1の配線と前記第2の配線との間隔が、前記ファイバの間隔の1/2に一致することを特徴とする付記1から8の何れか1に記載のプリント配線板。
(付記10)
付記1から9の何れか1に記載のプリント配線板を備えることを特徴とする電子回路。
(付記11)
付記1から9の何れか1に記載のプリント配線板の配線を決定する方法であって、
制御部が、配線パターンを構成する複数の伝送線路のなかから、前記ファイバと平行な伝送線路を抽出する工程と、
指定部が、前記ファイバと前記第3の線路とが成す角度を指定する工程と、
i)前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた長さが前記第3の線路の前記ファイバに直交する成分の長さに一致することと、ii)前記指定部により指定された角度と、を条件として、制御部が、前記第3の線路の線路長と、前記第3の線路の前記ファイバに平行な方向の成分の長さとを、算出する工程と、
i)前記第1の線路の線路長と前記第2の線路の線路長とが等しいことと、ii)前記第3の線路の前記ファイバに平行な方向の成分の長さと前記第1の線路の線路長と前記第2の線路の線路長との総和が、前記伝送線路の線路長と等しいことと、を条件として、制御部が、前記第1の線路の線路長と、前記第2の線路の線路長とを算出する工程と、
i)前記第1の線路が前記ファイバと平行な線路で構成されることと、ii)前記第2の線路が、前記第1の線路と平行な線路で構成されることと、iii)前記第1の線路を延伸した仮想直線と前記第2の線路との距離が前記第3の線路の前記ファイバと直交方向の成分の長さで構成されることと、iv)前記第1の線路を延伸した仮想直線と前記第3の線路との成す角度が前記角度と一致することと、を条件として、制御部が、前記第1の線路と、前記第2の線路と、前記第3の線路とから構成される前記第1の配線を決定する工程と、
i)前記第2の配線が前記第1の配線と平行な線路で構成されることと、ii)前記第2の配線の線路長と前記第1の配線の線路長とが等しいことと、を条件として、制御部が、前記第2の配線を決定する工程と、
を含むことを特徴とする配線の決定方法。
(付記12)
付記11に記載の方法を実行するためのプログラム。
11 負信号線路
12 伝送線路
20 ファイバ
21 ファイバ
22 ガラスクロス
23 樹脂
24 グランド層
25 絶縁層
26 絶縁層
31 樹脂に対するファイバの体積比率が高い位置
32 位置31からPg1/2離れた位置
33 樹脂に対するファイバの体積比率が中程度の位置
34 位置33からPg1/2離れた位置
35 樹脂に対するファイバの体積比率が低い位置
36 位置35からPg1/2離れた位置
37a 正信号線路区間Sl1の一端
37b 正信号線路区間Sl1と線路10cとの接続位置
38a 正信号線路区間Sl2と線路10cとの接続位置
38b 正信号線路区間Sl2と線路10dとの接続位置
39a 正信号線路区間Sl3と線路10dとの接続位置
40 信号スルーホール
41 信号スルーホール
42 スルーホール
50 LSI直下領域近辺の配線区間
51 LSI直下領域から離れた配線区間
110 本発明の実施の形態1に係るプリント配線板
120 本発明の実施の形態2に係るプリント配線板
130 本発明の実施の形態3に係るプリント配線板
140 本発明の実施の形態4に係るプリント配線板
150 本発明の実施の形態5に係るプリント配線板
160 本発明の実施の形態6に係るプリント配線板
170 本発明の実施の形態7に係るプリント配線板
200 処理装置
201 操作部
202 制御部
203 主記憶部
204 補助記憶部
205 表示部
Claims (12)
- ファイバを編み込んだガラスクロスと、前記ガラスクロスに含ませた樹脂とから構成される絶縁層と、
前記ガラスクロスに編み込まれたファイバと平行な仮想直線上に延在する第1の線路、
前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた距離だけ前記第1の線路が延在する仮想直線から離れ、前記第1の線路と平行な仮想直線上に延在する第2の線路、
前記第1の線路と前記第2の線路とを構成する線路間を接続する第3の線路、
から構成されている第1の配線と、
前記第1の線路と平行な仮想直線上に延在する第4の線路、
前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた距離だけ前記第4の線路が延在する仮想直線から離れ、前記第4の線路と平行な仮想直線上に延在する第5の線路、
前記第4の線路と前記第5の線路とを構成する線路間を接続する第6の線路、
から構成されている第2の配線と、
を備え、
前記第1の線路の総線路長と前記第2の線路の総線路長とが等しく、
前記第5の線路の総線路長と前記第6の線路の総線路長とが等しく、
前記第4の線路と前記第5の線路との総線路長と、前記第1の線路と前記第2の線路との総線路長とが等しく、
前記第1の配線の線路長と前記第2の配線の線路長とが等しい、
ことを特徴とするプリント配線板。 - 前記第1の線路が互いに同一な仮想直線上に延在し、
前記第4の線路が互いに同一な仮想直線上に延在する、
ことを特徴とする請求項1に記載のプリント配線板。 - 前記第1の線路が互いに同一な仮想直線上に延在し、
前記第2の線路が互いに同一な仮想直線上に延在し、
前記第4の線路が互いに同一な仮想直線上に延在し、
前記第5の線路が互いに同一な仮想直線上に延在する、
ことを特徴とする請求項1又は2に記載のプリント配線板。 - 前記第3の線路が、一端が前記第1の線路に接続され、他端が前記第2の線路に接続されている線路で構成され、
前記第6の線路が、一端が前記第4の線路に接続され、他端が前記第5の線路に接続されている線路で構成されている、
ことを特徴とする請求項1から3の何れか1項に記載のプリント配線板。 - 前記第3の線路が直線で形成され、
前記第6の線路が直線で形成されている、
ことを特徴とする請求項1から4の何れか1項に記載のプリント配線板。 - 前記第3の線路が直線で形成され、
前記第3の線路と前記第1の線路との成す角度θが0<θ<90度で構成され、
前記第6の線路が直線で形成され、
前記第6の線路と前記第4の線路との成す角度θが0<θ<90度で構成されている、
ことを特徴とする請求項1から5の何れか1項に記載のプリント配線板。 - 前記第1の配線と前記第2の配線とが互いに平行な線路で構成されていることを特徴とする請求項1から6の何れか1項に記載のプリント配線板。
- 前記第1の配線と前記第2の配線との間隔が、前記ファイバの間隔よりも短く構成されていることを特徴とする請求項7に記載のプリント配線板。
- 前記第1の配線と前記第2の配線との間隔が、前記ファイバの間隔の1/2に一致することを特徴とする請求項1から8の何れか1項に記載のプリント配線板。
- 請求項1から9の何れか1項に記載のプリント配線板を備えることを特徴とする電子回路。
- 請求項1から9の何れか1項に記載のプリント配線板の配線を決定する方法であって、
制御部が、配線パターンを構成する複数の伝送線路のなかから、前記ファイバと平行な伝送線路を抽出し、
指定部が、前記ファイバと前記第3の線路とが成す角度を指定し、
i)前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた長さが前記第3の線路の前記ファイバに直交する成分の長さに一致することと、ii)前記指定部により指定された角度と、を条件として、制御部が、前記第3の線路の線路長と、前記第3の線路の前記ファイバに平行な方向の成分の長さとを、算出し、
i)前記第1の線路の線路長と前記第2の線路の線路長とが等しいことと、ii)前記第3の線路の前記ファイバに平行な方向の成分の長さと前記第1の線路の線路長と前記第2の線路の線路長との総和が、前記伝送線路の線路長と等しいことと、を条件として、制御部が、前記第1の線路の線路長と、前記第2の線路の線路長とを算出し、
i)前記第1の線路が前記ファイバと平行な線路で構成されることと、ii)前記第2の線路が、前記第1の線路と平行な線路で構成されることと、iii)前記第1の線路を延伸した仮想直線と前記第2の線路との距離が前記第3の線路の前記ファイバと直交方向の成分の長さで構成されることと、iv)前記第1の線路を延伸した仮想直線と前記第3の線路との成す角度が前記角度と一致することと、を条件として、制御部が、前記第1の線路と、前記第2の線路と、前記第3の線路とから構成される前記第1の配線を決定し、
i)前記第2の配線が前記第1の配線と平行な線路で構成されることと、ii)前記第2の配線の線路長と前記第1の配線の線路長とが等しいことと、を条件として、制御部が、前記第2の配線を決定する、
ことを特徴とする配線の決定方法。 - ファイバを編み込んだガラスクロスと、前記ガラスクロスに含ませた樹脂とから構成される絶縁層と、
前記ガラスクロスに編み込まれたファイバと平行な仮想直線上に延在する第1の線路、
前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた距離だけ前記第1の線路が延在する仮想直線から離れ、前記第1の線路と平行な仮想直線上に延在する第2の線路、
前記第1の線路と前記第2の線路とを構成する線路間を接続する第3の線路、
から構成されている第1の配線と、
前記第1の線路と平行な仮想直線上に延在する第4の線路、
前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた距離だけ前記第4の線路が延在する仮想直線から離れ、前記第4の線路と平行な仮想直線上に延在する第5の線路、
前記第4の線路と前記第5の線路とを構成する線路間を接続する第6の線路、
から構成されている第2の配線と、を備えるプリント配線板の配線を決定するプログラムを記録したプログラム記録媒体であって、
コンピュータに、
配線パターンを構成する複数の伝送線路のなかから、前記ファイバと平行な伝送線路を抽出する抽出処理と、
前記ファイバと前記第3の線路とが成す角度を指定する指定処理と、
i)前記ファイバの間隔の0以上の整数倍に前記ファイバの間隔の1/2を加えた長さが前記第3の線路の前記ファイバに直交する成分の長さに一致することと、ii)前記指定処理により指定された角度と、を条件として、前記第3の線路の線路長と、前記第3の線路の前記ファイバに平行な方向の成分の長さとを、算出する算出処理と、
i)前記第1の線路の線路長と前記第2の線路の線路長とが等しいことと、ii)前記第3の線路の前記ファイバに平行な方向の成分の長さと前記第1の線路の線路長と前記第2の線路の線路長との総和が、前記伝送線路の線路長と等しいことと、を条件として、前記第1の線路の線路長と、前記第2の線路の線路長とを算出する算出処理と、
i)前記第1の線路が前記ファイバと平行な線路で構成されることと、ii)前記第2の線路が、前記第1の線路と平行な線路で構成されることと、iii)前記第1の線路を延伸した仮想直線と前記第2の線路との距離が前記第3の線路の前記ファイバと直交方向の成分の長さで構成されることと、iv)前記第1の線路を延伸した仮想直線と前記第3の線路との成す角度が前記角度と一致することと、を条件として、前記第1の線路と、前記第2の線路と、前記第3の線路とから構成される前記第1の配線を決定する決定処理と、
i)前記第2の配線が前記第1の配線と平行な線路で構成されることと、ii)前記第2の配線の線路長と前記第1の配線の線路長とが等しいことと、を条件として、前記第2の配線を決定する決定処理と、
を実行させるプログラムを記録したプログラム記録媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016056292 | 2016-03-18 | ||
JP2016056292 | 2016-03-18 | ||
PCT/JP2017/010073 WO2017159649A1 (ja) | 2016-03-18 | 2017-03-14 | プリント配線板、電子回路、配線の決定方法及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2017159649A1 true JPWO2017159649A1 (ja) | 2018-12-13 |
JP6536738B2 JP6536738B2 (ja) | 2019-07-03 |
Family
ID=59850701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018505931A Expired - Fee Related JP6536738B2 (ja) | 2016-03-18 | 2017-03-14 | プリント配線板、電子回路、配線の決定方法及びプログラム |
Country Status (4)
Country | Link |
---|---|
US (1) | US20210185805A1 (ja) |
JP (1) | JP6536738B2 (ja) |
CN (1) | CN109076707A (ja) |
WO (1) | WO2017159649A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107315878A (zh) * | 2017-06-29 | 2017-11-03 | 郑州云海信息技术有限公司 | 一种提高信号SI质量的Layout布线结构及布线方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7043706B2 (en) * | 2003-03-11 | 2006-05-09 | Intel Corporation | Conductor trace design to reduce common mode cross-talk and timing skew |
CN101494948B (zh) * | 2008-01-24 | 2012-07-18 | 鸿富锦精密工业(深圳)有限公司 | 电路板及其设计方法 |
TW201228492A (en) * | 2010-12-17 | 2012-07-01 | Hon Hai Prec Ind Co Ltd | Printed circuit board |
JP2015050294A (ja) * | 2013-08-30 | 2015-03-16 | パナソニック株式会社 | プリント配線板 |
-
2017
- 2017-03-14 JP JP2018505931A patent/JP6536738B2/ja not_active Expired - Fee Related
- 2017-03-14 US US16/082,361 patent/US20210185805A1/en not_active Abandoned
- 2017-03-14 CN CN201780017149.2A patent/CN109076707A/zh active Pending
- 2017-03-14 WO PCT/JP2017/010073 patent/WO2017159649A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US20210185805A1 (en) | 2021-06-17 |
WO2017159649A1 (ja) | 2017-09-21 |
CN109076707A (zh) | 2018-12-21 |
JP6536738B2 (ja) | 2019-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111447732A (zh) | 一种pcb差分对走线的阻抗匹配方法 | |
KR100923928B1 (ko) | 서펜타인 형태의 마이크로 스트립 전송선 구조 | |
JP6044240B2 (ja) | 半導体装置及び半導体装置の設計方法 | |
JP5660044B2 (ja) | 配線基板設計支援装置、配線基板設計方法、及びプログラム | |
JP6536738B2 (ja) | プリント配線板、電子回路、配線の決定方法及びプログラム | |
JP4660738B2 (ja) | プリント配線板及び電子機器 | |
JP4728944B2 (ja) | 電源ノイズ解析モデル生成プログラム及び電源ノイズ解析モデル作成装置 | |
US8614515B2 (en) | Wiring method for semiconductor integrated circuit, semiconductor-circuit wiring apparatus and semiconductor integrated circuit | |
US20160307853A1 (en) | Multilayer substrate, design method of multilayer substrate, manufacturing method of semiconductor device, and recording medium | |
CN104619114A (zh) | 一种具有埋阻的pcb板以及埋阻的测试方法 | |
JP2014142795A (ja) | シミュレーションプログラム及びシミュレーション装置 | |
CN114168017A (zh) | 显示面板和显示装置 | |
US10748849B2 (en) | Tapering discrete interconnection for an integrated circuit (IC) | |
KR20140010508A (ko) | 연배열 인쇄 회로 기판 | |
JP5299201B2 (ja) | プリント基板、プリント基板の製造方法 | |
TWI442843B (zh) | 軟性電路板 | |
Wang et al. | Mitigating differential skew by rotating meshed ground for high-density layout in flexible printed circuits | |
US20180165401A1 (en) | Non-orthogonal routing on a printed circuit board | |
TWI442839B (zh) | 軟性電路板 | |
KR20200120450A (ko) | 수직구간 및 수평구간이 형성된 연성회로기판 | |
CN117641744B (zh) | Pcb走线串扰距离确定方法、装置、电子设备及介质 | |
CN111698825B (zh) | 一种pcb板和pcb走线结构的制备方法 | |
JP6028867B2 (ja) | 設計プログラム、装置及び方法 | |
CN220440985U (zh) | 带线路排布的电路板 | |
JP2018082110A (ja) | 回路基板および電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180823 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190319 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190418 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190507 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190520 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6536738 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |