CN111447732A - 一种pcb差分对走线的阻抗匹配方法 - Google Patents
一种pcb差分对走线的阻抗匹配方法 Download PDFInfo
- Publication number
- CN111447732A CN111447732A CN202010442491.0A CN202010442491A CN111447732A CN 111447732 A CN111447732 A CN 111447732A CN 202010442491 A CN202010442491 A CN 202010442491A CN 111447732 A CN111447732 A CN 111447732A
- Authority
- CN
- China
- Prior art keywords
- routing
- differential pair
- target
- adjustment
- pcb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0228—Compensation of cross-talk by a mutually correlated lay-out of printed circuit traces, e.g. for compensation of cross-talk in mounted connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0002—Apparatus or processes for manufacturing printed circuits for manufacturing artworks for printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/07—Electric details
- H05K2201/0776—Resistance and impedance
- H05K2201/0784—Uniform resistance, i.e. equalizing the resistance of a number of conductors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Dc Digital Transmission (AREA)
Abstract
本申请公开了一种PCB差分对走线的阻抗匹配方法,该PCB差分对走线的阻抗匹配方法包括:获取PCB差分对走线的目标调整方式和初始的走线参数组;根据走线参数组计算PCB差分对走线的差分对阻抗;确定具有相同差分对阻抗的其他走线参数组;根据目标调整方式从其他走线参数组中确定目标走线参数组;根据目标走线参数组和目标调整方式进行走线调整。本申请在对PCB差分对走线进行调整时,具体以具有相同的差分对阻抗为标准选取调整后的走线参数组,可选择合适的线宽线距数据组合灵活布线,而非仅单方面对线宽调整或者单方面对线距调整,从而可有效提高对PCB差分对走线调整前后的阻抗匹配精度,确保高速传输速率下的信号质量。
Description
技术领域
本申请涉及电子技术领域,特别涉及一种PCB差分对走线的阻抗匹配方法。
背景技术
随着计算机以及大数据等技术的发展,当今的数据大爆炸时代对数据传输和处理的要求越来越高,数据处理系统需要有更高的带宽和更快的信号传输速率。这对硬件系统设计中的信号完整性问题提出了较大挑战。
PCB板走线设计是硬件电路设计中的重要一环。为保障信号传输质量,PCB板上的一对差分对信号线应当尽量保持线距均匀长度一致等。但是由于实际布线环境等因素,两条信号线往往并不能时刻达到上述要求,因此经常需要通过一些方式进行调节。
但是,相关技术中在读差分对信号线进行等长调节或者间距调节时,往往只单方面关注对线距或者单方面对线长的调节,如此将造成信号线的阻抗不连续,导致信号质量下降或信号串扰,影响信号完整性。尤其当对信号线调节的次数较多时,将对信号完整性产生十分大的影响,甚至可能造成整个PCB板设计的失败。
鉴于此,提供一种解决上述技术问题的方案,已经是本领域技术人员所亟需关注的。
发明内容
本申请的目的在于提供一种PCB差分对走线的阻抗匹配方法,以便有效提高在对PCB差分对走线调整前后的阻抗匹配精度,确保高速传输速率下的信号质量。
为解决上述技术问题,第一方面,本申请公开了一种PCB差分对走线的阻抗匹配方法,包括:
获取PCB差分对走线的目标调整方式和初始的走线参数组;
根据所述走线参数组计算所述PCB差分对走线的差分对阻抗;
确定具有相同差分对阻抗的其他走线参数组;
根据所述目标调整方式从所述其他走线参数组中确定目标走线参数组;
根据所述目标走线参数组和所述目标调整方式进行走线调整。
可选地,所述走线参数组中的参数包括线宽和线距。
可选地,当所述目标调整方式为单线折弯调节时,所述目标走线参数组中的线宽大于所述PCB差分对走线的初始线宽。
可选地,当所述目标调整方式为单线折弯调节时,所述根据所述目标走线参数组和所述目标调整方式进行走线调整,包括:
确定所述PCB差分对走线中的目标弯折走线;
对所述目标弯折走线进行弯折;所述目标弯折走线在每个弯折处包括过渡段和膨突段;
根据所述目标走线参数组,对所述膨突段以及另一条走线中与所述膨突段对应的走线段进行设置。
可选地,当所述目标调整方式为压缩间距调节时,所述目标走线参数组中的线距小于所述PCB差分对走线的初始线距。
可选地,当所述目标调整方式为压缩间距调节时,调整后的PCB差分对走线的中心线与原中心线重合。
可选地,所述获取PCB差分对走线的目标调整方式,包括:
根据走线空间环境和芯片引脚布局的对称性确定所述目标调整方式。
本申请所提供的PCB差分对走线的阻抗匹配方法包括:获取PCB差分对走线的目标调整方式和初始的走线参数组;根据所述走线参数组计算所述PCB差分对走线的差分对阻抗;确定具有相同差分对阻抗的其他走线参数组;根据所述目标调整方式从所述其他走线参数组中确定目标走线参数组;根据所述目标走线参数组和所述目标调整方式进行走线调整。
本申请所提供的PCB差分对走线的阻抗匹配方法所具有的有益效果是:本申请在对PCB差分对走线进行调整时,具体以具有相同的差分对阻抗为标准选取调整后的走线参数组,可选择合适的线宽线距数据组合灵活布线,而非仅单方面对线宽调整或者单方面对线距调整,从而可有效提高对PCB差分对走线调整前后的阻抗匹配精度,确保高速传输速率下的信号质量。
附图说明
为了更清楚地说明现有技术和本申请实施例中的技术方案,下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然,下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例,对于本领域普通技术人员来说,在不付出创造性劳动的前提下,还可以根据提供的附图获得其他的附图,所获得的其他附图也属于本申请的保护范围。
图1为本申请实施例公开的一种PCB差分对走线的阻抗匹配方法的流程图;
图2为本申请实施例公开的一种在差分对阻抗相同条件下线宽线距的关系曲线图;
图3为本申请实施例公开的一种单线折弯调节的示意图;
图4为本申请实施例公开的一种压缩间距调节的示意图。
具体实施方式
本申请的核心在于提供一种PCB差分对走线的阻抗匹配方法,以便有效提高在对PCB差分对走线调整前后的阻抗匹配精度,确保高速传输速率下的信号质量。
为了对本申请实施例中的技术方案进行更加清楚、完整地描述,下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行介绍。显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
当前,随着计算机以及大数据等技术的发展,数据大爆炸时代对数据传输和处理的要求越来越高,数据处理系统需要有更高的带宽和更快的信号传输速率。这对硬件系统设计中的信号完整性问题提出了较大挑战。
PCB板走线设计是硬件电路设计中的重要一环。为保障信号传输质量,PCB板上的一对差分对信号线应当尽量保持线距均匀长度一致等。但是由于实际布线环境等因素,两条信号线往往并不能时刻达到上述要求,因此经常需要通过一些方式进行调节。
但是,相关技术中在读差分对信号线进行等长调节或者间距调节时,往往只单方面关注对线距或者单方面对线长的调节,如此将造成信号线的阻抗不连续,导致信号质量下降或信号串扰,影响信号完整性。尤其当对信号线调节的次数较多时,将对信号完整性产生十分大的影响,甚至可能造成整个PCB板设计的失败。鉴于此,本申请提供了一种PCB差分对走线的阻抗匹配方案,可有效解决上述问题。
参见图1所示,本申请实施例公开了一种PCB差分对走线的阻抗匹配方法,主要包括:
S101:获取PCB差分对走线的目标调整方式和初始的走线参数组。
其中,在实际的PCB差分对走线过程中,由于受到走线空间或芯片PIN脚布局的影响,往往会出现差分对中的两个信号线在两端芯片PN间不等长的问题,或者出现走线部分位置空间紧张的问题。由此便需要一些调整方式进行走线调整。
具体地,目标调整方式可以具体包括单线折弯调节或者间距调节。单线折弯调节是将其中一条需要加长的信号线进行3W2S或者5W2S等折弯(鼓包),用以进行走线长度调整,解决两个信号线在两端芯片PN间不等长的问题。间距调整常见为压缩间距调整,以实时适应走线空间紧张的情况。
走线参数组具体指影响差分对阻抗的一组走线参数。作为一个具体实施例,在上述内容的基础上,走线参数组可具体包括对差分对阻抗影响最大的两个参数:线宽参数和线距参数。
不妨将PCB差分对走线初始的走线参数组记为(W0,S0),其中,W0为初始线宽,S0为初始线距。
S102:根据初始的走线参数组计算PCB差分对走线的差分对阻抗。
S103:确定具有相同差分对阻抗的其他走线参数组。
每个线宽线距数据组合均有对应的差分对阻抗值。为保障PCB差分对走线阻抗匹配的连续性,本领域技术人员可根据初始走线参数组计算出对应的差分对阻抗后,以该差分对阻抗值为标准,确定具有相同差分对阻抗值的其他线宽线距数据组合。
其中,具体地,本领域技术人员可使用SI9000来计算具有相同差分对阻抗的走线参数组。为了便于显示,可进一步绘出线宽线距关系曲线图,例如,图2便示出了85ohm为标准的线宽线距曲线关系。
其中,线宽的最小值可依据PCB制板厂制板工艺来设定,线宽的最大值可依据具体板卡的空间来灵活选取。
S104:根据目标调整方式从其他走线参数组中确定目标走线参数组。
不同的目标调整方式需要选择线距增大或者线距减小的新走线参数组来作为目标走线参数组,本领域技术人员可根据实际情况,在所有生成的具有相同差分对阻抗的走线参数组中灵活选择设置。
S105:根据目标走线参数组和目标调整方式进行走线调整。
本申请实施例所提供的PCB差分对走线的阻抗匹配方法包括:获取PCB差分对走线的目标调整方式和初始的走线参数组;根据走线参数组计算PCB差分对走线的差分对阻抗;确定具有相同差分对阻抗的其他走线参数组;根据目标调整方式从其他走线参数组中确定目标走线参数组;根据目标走线参数组和目标调整方式进行走线调整。
可见,本申请在对PCB差分对走线进行调整时,具体以具有相同的差分对阻抗为标准选取调整后的走线参数组,可选择合适的线宽线距数据组合灵活布线,而非仅单方面对线宽调整或者单方面对线距调整,从而可有效提高对PCB差分对走线调整前后的阻抗匹配精度,确保高速传输速率下的信号质量。
作为一种具体实施例,本申请实施例所提供的PCB差分对走线的阻抗匹配方法在上述内容的基础上,获取PCB差分对走线的目标调整方式,具体可以包括:
根据走线空间环境和芯片引脚布局的对称性确定目标调整方式。
具体地,当芯片引脚布局不对称时,可采用单线折弯调节方式调整其中一条走线的长度;当走线布局空间变狭窄时,可采用压缩间距调节方式,将两个走线的线距减小。
作为一种具体实施例,本申请实施例所提供的PCB差分对走线的阻抗匹配方法在上述内容的基础上,当目标调整方式为单线折弯调节时,目标走线参数组中的线宽大于PCB差分对走线的初始线宽。
本领域技术人员容易理解的是,对于具有相同差分对阻抗的走线参数组,线宽和线距是反向变化的关系。当需要进行单线折弯调节时,在折弯处的线距势必会增大,由此,应当选择线宽小于初始线宽的走线参数组。
作为一种具体实施例,本申请实施例所提供的PCB差分对走线的阻抗匹配方法在上述内容的基础上,当目标调整方式为单线折弯调节时,根据目标走线参数组和目标调整方式进行走线调整,包括:
确定PCB差分对走线中的目标弯折走线;
对目标弯折走线进行弯折;目标弯折走线在每个弯折处包括过渡段和膨突段;
根据目标走线参数组,对膨突段以及另一条走线中与膨突段对应的走线段进行设置。
具体地,可参考图3,图3为本申请实施例公开的一种单线折弯调节的示意图。
PCB差分对走线包括有P线和N线。假设需要将P线的长度增大,则P线即为目标弯折走线;而另一条走线N线则延续原形状。
如图3所示,在对作为目标弯折走线的P线进行弯折时,其弯折处的走线包括两个过渡段(包括线段1和线段3)和一个膨突段(线段2)。一般地,膨突段与原走线方向平行,过渡段为与原走线方向具有一定预设夹角的走线,预设夹角可具体选择为45度。
容易理解的是,P线的膨突段与另一条走线N线之间的线距即为所选择的目标走线参数组中的线距,可用S1表示,比初始线距大。对应的,将膨突段以及N线中与膨突段对应的线段部分的线宽也一同调整为目标走线参数组中的线宽,可用W1表示。
还需要说明的是,由于布线空间限制,单个折弯对目标折弯走线的长度调节能力有限。以图3所示的45度预设夹角为例,每个折弯可增加的长度约为2(√2-1)(S1-S0)。因此,根据实际情况的需要,可为目标折弯曲线设置合适数量个折弯。
作为一种具体实施例,本申请实施例所提供的PCB差分对走线的阻抗匹配方法在上述内容的基础上,当目标调整方式为压缩间距调节时,目标走线参数组中的线距小于PCB差分对走线的初始线距。
进一步地,作为一种具体实施例,本申请实施例所提供的PCB差分对走线的阻抗匹配方法在上述内容的基础上,当目标调整方式为压缩间距调节时,调整后的PCB差分对走线的中心线与原中心线重合。
具体地,可参见图4,图4为本申请实施例公开的一种压缩间距调节的示意图。
调整后的差分对走线(线段7和线段8)与原差分对走线的中心线重合,线宽和线距均分别小于初始线宽和初始线距。容易理解的是,在线段7和线段8之前分别设置了过渡线段5和过渡线段6,过渡线段对阻抗匹配的影响不大,可依然采用初始线宽和初始线距。
本申请中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言,由于其与实施例公开的方法相对应,所以描述的比较简单,相关之处参见方法部分说明即可。
还需说明的是,在本申请文件中,诸如“第一”和“第二”之类的关系术语,仅仅用来将一个实体或者操作与另一个实体或者操作区分开来,而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出,对于本技术领域的普通技术人员来说,在不脱离本申请原理的前提下,还可以对本申请进行若干改进和修饰,这些改进和修饰也落入本申请的保护范围内。
Claims (7)
1.一种PCB差分对走线的阻抗匹配方法,其特征在于,包括:
获取PCB差分对走线的目标调整方式和初始的走线参数组;
根据所述走线参数组计算所述PCB差分对走线的差分对阻抗;
确定具有相同差分对阻抗的其他走线参数组;
根据所述目标调整方式从所述其他走线参数组中确定目标走线参数组;
根据所述目标走线参数组和所述目标调整方式进行走线调整。
2.根据权利要求1所述的阻抗匹配方法,其特征在于,所述走线参数组中的参数包括线宽和线距。
3.根据权利要求2所述的阻抗匹配方法,其特征在于,当所述目标调整方式为单线折弯调节时,所述目标走线参数组中的线宽大于所述PCB差分对走线的初始线宽。
4.根据权利要求3所述的阻抗匹配方法,其特征在于,当所述目标调整方式为单线折弯调节时,所述根据所述目标走线参数组和所述目标调整方式进行走线调整,包括:
确定所述PCB差分对走线中的目标弯折走线;
对所述目标弯折走线进行弯折;所述目标弯折走线在每个弯折处包括过渡段和膨突段;
根据所述目标走线参数组,对所述膨突段以及另一条走线中与所述膨突段对应的走线段进行设置。
5.根据权利要求2所述的阻抗匹配方法,其特征在于,当所述目标调整方式为压缩间距调节时,所述目标走线参数组中的线距小于所述PCB差分对走线的初始线距。
6.根据权利要求5所述的阻抗匹配方法,其特征在于,当所述目标调整方式为压缩间距调节时,调整后的PCB差分对走线的中心线与原中心线重合。
7.根据权利要求1至6任一项所述的阻抗匹配方法,其特征在于,所述获取PCB差分对走线的目标调整方式,包括:
根据走线空间环境和芯片引脚布局的对称性确定所述目标调整方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010442491.0A CN111447732A (zh) | 2020-05-22 | 2020-05-22 | 一种pcb差分对走线的阻抗匹配方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010442491.0A CN111447732A (zh) | 2020-05-22 | 2020-05-22 | 一种pcb差分对走线的阻抗匹配方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN111447732A true CN111447732A (zh) | 2020-07-24 |
Family
ID=71657269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010442491.0A Pending CN111447732A (zh) | 2020-05-22 | 2020-05-22 | 一种pcb差分对走线的阻抗匹配方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111447732A (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112911814A (zh) * | 2021-02-02 | 2021-06-04 | 环荣电子(惠州)有限公司 | 差动对信号的线宽与线距自动调整方法及其系统 |
CN113947056A (zh) * | 2021-10-29 | 2022-01-18 | 苏州浪潮智能科技有限公司 | 一种差分走线设计方法及差分线 |
CN117688897A (zh) * | 2024-01-31 | 2024-03-12 | 苏州元脑智能科技有限公司 | 差分信号线参数修改方法、装置、集成电路、设备及介质 |
WO2024087697A1 (zh) * | 2022-10-25 | 2024-05-02 | 华为技术有限公司 | 数据传输走线的布局方案、主板及电子设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005340506A (ja) * | 2004-05-27 | 2005-12-08 | Fuji Xerox Co Ltd | プリント配線基板 |
CN201657492U (zh) * | 2010-04-20 | 2010-11-24 | 英业达股份有限公司 | 印刷电路板 |
CN104039076A (zh) * | 2014-06-17 | 2014-09-10 | 浪潮(北京)电子信息产业有限公司 | 一种减小差分电路阻抗不匹配程度的绕线方法和系统 |
CN104333973A (zh) * | 2014-11-11 | 2015-02-04 | 浪潮电子信息产业股份有限公司 | 一种针对3w2s绕线补偿的阻抗优化设计方法 |
CN109936914A (zh) * | 2017-12-15 | 2019-06-25 | 三星电子株式会社 | 联接过孔结构、具有其的电路板和制造该电路板的方法 |
-
2020
- 2020-05-22 CN CN202010442491.0A patent/CN111447732A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005340506A (ja) * | 2004-05-27 | 2005-12-08 | Fuji Xerox Co Ltd | プリント配線基板 |
CN201657492U (zh) * | 2010-04-20 | 2010-11-24 | 英业达股份有限公司 | 印刷电路板 |
CN104039076A (zh) * | 2014-06-17 | 2014-09-10 | 浪潮(北京)电子信息产业有限公司 | 一种减小差分电路阻抗不匹配程度的绕线方法和系统 |
CN104333973A (zh) * | 2014-11-11 | 2015-02-04 | 浪潮电子信息产业股份有限公司 | 一种针对3w2s绕线补偿的阻抗优化设计方法 |
CN109936914A (zh) * | 2017-12-15 | 2019-06-25 | 三星电子株式会社 | 联接过孔结构、具有其的电路板和制造该电路板的方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112911814A (zh) * | 2021-02-02 | 2021-06-04 | 环荣电子(惠州)有限公司 | 差动对信号的线宽与线距自动调整方法及其系统 |
US11552829B2 (en) | 2021-02-02 | 2023-01-10 | Universal Global Technology (Huizhou) Co., Ltd. | Method and system for adjusting line width and line gap of differential signal pair |
CN112911814B (zh) * | 2021-02-02 | 2023-02-10 | 环荣电子(惠州)有限公司 | 差动对信号的线宽与线距自动调整方法及其系统 |
CN113947056A (zh) * | 2021-10-29 | 2022-01-18 | 苏州浪潮智能科技有限公司 | 一种差分走线设计方法及差分线 |
CN113947056B (zh) * | 2021-10-29 | 2024-02-23 | 苏州浪潮智能科技有限公司 | 一种差分走线设计方法及差分线 |
WO2024087697A1 (zh) * | 2022-10-25 | 2024-05-02 | 华为技术有限公司 | 数据传输走线的布局方案、主板及电子设备 |
CN117688897A (zh) * | 2024-01-31 | 2024-03-12 | 苏州元脑智能科技有限公司 | 差分信号线参数修改方法、装置、集成电路、设备及介质 |
CN117688897B (zh) * | 2024-01-31 | 2024-04-26 | 苏州元脑智能科技有限公司 | 差分信号线参数修改方法、装置、集成电路、设备及介质 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111447732A (zh) | 一种pcb差分对走线的阻抗匹配方法 | |
US20110203834A1 (en) | Printed circuit board | |
US10433422B2 (en) | High-speed printed circuit board and differential wiring method thereof | |
CN109344479B (zh) | 优化bga区信号线阻抗的方法、装置、设备及存储介质 | |
TW201340797A (zh) | 差分訊號走線佈線系統及方法 | |
US20110127069A1 (en) | Printed circuit board and layout method thereof | |
US9379424B2 (en) | Compensation for length differences in vias associated with differential signaling | |
CN114357932B (zh) | 信号线的布线方法、装置、设备及可读存储介质 | |
US10249989B2 (en) | Mitigation of connector stub resonance | |
US9317648B2 (en) | Circuit board design and correction method determining a difference between groupings of layers | |
CN115455897B (zh) | 一种评估高速差分信号对pn线传输时延的方法及系统 | |
CN117119671A (zh) | 高速信号线的优化方法、系统、电子设备及可读存储介质 | |
CN111031668A (zh) | 一种内凹式绕线差分线、印刷电路板及设计方法 | |
CN113947056A (zh) | 一种差分走线设计方法及差分线 | |
CN115496026A (zh) | 差分对的等时控制方法、装置、设备及存储介质 | |
WO2017159649A1 (ja) | プリント配線板、電子回路、配線の決定方法及びプログラム | |
CN210377460U (zh) | 一种CPU单Data线与双DDR内存连接结构 | |
US10600730B2 (en) | Cross talk reduction differential cross over routing systems and methods | |
US11219119B2 (en) | Method for providing an electrical connection and printed circuit board | |
US20160371417A1 (en) | Signal via positioning in a multi-layer circuit board | |
CN112069767A (zh) | 一种传输线布线长度预估方法、装置、设备和介质 | |
CN109743834B (zh) | 一种优化usb链路阻抗的方法 | |
US8813010B2 (en) | Timing analysis program, timing analysis apparatus, and timing analysis method | |
CN114282489A (zh) | 一种补偿信号延时的pcb板走线方法、pcb板及电子设备 | |
CN113392613B (zh) | 一种电路板布线方法、系统及装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200724 |
|
RJ01 | Rejection of invention patent application after publication |