JPWO2015033396A1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
先ず、図1及び図2を参照して、第1の実施形態に係る半導体装置の構成について説明する。図1は、第1の実施形態に係る半導体装置の概略的な平面図であり、図2(a)は、図1のI−I′切断断面図、図2(b)は、同じくII−II′切断断面図である。
次に、本実施形態に係る半導体装置の製造方法について説明する。図3、図5及び図8は、本実施形態に係る半導体記憶装置の製造方法を示すための概略的な平面図であり、図4(a)、図6(a)及び図9(a)は、それらのI−I′切断断面図、図4(b)、図6(b)及び図9(b)は、同じくII−II′切断断面図である。また、図7は、同製造方法を示す断面図である。
次に、第2の実施形態に係る半導体装置の構成について説明する。図10は、第1の実施形態に係る半導体装置の概略的な平面図であり、図11(a)は、図10のI−I′切断断面図、図11(b)は、同じくII−II′切断断面図である。
次に、第3の実施形態に係る半導体装置の構成について説明する。図19は、第1の実施形態に係る半導体装置の概略的な平面図であり、図20(a)は、図19のI−I′切断断面図、図20(b)は、同じくII−II′切断断面図である。
上記各実施形態においては、側壁部32の上端が上部シールド板7に対して略垂直に形成されていた。しかしながら、例えば図28に示すように、側壁部32の上端を上部シールド板7に対して略平行な面をなすように形成することも可能である。このような構成は、下部シールド板3を形成する際、磁性体からなる板を折り曲げるだけで容易に実現可能である。このような構成によれば、下部シールド板3と上部シールド板7との接触面積を増加させて、接触面における磁気抵抗を低減し、よりシールド性を高めることが可能であると考えられる。
Claims (5)
- 第1のコンタクト部が形成された基板と、
前記基板上に前記第1のコンタクト部を避ける様に設けられた磁性体を用いた下部シールド板と、
前記下部シールド板上に設けられ前記第1のコンタクト部と電気的に接続される第2のコンタクト部を有する半導体チップと、
前記第1のコンタクト部と前記第2のコンタクト部とを電気的に接続する接続材と、
前記半導体チップ上に前記第2のコンタクト部及び前記接続材を避ける様に設けられた磁性体を用いた上部シールド板と
を備え、
前記下部シールド板及び前記上部シールド板の少なくとも一方のシールド板は、端部が他方のシールド板に向けて折り曲げられ、その先端が他方のシールド板に接続される側壁部を有する
ことを特徴とする半導体装置。 - 前記側壁部は、前記半導体チップの前記接続材が配置されていない側に対向している
ことを特徴とする請求項1記載の半導体装置。 - 第1のコンタクト部が形成された基板上に、前記第1のコンタクト部を避けるように磁性体を用いた下部シールド板を設け、
前記下部シールド板上に、前記第1のコンタクト部と電気的に接続される第2のコンタクト部を有する半導体チップを、前記第1のコンタクト部と前記第2のコンタクト部とが対応するように配置し、
前記第1のコンタクト部と前記第2のコンタクト部とを接続材によって電気的に接続し、
前記半導体チップ上に、所定の厚みを有する可塑性の絶縁層が裏面に形成された磁性体を用いた上部シールド板を、前記第2のコンタクト部及び前記接続材を避けるように前記裏面から前記半導体チップに押圧し、前記下部シールド板及び前記上部シールド板の少なくとも一方のシールド板から他方のシールド板に延びる側壁部を介して前記下部シールド板と前記上部シールド板とを接触させる
ことを特徴とする半導体装置の製造方法。 - 前記下部シールド板及び前記上部シールド板は、前記側壁部を2つ有する
ことを特徴とする請求項3記載の半導体装置の製造方法。 - 前記下部シールド板は、前記側壁部を有する
ことを特徴とする請求項3又は4記載の半導体装置の製造方法。
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JP6491994B2 (ja) * | 2015-11-06 | 2019-03-27 | 東芝メモリ株式会社 | 半導体装置 |
JP2017183398A (ja) * | 2016-03-29 | 2017-10-05 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
JP2019103232A (ja) * | 2017-12-01 | 2019-06-24 | 矢崎総業株式会社 | 電子部品ユニット |
US10892230B2 (en) | 2018-07-30 | 2021-01-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Magnetic shielding material with insulator-coated ferromagnetic particles |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009141194A (ja) * | 2007-12-07 | 2009-06-25 | Dainippon Printing Co Ltd | 半導体装置用のメタルシールド板、メタルシールド用シート、半導体装置、メタルシールド用シートの製造方法、およびメタルシールド板の製造方法 |
JP2010123666A (ja) * | 2008-11-18 | 2010-06-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2011114225A (ja) * | 2009-11-27 | 2011-06-09 | Dainippon Printing Co Ltd | 半導体装置、半導体装置の製造方法、およびシールド板 |
JP2013207059A (ja) * | 2012-03-28 | 2013-10-07 | Renesas Electronics Corp | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2092371C (en) | 1993-03-24 | 1999-06-29 | Boris L. Livshits | Integrated circuit packaging |
US6479886B1 (en) * | 2000-06-19 | 2002-11-12 | Intel Corporation | Integrated circuit package with EMI shield |
US6777819B2 (en) | 2000-12-20 | 2004-08-17 | Siliconware Precision Industries Co., Ltd. | Semiconductor package with flash-proof device |
US20030067757A1 (en) * | 2001-10-05 | 2003-04-10 | Richardson Patrick J. | Apparatus and method for shielding a device |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009141194A (ja) * | 2007-12-07 | 2009-06-25 | Dainippon Printing Co Ltd | 半導体装置用のメタルシールド板、メタルシールド用シート、半導体装置、メタルシールド用シートの製造方法、およびメタルシールド板の製造方法 |
JP2010123666A (ja) * | 2008-11-18 | 2010-06-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2011114225A (ja) * | 2009-11-27 | 2011-06-09 | Dainippon Printing Co Ltd | 半導体装置、半導体装置の製造方法、およびシールド板 |
JP2013207059A (ja) * | 2012-03-28 | 2013-10-07 | Renesas Electronics Corp | 半導体装置 |
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