JPWO2015029374A1 - 制御回路、スイッチング回路、電力変換装置、充電装置、車両、および、制御方法 - Google Patents

Abstract

スイッチング回路は、第１スイッチング素子（Ｓ１）および第２スイッチング素子（Ｓ２）を含む第１アーム、ならびに、第３スイッチング素子（Ｓ３）および第４スイッチング素子（Ｓ４）を含む第２アームを含むフルブリッジ回路（ＩＮＶ）と、第１スイッチング素子（Ｓ１）がオンかつ第２スイッチング素子（Ｓ２）がオフの状態に変化させた後に第３スイッチング素子（Ｓ３）がオフかつ第４スイッチング素子（Ｓ４）がオンの状態に変化させる第１の制御信号群と、第１スイッチング素子（Ｓ１）がオンかつ第２スイッチング素子（Ｓ２）がオフの状態に変化させる前に第３スイッチング素子（Ｓ３）がオフかつ第４スイッチング素子（Ｓ４）がオンの状態に変化させる第２の制御信号群とを出力する制御回路（８）と、を含む。

Description

本開示は、制御回路、スイッチング回路、電力変換装置、充電装置、車両、および制御方法に関する。

近年、電子機器から発生する電磁誘導ノイズの抑制、および、スイッチング素子のスイッチング損失低減のために、スイッチング素子をゼロ電圧スイッチング（ＺＶＳ）又はゼロ電流スイッチング（ＺＣＳ）させるソフトスイッチング技術が研究されている。ＤＣ−ＤＣコンバータにおいてもソフトスイッチング技術を適用して、その特性が改善されてきている。ソフトスイッチングを適用したＤＣ−ＤＣコンバータの制御方式として、位相シフト方式がある（例えば、特許文献１参照）。

特開２０１２−２３９３４１号公報

従来のスイッチング回路において、スイッチング素子の信頼性の向上が望まれている。

本開示は、スイッチング素子の信頼性を向上させることができるスイッチング回路、電力変換装置、充電装置、車両、制御回路および制御方法を提供する。

本開示の一態様のスイッチング回路は、第１スイッチング素子および第２スイッチング素子を含む第１アームと、前記第１アームに並列に接続され、第３スイッチング素子および第４スイッチング素子を含む第２アームとを含むフルブリッジ回路と、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させた後に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第１の制御信号群と、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させる前に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第２の制御信号群とを出力する制御回路と、を含む。

なお、これらの包括的または具体的な態様は、電力変換装置、充電装置、車両、システム、制御回路、または制御方法で実現されてもよく、それらの任意の組み合わせで実現されてもよい。

本開示のスイッチング回路、電力変換装置、充電装置、車両、制御回路、または制御方法によれば、スイッチング回路に含まれるスイッチング素子の信頼性が向上しうる。

図１は、実施の形態１にかかるＤＣ−ＤＣコンバータの構成例を示す回路図である。 図２は、ＤＣ−ＤＣコンバータの動作の一例を示すタイミングチャートである。 図３は、ＤＣ−ＤＣコンバータの動作の一例を示すタイミングチャートである。 図４は、比較例にかかるＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。 図５は、実施例にかかるＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。 図６は、比較例と実施例における、各スイッチング素子の電力損失を示す図である。 図７は、ＤＣ−ＤＣコンバータの動作の変形例１を示すタイミングチャートである。 図８は、ＤＣ−ＤＣコンバータの動作の変形例２を示すタイミングチャートである。 図９は、ＤＣ−ＤＣコンバータの動作の変形例３を示すタイミングチャートである。 図１０は、実施の形態２にかかる充電装置の構成例を示すブロック図である。 図１１は、実施の形態３にかかる車両の構成例を示すブロック図である。

（本開示に至った経緯）
本発明者らは、ＤＣ−ＤＣコンバータにおいて、フルブリッジ回路を構成するスイッチング素子の信頼性を向上すべく、鋭意検討を行い、以下の課題を見出した。

フルブリッジ回路は、典型的に、フルブリッジ接続された４つのスイッチング素子を含む。このフルブリッジ回路は、例えば、ソフトスイッチングによって制御される。位相シフト方式のソフトスイッチング制御が行われる場合、例えば、フルブリッジ回路の出力側に共振コイルが接続され、各スイッチング素子にキャパシタが接続される。位相シフト方式のソフトスイッチング制御は、各スイッチング素子をオンオフすることによって、共振コイルとキャパシタを共振させる。これにより、ゼロ電圧スイッチング（ＺＶＳ）が実現される。

ソフトスイッチングは、共振コイルのインダクタンスと、キャパシタの容量と、各スイッチング素子をオンオフする時間とを適切に設定することによって実現される。共振エネルギーは出力電力の大きさによって変化する。典型的には、出力電圧が最大となる場合に、共振エネルギーが最大となるように、共振コイルのインダクタンスおよびキャパシタの容量が設定される。

しかしながら、このような設定において出力電圧が小さくなると、共振エネルギーが小さくなり、ソフトスイッチング制御が困難になる場合がある。例えば、共振コイルにエネルギーが蓄積された直後にオフからオンにスイッチングされるスイッチング素子は、ソフトスイッチングによってスイッチングされうる。しかし、共振コイルのエネルギーが放出された後にオフからオンにスイッチングされるスイッチング素子は、ソフトスイッチングによってスイッチングできない場合がある。その結果、従来の位相シフト方式では、ソフトスイッチング制御が行われるレグを構成するスイッチング素子と、ソフトスイッチング制御が行われないレグを構成するスイッチング素子との間で、電流ストレスの不均衡が生じる。電流ストレスの不均衡は、スイッチング素子間の発熱量のばらつきを招く。ヒートシンク等の冷却機構は最大発熱量を基準に設計されるため、発熱量のばらつきは冷却機構全体の大型化を招く。またスイッチング素子間の電流ストレスの不均衡は、スイッチング素子の信頼性、または、寿命のばらつきも招く。

以上の知見に基づき、本発明者らは各スイッチング素子に流れる電流を平準化する方法を見出し、本開示に至った。なお、以上の説明は、本開示の理解の一助とするためのものであり、以下に説明される実施の形態を限定するものではない。

（実施の形態の概要）
本開示の一態様に係るスイッチング回路は、第１スイッチング素子および第２スイッチング素子を含む第１アームと、前記第１アームに並列に接続され、第３スイッチング素子および第４スイッチング素子を含む第２アームとを含むフルブリッジ回路と、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させた後に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第１の制御信号群と、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させる前に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第２の制御信号群とを出力する制御回路と、を含む。

各スイッチング素子が第１の制御信号群と第２の制御信号群とによって制御されることにより、各スイッチング素子にかかる電流ストレスの不均衡が相殺され、電流ストレスが平準化される。そのため、例えば、電流ストレスの不均衡に起因する発熱、または、素子特性のばらつきを低減でき、スイッチング回路の信頼性が向上する。

本開示の一態様に係るスイッチング回路において、例えば、前記第１の制御信号群は、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させた後に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させ、前記第２の制御信号群は、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させる前に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させてもよい。

本開示の一態様に係るスイッチング回路において、例えば、前記第１スイッチング素子および前記第３スイッチング素子がオン、かつ、前記第２スイッチング素子および前記第４スイッチング素子がオフの状態を第１モード、前記第１スイッチング素子および前記第４スイッチング素子がオン、かつ、前記第２スイッチング素子および前記第３スイッチング素子がオフの状態を第２モード、前記第２スイッチング素子および前記第４スイッチング素子がオン、かつ、前記第１スイッチング素子および前記第３スイッチング素子がオフの状態を第３モード、前記第２スイッチング素子および前記第３スイッチング素子がオン、かつ、前記第１スイッチング素子および前記第４スイッチング素子がオフの状態を第４モードとするとき、前記第１の制御信号群は、前記第１モード、前記第２モード、前記第３モード、前記第４モードの順で遷移させる第１のサイクルで、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子をオンオフし、前記第２の制御信号群は、前記第３モード、前記第２モード、前記第１モード、前記第４モードの順で遷移させる第２のサイクルで、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子をオンオフしてもよい。

本開示の一態様に係るスイッチング回路において、例えば、前記第１スイッチング素子および前記第３スイッチング素子がオン、かつ、前記第２スイッチング素子および前記第４スイッチング素子がオフの状態を第１モード、前記第１スイッチング素子および前記第４スイッチング素子がオン、かつ、前記第２スイッチング素子および前記第３スイッチング素子がオフの状態を第２モード、前記第２スイッチング素子および前記第４スイッチング素子がオン、かつ、前記第１スイッチング素子および前記第３スイッチング素子がオフの状態を第３モード、前記第２スイッチング素子および前記第３スイッチング素子がオン、かつ、前記第１スイッチング素子および前記第４スイッチング素子がオフの状態を第４モードとするとき、前記第１の制御信号群は、前記第３モード、前記第４モード、前記第１モード、前記第２モードの順で遷移させる第１のサイクルで、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子をオンオフし、前記第２の制御信号群は、前記第１モード、前記第４モード、前記第３モード、前記第２モードの順で遷移させる第２のサイクルで、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子をオンオフしてもよい。

各スイッチング素子が第１のサイクルと第２のサイクルとでオンオフすることにより、各スイッチング素子にかかる電流ストレスの不均衡が相殺され、電流ストレスが平準化される。そのため、各スイッチング素子の信頼性が向上する。

本開示の一態様に係るスイッチング回路において、例えば、前記制御回路は、前記第１のサイクルをＮ回（Ｎは自然数）繰り返させた後に、前記第２のサイクルをＭ回（Ｍは自然数）繰り返させてもよい。

本開示の一態様に係るスイッチング回路において、例えば、前記制御回路は、前記第１のサイクルと前記第２のサイクルとを交互に繰り返させてもよい。

本開示の一態様に係るスイッチング回路において、例えば、前記第１スイッチング素子の一対の導通端子のうち前記第２スイッチング素子と接続されていない方の導通端子が、前記第３スイッチング素子の一対の導通端子のうち前記第４スイッチング素子と接続されていない方の導通端子と接続され、前記第２スイッチング素子の一対の導通端子のうち前記第１スイッチング素子と接続されていない方の導通端子が、前記第４スイッチング素子の一対の導通端子のうち前記第３スイッチング素子と接続されていない方の導通端子と接続されてもよい。

本開示の一態様に係るスイッチング回路は、例えば、共振コイルに接続されるスイッチング回路であって、前記共振コイルは、前記第１スイッチング素子と第２スイッチング素子との接続点と、前記第３スイッチング素子と前記第４スイッチング素子との接続点との間に接続されてもよい。

これにより、共振コイルの共振現象を用いて、ソフトスイッチング制御が可能になる。これにより、スイッチング損失が低減されうる。

本開示の一態様に係るスイッチング回路において、例えば、前記フルブリッジ回路は、前記第１スイッチング素子に並列に接続された第１キャパシタと、前記第２スイッチング素子に並列に接続された第２キャパシタと、前記第３スイッチング素子に並列に接続された第３キャパシタと、前記第４スイッチング素子に並列に接続された第４キャパシタとを含んでもよい。

本開示の一態様に係るスイッチング回路において、例えば、前記第１スイッチング素子および前記第２スイッチング素子がオフの状態を第１デッドタイムモード、前記第３スイッチング素子および前記第４スイッチング素子がオフの状態を第２デッドタイムモード、とするとき、前記第１のサイクルは、前記第１デッドタイムモードと第２デッドタイムモードとを含み、前記第２のサイクルは、前記第１デッドタイムモードと第２デッドタイムモードとを含み、第１デッドタイムモード中に、前記共振コイルに蓄積されたエネルギーに応じて、前記第１キャパシタおよび前記第２キャパシタのうち一方が充電され、かつ、他方が放電され、第２デッドタイムモード中に、前記共振コイルに蓄積されたエネルギーに応じて、前記第３キャパシタおよび前記第４キャパシタのうち一方が充電され、かつ、他方が放電されてもよい。

これにより、共振コイルとキャパシタとの共振現象とを用いて、ゼロボルトスイッチングが可能になる。これにより、スイッチング損失が低減されうる。

本開示の一態様に係るスイッチング回路において、例えば、前記制御回路は、前記第１制御信号群から前記第２制御信号群への切り替え、および、前記第２制御信号群から前記第１制御信号群への切り替えのいずれかを選択する制御信号切替部と、外部から入力される出力情報信号に応じて、前記第４スイッチング素子をオンに変化させるときに対する、前記第１スイッチング素子をオンに変化させるときの進み位相の量または遅れ位相の量を決定する位相制御部と、前記制御信号切替部の選択、および、前記位相制御部の決定に応じて、前記第１制御信号群または第２制御信号群を生成する制御信号生成部と、を含んでもよい。

本開示の一態様に係るスイッチング回路において、例えば、制御信号切替部は、前記出力情報信号を参照せずに切り替えを選択してもよい。

これにより、制御信号切替部は、第１制御信号群と第２制御信号群との間の切り替え制御を、位相制御部の位相差の制御と独立に実行できる。

本開示の一態様に係る電力変換装置は、上記のいずれか１つのスイッチング回路と、前記スイッチング回路から出力される交流電圧を整流する第一整流回路と、前記第一整流回路の出力電圧を平滑化する平滑化回路と、を備える。

本開示の他の態様に係る電力変換装置は、上記のいずれか１つのスイッチング回路と、前記スイッチング回路から出力される交流電圧を整流する第一整流回路と、前記整流回路の出力電圧を平滑化する平滑化回路と、前記整流回路の出力電圧または前記平滑化回路の出力電圧を検出し、前記出力情報信号を前記位相制御部に出力する出力電圧検出部と、を備える。

各スイッチング素子が第１の制御信号群と第２の制御信号群とによって制御されることにより、各スイッチング素子にかかる電流ストレスの不均衡が相殺され、電流ストレスが平準化される。そのため、例えば、電流ストレスの不均衡に起因する発熱、または、素子特性のばらつきを低減でき、電力変換装置の信頼性が向上する。

本開示の一態様に係る充電装置は、交流電源からの交流電圧を整流する第二整流回路と、前記第二整流回路の出力電力の力率を改善する力率改善回路と、前記力率改善回路の出力電力を、バッテリに充電すべき直流電力に変換する電力変換装置と、を備える。

本開示の一態様に係る車両は、バッテリと、前記バッテリに充電すべき直流電力を出力する電力変換装置と、を備える。

各スイッチング素子が第１の制御信号群と第２の制御信号群とによって制御されることにより、各スイッチング素子にかかる電流ストレスの不均衡が相殺され、電流ストレスが平準化される。そのため、例えば、電流ストレスの不均衡に起因する発熱、または、素子特性のばらつきを低減でき、充電装置の信頼性が向上する。

本開示の一態様に係る制御回路は、第１スイッチング素子および第２スイッチング素子を含む第１アーム、ならびに、前記第１アームに並列に接続され、第３スイッチング素子および第４スイッチング素子を含む第２アームを含むフルブリッジ回路と、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および、第４スイッチング素子をオンオフする制御信号を出力する制御回路とを備えるスイッチング回路における前記制御回路であって、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させた後に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第１の制御信号群と、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させる前に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第２の制御信号群とを出力する。

本開示の一態様に係る制御回路において、例えば、前記第１の制御信号群は、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させた後に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させ、前記第２の制御信号群は、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させる前に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させてもよい。

各スイッチング素子が第１の制御信号群と第２の制御信号群とによって制御されることにより、各スイッチング素子にかかる電流ストレスの不均衡が相殺され、電流ストレスが平準化される。そのため、本開示の制御回路は、例えば、電流ストレスの不均衡に起因する発熱、または、素子特性のばらつきを低減させ、フルブリッジ回路の信頼性を向上させることができる。

本開示の一態様に係る制御方法は、第１スイッチング素子および第２スイッチング素子を含む第１アームと、前記第１アームに並列に接続され、第３スイッチング素子および第４スイッチング素子を含む第２アームとを含むフルブリッジ回路を制御する制御方法であって、第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および、第４スイッチング素子を第1のサイクルでオンオフする第１制御と、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および、第４スイッチング素子を前記第1のサイクルと異なる第２のサイクルでオンオフする第２制御とを選択的に実行し、前記第１制御において、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させた後に、前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させ前記第２制御において、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させる前に、前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる。

本開示の一態様に係る制御方法において、例えば、前記第１制御において、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させた後に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させ、前記第２制御において、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させる前に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させてもよい。

各スイッチング素子が第１制御と第２制御とによって制御されることにより、各スイッチング素子にかかる電流ストレスの不均衡が相殺され、電流ストレスが平準化される。そのため、本開示の制御方法は、例えば、電流ストレスの不均衡に起因する発熱、または、素子特性のばらつきを低減させ、フルブリッジ回路の信頼性を向上させることができる。

（実施の形態１）
［回路構成］
図１は、実施の形態１にかかるＤＣ−ＤＣコンバータ５の構成例を示す回路図である。

図１のＤＣ−ＤＣコンバータ５は電力変換装置の１つであり、入力される直流電圧を別の直流電圧に変換して出力する。ＤＣ−ＤＣコンバータ５は、フルブリッジ回路ＩＮＶ、共振コイルＬｒｅ、高周波トランスＴＦ、整流回路ＲＥ、平滑用フィルタ回路６、出力電圧検出部１１、制御回路８を備える。フルブリッジ回路ＩＮＶと制御回路８とはスイッチング回路を構成する。

フルブリッジ回路ＩＮＶは、フルブリッジ形式で接続された第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４を含む。第１アームは、上側に第１スイッチング素子Ｓ１及び下側に第２スイッチング素子Ｓ２を含む。第２アームは、上側に第３スイッチング素子Ｓ３及び下側に第４スイッチング素子Ｓ４を含む。第１アームと第２アームとは並列接続される。すなわち、第１スイッチング素子の第１導通端子と第３スイッチング素子の第１導通端子とが接続され、第１スイッチング素子の第２導通端子と第２スイッチング素子の第１導通端子とが接続され、第３スイッチング素子の第２導通端子と第４スイッチング素子の第１導通端子とが接続され、第２スイッチング素子の第２導通端子と第３スイッチング素子の第２導通端子とが接続される。第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４は、例えば、ＭＯＳＦＥＴやＩＧＢＴ等の半導体スイッチング素子である。第１導通端子および第２導通端子は、例えば、一方がソース端子であり、他方がドレイン端子である。第１導通端子および第２導通端子は、例えば、一方がエミッタ端子であり、他方がコレクタ端子である。

第１スイッチング素子Ｓ１と並列に第１逆導通ダイオードＤ１及び第１キャパシタＣ１が接続される。第２スイッチング素子Ｓ２〜第４スイッチング素子Ｓ４も同様にそれぞれ並列に、第２逆導通ダイオードＤ２〜第４逆導通ダイオードＤ４及び第２キャパシタＣ２〜第４キャパシタＣ４が接続される。第１キャパシタＣ１〜第４キャパシタＣ４はスナバキャパシタである。

フルブリッジ回路ＩＮＶの第１アームの出力部から、第２アームの出力部にかけて、共振コイルＬｒｅと高周波トランスＴＦの１次側巻線ＴＦ１とが直列に接続される。言い換えると、共振コイルＬｒｅは、フルブリッジ回路ＩＮＶの第１アームの出力部と高周波トランスＴＦの１次側巻線ＴＦ１の一端との間に接続される。第１アームの出力部は、例えば、第１スイッチング素子Ｓ１及び第２スイッチング素子Ｓ２の間の接続点である。第２アームの出力部は、例えば、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４の間の接続点である。なお、共振コイルＬｒｅは、例えば寄生容量であってもよいし、容量性素子であってもよい。高周波トランスＴＦは、１次側巻線ＴＦ１と２次側巻線ＴＦ２とをそなえる。高周波トランスＴＦは、変圧器の一種である。図１は、高周波トランスＴＦの１次側巻線ＴＦ１及び２次側巻線ＴＦ２の巻き始めを、「・」で示す。

フルブリッジ回路ＩＮＶは、直流電圧源Ｅからの直流電圧をスイッチングすることにより、周期的に変化する交流電圧に変換する。直流電圧は、位相シフト方式によって交流電圧に変換される。フルブリッジ回路ＩＮＶは、変換された交流電圧を、共振コイルＬｒｅを介して、高周波トランスＴＦの１次側巻線ＴＦ１に出力する。

整流回路ＲＥは、交直変換回路の一種である。整流回路ＲＥは、例えば、第１整流ダイオードＤｒ１及び第２整流ダイオードＤｒ２を含む。整流回路ＲＥは、高周波トランスＴＦの２次側巻線ＴＦ２と平滑用フィルタ回路６との間に接続される。高周波トランスＴＦの２次側巻線ＴＦ２の巻き始めは第１整流ダイオードＤｒ１のアノードに接続され、２次側巻線ＴＦ２の巻き終わりは第２整流ダイオードＤｒ２のアノードに接続される。第１整流ダイオードＤｒ１及び第２整流ダイオードＤｒ２の各カソードは、共通して平滑用フィルタ回路６に含まれる出力リアクトルＬ０の一端に接続される。

平滑用フィルタ回路６は、例えば、出力リアクトルＬ０及び出力キャパシタＣ０を含む。出力リアクトルＬ０の他端は出力キャパシタＣ０の正極および負荷抵抗Ｒの一端に接続される。出力キャパシタＣ０の負極と負荷抵抗Ｒの他端は高周波トランスＴＦのセンタータップに接続される。

整流回路ＲＥは、２次側巻線ＴＦ２より入力される交流電圧を直流電圧に全波整流し、平滑用フィルタ回路６を介して負荷抵抗Ｒに出力する。平滑用フィルタ回路６は、整流回路ＲＥからの出力電圧を平滑化する。

出力電圧検出部１１は、出力キャパシタＣ０と並列に接続されている負荷抵抗Ｒの両端の出力電圧Ｖｏｕｔを検出し、制御回路８に出力する。

制御回路８は位相制御部１２、制御信号切替部１３、及び制御信号生成部１０を含む。

位相制御部１２は、出力電圧検出部１１により検出された出力電圧Ｖｏｕｔに基づいてＤＣ−ＤＣコンバータ５のスイッチング位相を制御する。位相制御部１２は、出力電圧検出部１１からフィードバックされた出力電圧Ｖｏｕｔと、予め設定された目標電圧Ｖｔｈとを比較する。出力電圧Ｖｏｕｔが目標電圧Ｖｔｈよりも小さい場合、位相制御部１２は、第１スイッチング素子Ｓ１及び第２スイッチング素子Ｓ２で構成される第１アームと、第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４で構成される第２アームとの位相差θが小さくなるように制御する。このとき共振コイルＬｒｅに流れる電流ＩＲは、制御前と比較して増加する。一方、出力電圧Ｖｏｕｔが目標電圧Ｖｔｈよりも大きい場合、位相制御部１２は、第１アームと第２アームの位相差θが大きくなるように制御する。このとき共振コイルＬｒｅに流れる電流ＩＲは、制御前と比較して減少する。すなわち、位相制御部１２は出力電圧Ｖｏｕｔが目標電圧Ｖｔｈを維持するように第１アームと第２アームの位相差θを制御する。なお、後述するように、位相差θは正の場合もあれば、負の場合もある。すなわち、位相制御部１２は、出力電圧検出部１１から入力される出力電圧Ｖｏｕｔの情報に応じて、進み位相の量または遅れ位相の量を決定する。

制御信号切替部１３は、制御信号生成部１０に第1制御信号群を出力させるか、第２制御信号群を出力させるかを選択する。すなわち、制御信号切替部１３は、制御信号生成部１０に、第１制御信号群から第２制御信号群への切り替え、または、第２制御信号群から第１制御信号群への切り替えを指示する。第１制御信号群と第２制御信号群とは、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、及び第４スイッチング素子Ｓ４をオンオフさせる順序が異なる。すなわち、第１制御信号群は、第１のサイクルで各スイッチング素子をオンオフさせる信号群であり、第２制御信号群は、第１のサイクルとは異なる第２のサイクルで各スイッチング素子をオンオフさせる信号群である。詳細は後述される。

制御信号切替部１３は、例えば、第１のサイクルおよび第２のサイクル間の切り替え制御を、位相制御部１２の位相差の制御と独立に実行する。すなわち、制御信号切替部１３は、出力情報信号を参照せずに、自律的に切り替えを選択する。出力情報信号は、例えば、出力電圧Ｖｏｕｔだけでなく、出力電流ＩＬ、共振コイルＬｒｅに流れる電流ＩＲ、または、温度である。

制御信号生成部１０は、位相制御部１２の決定、および、制御信号切替部１３の選択に応じて、第１制御信号群または第２制御信号群を生成する。制御信号生成部１０は、フルブリッジ回路ＩＮＶ内の第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、及び第４スイッチング素子Ｓ４に対して、それぞれ、制御信号ＳＳ１、制御信号ＳＳ２、制御信号ＳＳ３及び制御信号ＳＳ４を出力する。制御信号群は、制御信号ＳＳ１、制御信号ＳＳ２、制御信号ＳＳ３及び制御信号ＳＳ４から構成される。本開示では、制御信号群のうち、各スイッチング素子を第１のサイクルでオンオフさせる部分を、第１制御信号群と呼び、各スイッチング素子を第２のサイクルでオンオフさせる部分を第２制御信号群と呼ぶ。すなわち、制御信号群は、第１制御信号群と第２制御信号群とが所定の順序で配列されたものである。制御信号生成部１０は、例えば、マイクロコンピュータなどのデジタル計算機で構成される。

［制御信号］
図２は、図１のＤＣ−ＤＣコンバータ５の動作の一例を示すタイミングチャートである。

図２の上段は、第１スイッチング素子Ｓ１に入力される制御信号ＳＳ１と、第２スイッチング素子Ｓ２に入力される制御信号ＳＳ２と、第３スイッチング素子Ｓ３に入力される制御信号ＳＳ３と、第４スイッチング素子Ｓ４に入力される制御信号ＳＳ４とを示している。制御信号ＳＳ１〜ＳＳ４は、一定の周期Ｔを有する矩形波である。制御信号ＳＳ１〜ＳＳ４は、スイッチング素子をオンにするためのハイレベルと、スイッチング素子をオフにするためのローレベルとの２値からなる。

図２に示されるとおり、制御信号ＳＳ１と制御信号ＳＳ２とは相補的である。すなわち、制御信号ＳＳ１がハイレベルのとき制御信号ＳＳ２はローレベルであり、制御信号ＳＳ２がハイレベルのとき制御信号ＳＳ１はローレベルである。同様に、制御信号ＳＳ３と制御信号ＳＳ４とは相補的である。すなわち、制御信号ＳＳ３がハイレベルのとき制御信号ＳＳ４はローレベルであり、制御信号ＳＳ３がハイレベルのとき制御信号ＳＳ４はローレベルである。なお、説明の簡便のために省略されるが、制御信号ＳＳ１がスイッチングする時刻と制御信号ＳＳ２がスイッチングする時刻の間に、制御信号ＳＳ１と制御信号ＳＳ２とがローレベルであるデッドタイムが設けられる。同様に、制御信号ＳＳ３がスイッチングする時刻と制御信号ＳＳ４がスイッチングする時刻の間に、制御信号ＳＳ３と制御信号ＳＳ４とがローレベルであるデッドタイムが設けられる。

図２に示される例において、制御信号切替部１３は、制御信号生成部１０に、第１のサイクルと第２のサイクルとを交互に繰り返す制御信号ＳＳ１〜制御信号ＳＳ４を生成させる。第１のサイクル及び第２のサイクルは、いずれも周期Ｔを有する。ただし、後述するように、第１のサイクル及び第２のサイクルは、例えばノイズの影響を受けて、周期が異なっていてもよい。第１のサイクル及び第２のサイクルにおいて、フルブリッジ回路ＩＮＶを構成する複数のスイッチング素子のそれぞれは、例えば、オンからオフへ一回切り替えられ、オフからオンへ一回切り替えられる。

図２に示されるように、制御信号ＳＳ１〜ＳＳ４からなる制御信号群は、以下の４つのモードＭ１〜Ｍ４を含む。
（１）第１モードＭ１は、第１スイッチング素子Ｓ１と第３スイッチング素子Ｓ３がオンであって、第２スイッチング素子Ｓ２と第４スイッチング素子Ｓ４がオフである。
（２）第２モードＭ２は、第１スイッチング素子Ｓ１と第４スイッチング素子Ｓ４がオンであって、第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３がオフである。
（３）第３モードＭ３は、第２スイッチング素子Ｓ２と第４スイッチング素子Ｓ４がオンであって、第１スイッチング素子Ｓ１と第３スイッチング素子Ｓ３がオフである。
（４）第４モードＭ４は、第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３がオンであって、第１スイッチング素子Ｓ１と第４スイッチング素子Ｓ４がオフである。

第１のサイクルにおいて、第３スイッチング素子Ｓ３がオフ及び第４スイッチング素子Ｓ４がオンの状態になるときの第２アームの位相は、第１スイッチング素子Ｓ１がオン及び第２スイッチング素子Ｓ２がオフの状態になるときの第１アームの位相に対して遅れている。図２は、この遅れ位相を第１の位相差（−θ）として示す。第１のサイクルにおいて、第３スイッチング素子Ｓ３がオン状態の間に、第１スイッチング素子Ｓ１がオフからオンに切り替わる。図２に示される例では、第１の位相差（−θ）は、第１のサイクルにおけるモードＭ１の期間に対応する。

一方、第２のサイクルにおいて、第３スイッチング素子Ｓ３がオフ及び第４スイッチング素子Ｓ４がオンの状態になるときの第２アームの位相は、第１スイッチング素子Ｓ１がオン及び第２スイッチング素子Ｓ２がオフの状態になるときの第１アームの位相に対して進んでいる。図２は、この進み位相を第２の位相差（＋θ）として示す。第２のサイクルにおいて、第３スイッチング素子Ｓ３がオフ状態の間に、第１スイッチング素子Ｓ１がオフからオンに切り替わる。図２に示される例では、第２の位相差（＋θ）は、第２のサイクルにおけるモードＭ３の期間に対応する。

第１の位相差（−θ）及び第２の位相差（＋θ）は、符号が異なり、絶対値は同じであってもよい。制御信号生成部１０は、第１アームの位相および第２アームの位相の少なくとも一方をシフトさせることにより、第２の位相差（＋θ）を生成する。

図２の下段は、フルブリッジ回路ＩＮＶから出力され高周波トランスＴＦの１次側巻線ＴＦ１に入力される電圧を示す。図２に示されるように、第１のサイクルと第２のサイクルとで、フルブリッジ回路ＩＮＶが生成する交流電圧の波形は、ほぼ同じである。

図３は、図２に示されるタイミングチャートにおいて、デッドタイムｄｔを追加したものである。典型的に、各アームを構成する二つのスイッチング素子は、相補的な制御信号によってスイッチングされる。そのため、例えば、第１スイッチング素子Ｓ１がオフからオンに変化し、第２スイッチング素子Ｓ２がオンからオフに変化するときに、瞬間的に両者が同時にオンの状態となる場合がある。この場合、第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２を通過する貫通電流が流れ、無駄な消費電力が発生する。これは、第３スイッチング素子Ｓ３および第４スイッチング素子Ｓ４についても同様である。そこでアームを構成する二つのスイッチング素子が同時にオン状態にならないように、デッドタイムｄｔが設けられる。

デッドタイムｄｔが設けられる場合、各モードの始期は、直前のデッドタイムが終了後、すなわち、いずれかのスイッチング素子がターンオンした時刻である。デッドタイムｄｔが設けられた場合、各モードの終期は、直後のデッドタイムの開始前、すなわち、いずれかのスイッチング素子がターンオフした時刻である。

図１と図３を参照しながら、フルブリッジ回路ＩＮＶの各スイッチング素子を、第１のサイクルおよびでオンオフしたときの、動作について説明する。なお、以下では、フルブリッジ回路ＩＮＶがソフトスイッチング制御される例について説明する。ただし、本開示の制御方法は、ソフトスイッチング制御を行わない場合、ソフトスイッチング制御が一部において実現されない場合についても適用できる。それらの場合、以下の説明を、共振コイルＬｒｅによるエネルギーの蓄積または放出、および、各キャパシタＣ１〜Ｃ４における充放電が起こらないものとして、読み替えることによって、説明されうる。また、デッドタイムｄｔが設けられない場合についても同様である。

＜第１のサイクルの動作＞
第１のサイクルは、第４モードＭ４の後の第１モードＭ１から始まる。

第１モードＭ１は、第１スイッチング素子Ｓ１がターンオンすることにより始まる。スイッチングの直前において第１スイッチング素子Ｓ１にかかる電圧がほぼ０Ｖである場合、ＺＶＳが実現される。第１モードＭ１において、第１スイッチング素子Ｓ１と第３スイッチング素子Ｓ３とがオンであり、第２スイッチング素子Ｓ２と第４スイッチング素子Ｓ４とがオフである。このとき、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１スイッチング素子Ｓ１、第３スイッチング素子Ｓ３、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れる。その後、第３スイッチング素子Ｓ３がオフになることにより、第１モードＭ１が終わる。

第１モードＭ１の後のデッドタイムにおいて、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１スイッチング素子Ｓ１、直流電圧源Ｅ、第４キャパシタＣ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第４キャパシタＣ４が放電される。また、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１スイッチング素子Ｓ１、第３キャパシタＣ３、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第３キャパシタＣ３が充電される。第４キャパシタＣ４の放電、および、第３キャパシタＣ３の充電が終わった後に、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１スイッチング素子Ｓ１、直流電圧源Ｅ、第４逆導通ダイオードＤ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れる。第４逆導通ダイオードＤ４が導通していることにより、第４スイッチング素子Ｓ４にかかる電圧はほぼ０Ｖである。

第２モードＭ２は、第４スイッチング素子Ｓ４がターンオンすることにより始まる。スイッチングの直前において第４スイッチング素子Ｓ４にかかる電圧がほぼ０Ｖである場合、ＺＶＳが実現される。第２モードＭ２において、第１スイッチング素子Ｓ１と第４スイッチング素子Ｓ４とがオンであり、第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３とがオフである。このとき、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１スイッチング素子Ｓ１、直流電圧源Ｅ、第４スイッチング素子Ｓ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れる。共振コイルＬｒｅに蓄積されたエネルギーの放出が終わると、直流電圧源Ｅによって、直流電圧源Ｅから、第１スイッチング素子Ｓ１、共振コイルＬｒｅ、１次側巻線ＴＦ１、および第４スイッチング素子Ｓ４を通って、直流電圧源Ｅへ至る経路に電流が流れ、共振コイルＬｒｅにエネルギーが蓄積される。その後、第１スイッチング素子Ｓ１がオフになることにより、第２モードＭ２が終わる。

第２モードＭ２の後のデッドタイムにおいて、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第４スイッチング素子Ｓ４、および第２キャパシタＣ２を通って、共振コイルＬｒｅに至る経路に電流が流れ、第２キャパシタＣ２が放電される。また、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第４スイッチング素子Ｓ４、直流電圧源Ｅ、および第１キャパシタＣ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第１キャパシタＣ１が充電される。第２キャパシタＣ２の放電、および、第１キャパシタＣ１の充電が終わった後に、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第４スイッチング素子Ｓ４、および第２逆導通ダイオードＤ２を通って、共振コイルＬｒｅに至る経路に電流が流れる。第２逆導通ダイオードＤ２が導通していることにより、第２スイッチング素子Ｓ２にかかる電圧はほぼ０Ｖである。

第３モードＭ３は、第２スイッチング素子Ｓ２がターンオンすることにより始まる。スイッチングの直前において第２スイッチング素子Ｓ２にかかる電圧がほぼ０Ｖである場合、ＺＶＳが実現される。第３モードＭ３において、第２スイッチング素子Ｓ２と第４スイッチング素子Ｓ４とがオンであり、第１スイッチング素子Ｓ１と第３スイッチング素子Ｓ３とがオフである。このとき、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第４スイッチング素子Ｓ４、および第２スイッチング素子Ｓ２を通って、共振コイルＬｒｅに至る経路に電流が流れる。その後、第４スイッチング素子Ｓ４がオフになることにより、第３モードＭ３が終わる。

第３モードＭ３の後のデッドタイムにおいて、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第３キャパシタＣ３、直流電圧源Ｅ、および第２スイッチング素子Ｓ２を通って、共振コイルＬｒｅに至る経路に電流が流れ、第３キャパシタＣ３が放電される。また、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第４キャパシタＣ４、および第２スイッチング素子Ｓ２を通って、共振コイルＬｒｅに至る経路に電流が流れ、第４キャパシタＣ４が充電される。第３キャパシタＣ３の放電、および、第４キャパシタＣ４の充電が終わった後に、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第３逆導通ダイオードＤ３、直流電圧源Ｅ、および第２スイッチング素子Ｓ２を通って、共振コイルＬｒｅに至る経路に電流が流れる。第３逆導通ダイオードＤ３が導通していることにより、第３スイッチング素子Ｓ３にかかる電圧はほぼ０Ｖである。

第４モードＭ４は、第３スイッチング素子Ｓ３がターンオンすることにより始まる。スイッチングの直前において第３スイッチング素子Ｓ３にかかる電圧がほぼ０Ｖである場合、ＺＶＳが実現される。第４モードＭ４において、第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３とがオンであり、第１スイッチング素子Ｓ１と第４スイッチング素子Ｓ４とがオフである。このとき、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第３スイッチング素子Ｓ３、直流電圧源Ｅ、および第２スイッチング素子Ｓ２を通って、共振コイルＬｒｅに至る経路に電流が流れる。共振コイルＬｒｅに蓄積されたエネルギーの放出が終わると、直流電圧源Ｅによって、直流電圧源Ｅから、第３スイッチング素子Ｓ３、次側巻線ＴＦ１、共振コイルＬｒｅ、および第２スイッチング素子Ｓ２を通って、直流電圧源Ｅへ至る経路に電流が流れ、共振コイルＬｒｅにエネルギーが蓄積される。その後、第３スイッチング素子Ｓ３がオフになることにより、第４モードＭ４が終わる。

第４モードＭ４の後のデッドタイムにおいて、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第２スイッチング素子Ｓ２、第４キャパシタＣ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第４キャパシタＣ４が放電される。また、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第２スイッチング素子Ｓ２、直流電圧源Ｅ、第３キャパシタＣ３、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第３キャパシタＣ３が充電される。第４キャパシタＣ４の放電、および、第３キャパシタＣ３の充電が終わった後に、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第２スイッチング素子Ｓ２、第４逆導通ダイオードＤ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れる。第４逆導通ダイオードＤ４が導通していることにより、第４スイッチング素子Ｓ４にかかる電圧はほぼ０Ｖである。

＜第２のサイクルの動作＞
第２のサイクルは、第４モードＭ４の後の第３モードＭ３から始まる。

第３モードＭ３は、第４スイッチング素子Ｓ４がターンオンすることにより始まる。スイッチングの直前において第４スイッチング素子Ｓ４にかかる電圧がほぼ０Ｖである場合、ＺＶＳが実現される。第３モードＭ３において、第２スイッチング素子Ｓ２と第４スイッチング素子Ｓ４とがオンであり、第１スイッチング素子Ｓ１と第３スイッチング素子Ｓ３とがオフである。このとき、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第２スイッチング素子Ｓ２、第４スイッチング素子Ｓ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れる。その後、第２スイッチング素子Ｓ２がオフになることにより、第３モードＭ３が終わる。

第３モードＭ３の後のデッドタイムにおいて、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１キャパシタＣ１、直流電圧源Ｅ、第４スイッチング素子Ｓ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第１キャパシタＣ１が放電される。また、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第２キャパシタＣ２、第４スイッチング素子Ｓ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第２キャパシタＣ２が充電される。第１キャパシタＣ１の放電、および、第２キャパシタＣ２の充電が終わった後に、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１逆導通ダイオードＤ１、直流電圧源Ｅ、第４スイッチング素子Ｓ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れる。第１逆導通ダイオードＤ１が導通していることにより、第１スイッチング素子Ｓ１にかかる電圧はほぼ０Ｖである。

第２モードＭ２は、第１スイッチング素子Ｓ１がターンオンすることにより始まる。スイッチングの直前において第１スイッチング素子Ｓ１にかかる電圧がほぼ０Ｖである場合、ＺＶＳが実現される。第２モードＭ２において、第１スイッチング素子Ｓ１と第４スイッチング素子Ｓ４とがオンであり、第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３とがオフである。このとき、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１スイッチング素子Ｓ１、直流電圧源Ｅ、第４スイッチング素子Ｓ４、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れる。共振コイルＬｒｅに蓄積されたエネルギーの放出が終わると、直流電圧源Ｅによって、直流電圧源Ｅから、第１スイッチング素子Ｓ１、共振コイルＬｒｅ、１次側巻線ＴＦ１、および第４スイッチング素子Ｓ４を通って、直流電圧源Ｅへ至る経路に電流が流れ、共振コイルＬｒｅにエネルギーが蓄積される。その後、第４スイッチング素子Ｓ４がオフになることにより、第２モードＭ２が終わる。

第１モードＭ１は、第３スイッチング素子Ｓ３がターンオンすることにより始まる。第１モードＭ１において、第１スイッチング素子Ｓ１と第３スイッチング素子Ｓ３とがオンであり、第２スイッチング素子Ｓ２と第４スイッチング素子Ｓ４とがオフである。このとき、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第３スイッチング素子Ｓ３、および第１スイッチング素子Ｓ１を通って、共振コイルＬｒｅに至る経路に電流が流れる。その後、第１スイッチング素子Ｓ１がオフになることにより、第１モードＭ１が終わる。

第１モードＭ１の後のデッドタイムにおいて、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第３スイッチング素子Ｓ３、直流電圧源Ｅ、および第２キャパシタＣ２を通って、共振コイルＬｒｅに至る経路に電流が流れ、第２キャパシタＣ２が放電される。また、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第３スイッチング素子Ｓ３、および第１キャパシタＣ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第１キャパシタＣ１が充電される。第２キャパシタＣ２の放電、および、第１キャパシタＣ１の充電が終わった後に、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第３スイッチング素子Ｓ３、直流電圧源Ｅ、および第２逆導通ダイオードＤ２を通って、共振コイルＬｒｅに至る経路に電流が流れる。第２逆導通ダイオードＤ２が導通していることにより、第２スイッチング素子Ｓ２にかかる電圧はほぼ０Ｖである。

第４モードＭ４は、第２スイッチング素子Ｓ２がターンオンすることにより始まる。スイッチングの直前において第２スイッチング素子Ｓ２にかかる電圧がほぼ０Ｖである場合、ＺＶＳが実現される。第４モードＭ４において、第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３とがオンであり、第１スイッチング素子Ｓ１と第４スイッチング素子Ｓ４とがオフである。このとき、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、１次側巻線ＴＦ１、第３スイッチング素子Ｓ３、直流電圧源Ｅ、および第２スイッチング素子Ｓ２を通って、共振コイルＬｒｅに至る経路に電流が流れる。共振コイルＬｒｅに蓄積されたエネルギーの放出が終わると、直流電圧源Ｅによって、直流電圧源Ｅから、第３スイッチング素子Ｓ３、１次側巻線ＴＦ１、共振コイルＬｒｅ、および第２スイッチング素子Ｓ２を通って、直流電圧源Ｅへ至る経路に電流が流れ、共振コイルＬｒｅにエネルギーが蓄積される。その後、第２スイッチング素子Ｓ２がオフになることにより、第４モードＭ４が終わる。

第４モードＭ４の後のデッドタイムにおいて、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１キャパシタＣ１、第３スイッチング素子Ｓ３、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第１キャパシタＣ１が放電される。また、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第２キャパシタ、直流電圧源Ｅ、第３スイッチング素子Ｓ３、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れ、第２キャパシタＣ２が充電される。第１キャパシタＣ１の放電、および、第２キャパシタＣ２の充電が終わった後に、共振コイルＬｒｅに蓄積されたエネルギーによって、共振コイルＬｒｅから、第１逆導通ダイオードＤ１、第３スイッチング素子Ｓ３、および１次側巻線ＴＦ１を通って、共振コイルＬｒｅに至る経路に電流が流れる。第１逆導通ダイオードＤ１が導通していることにより、第１スイッチング素子Ｓ１にかかる電圧はほぼ０Ｖである。

＜第１のサイクルと第２のサイクルとによる電流の平準化＞
第１のサイクルと第２のサイクルの切り替えは、制御信号における、第１モードＭ１〜第４モードＭ４の順番入れ替えと捉えることができる。すなわち、第１のサイクルは、第１モードＭ１、第２モードＭ２、第３モードＭ３、および第４モードＭ４をこの順番で含む。一方、第２のサイクルは、第３モードＭ３、第２モードＭ２、第１モードＭ１、および第４モードＭ４をこの順番で含む。つまり、第１のサイクルと第２のサイクルとの間で、第１モードＭ１と第３のモードＭ３とが入れ替わっている。なお、第１モードＭ１の期間と第３モードＭ３の期間とは、同じであってもよい。第２モードＭ２の期間と第４モードＭ４の期間とは、同じであってもよい。

第１のサイクルと第２のサイクルとを切り替えることによる効果は、次の通りである。第１のサイクルおよび第２のサイクルのいずれも、共振コイルＬｒｅにエネルギーが蓄積されるのは、第２モードＭ２及び第４モードＭ４である。第１のサイクルと第２のサイクルとでは、共振コイルＬｒｅにエネルギーが蓄積された後の、スイッチングの順序が異なる。

第１のサイクルでは、直前のサイクルの第４モードＭ４において共振コイルのＬｒｅにエネルギーが蓄積された後に、まず第１スイッチング素子Ｓ１がターンオンし、次いで第４スイッチング素子Ｓ４がターンオンする。このとき、例えば、共振コイルのＬｒｅに蓄積されたエネルギーが不足していると、第４スイッチング素子Ｓ４の電流ストレスが大きくなりうる。また、第１のサイクルでは、第２モードＭ２において共振コイルのＬｒｅにエネルギーが蓄積された後に、まず第２スイッチング素子Ｓ２がターンオンし、次いで第３スイッチング素子Ｓ３がターンオンする。このとき、例えば、共振コイルのＬｒｅに蓄積されたエネルギーが不足すると、第３スイッチング素子Ｓ３の電流ストレスが大きくなりうる。そのため、第３スイッチング素子Ｓ３および第４スイッチング素子Ｓ４にかかる電流ストレスが、第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２よりも大きくなりうる。

一方、第２のサイクルでは、直前のサイクルの第４モードＭ４において共振コイルのＬｒｅにエネルギーが蓄積された後に、まず第４スイッチング素子Ｓ４がターンオンし、次いで第１スイッチング素子Ｓ１がターンオンする。このとき、例えば、共振コイルのＬｒｅに蓄積されたエネルギーが不足していると、第１スイッチング素子Ｓ１の電流ストレスが大きくなりうる。また、第２のサイクルでは、第２モードＭ２において共振コイルのＬｒｅにエネルギーが蓄積された後に、まず第３スイッチング素子Ｓ３がターンオンし、次いで第２スイッチング素子Ｓ２がターンオンする。このとき、例えば、共振コイルのＬｒｅに蓄積されたエネルギーが不足すると、第２スイッチング素子Ｓ２の電流ストレスが大きくなりうる。そのため、第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２にかかる電流ストレスが、第３スイッチング素子Ｓ３および第４スイッチング素子Ｓ４よりも大きくなりうる。

図２に例示される駆動方法は、第１のサイクルと第２のサイクルとが組み合わせられることにより、各スイッチング素子の電流ストレスの不均衡が相殺され、平準化される。

なお、上記において、共振コイルのエネルギーが不足する場合に生じる電流ストレスの不均衡について説明した。しかし、本開示の駆動方法は、その他の要因によって生じる電流ストレスの不均衡にも適用されうる。例えば、本開示の駆動方法は、例えば、各スイッチング素子寄生容量および／または寄生抵抗等がばらつく場合、または、各スイッチング素子が種類の異なるデバイス（例えばＩＧＢＴとＭＯＳＦＥＴが混在するフルブリッジ回路）の場合に生じる電流ストレスの不均衡にも適用されうる。

（実施例）
図４は、第１のサイクルのみで構成される比較例の制御信号ＳＳ１〜ＳＳ４のタイミングチャート、ならびに、第１スイッチング素子Ｓ１を流れる電流ＩＳ１および第３スイッチング素子Ｓ３を流れる電流ＩＳ３の波形の一例を模式的に示す図である。図５は、第１のサイクルと第２のサイクルとで構成される実施例の制御信号ＳＳ１〜ＳＳ４のタイミングチャート、ならびに、第１スイッチング素子Ｓ１を流れる電流ＩＳ１および第３スイッチング素子Ｓ３を流れる電流ＩＳ３の波形の一例を模式的に示す図である。

制御信号群が第１のサイクルのみで構成される場合、図４に示されるように、電流ＩＳ１および電流ＩＳ３のそれぞれは、サイクルごとに同じ波形を示す。また、電流ＩＳ１の波形と電流ＩＳ３の波形とはそれぞれ異なる。

一方、制御信号群が第１のサイクルと第２のサイクルとで構成される場合、図５に示されるように、電流ＩＳ１および電流ＩＳ３は、いずれも第１のサイクルと第２のサイクルとで異なる波形を示す。また、電流ＩＳ１の波形と電流ＩＳ３の波形とは、サイクルごとの形状はそれぞれ異なるものの、モードごとの形状は類似する。例えば、第１のサイクルにおける電流ＩＳ１は、第２サイクルにおける電流Ｉ３の波形と類似し、第１のサイクルにおける電流ＩＳ３は、第２サイクルにおける電流ＩＳ１と類似する。このように、第１のサイクルと第２のサイクルとが交互に入れ替わることにより、各スイッチング素子にかかる電流ストレスの不均衡が相殺され、電流ストレスが平準化される。また、第１のサイクルと第２のサイクルとを交互に切り替えることにより、制御信号生成部１０及び／又は制御信号切替部１３の構成が単純化されうる。

図６は、図５に示される制御信号群をＤＣ−ＤＣコンバータ５に入力したときの、電力損失の平準化の効果を示す。図６の（ａ）は、図４に示されるような第１サイクルのみで構成される制御信号群によってフルブリッジ回路ＩＮＶを駆動した場合における、各スイッチング素子の電力損失のシミュレーション結果を示すグラフである。図６の（ｂ）は、図５に示されるような第１サイクルと第２サイクルとで構成される制御信号群によってフルブリッジ回路ＩＮＶを駆動した場合における、各スイッチング素子の電力損失のシミュレーション結果を示すグラフである。それぞれ、縦軸は電力消費、横軸は、フルブリッジ回路ＩＮＶから出力されて高周波トランスＴＦの１次側巻線ＴＦ１に入力される電力を示す。図６の（ａ）および（ｂ）いずれにおいても、駆動周波数は１００ｋＨｚ、出力電圧２５０〜２０００Ｗの条件でシミュレーションを行った。図６において、第１スイッチング素子Ｓ１の電力損失はＰＳ１、第２スイッチング素子Ｓ２の電力損失はＰＳ２、第３スイッチング素子Ｓ３の電力損失はＰＳ３、および第４スイッチング素子Ｓ４の電力損失がＰＳ４で示される。

図６の（ａ）において、入力電圧が２５００Ｗ以上の大電力の領域では、各スイッチング素子の電力損失ＰＳ１〜ＰＳ４は、ほぼ同じ値を示した。しかし、入力電圧が２５００Ｗよりも小電力の領域では、第３スイッチング素子Ｓ３の電力損失ＰＳ３および第４スイッチング素子Ｓ４の電力損失ＰＳ４が、第１スイッチング素子Ｓ１の電力損失ＰＳ１および第２スイッチング素子Ｓ２の電力損失ＰＳ２よりも大きかった。これは、第３スイッチング素子Ｓ３および第４スイッチング素子Ｓ４の電流ストレスが、第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２の電流ストレスが大きいことを意味する。

一方、図６の（ｂ）において、小電力から大電力までの領域において、各スイッチング素子の電力損失ＰＳ１〜ＰＳ４は、ほぼ同じ値を示した。これは、本開示の制御方法が、各スイッチング素子Ｓ１〜Ｓ３にかかる電流ストレスが、平準化されたことを意味する。

（制御信号の変形例１）
図７は、図１のＤＣ−ＤＣコンバータ５の動作の変形例１を示すタイミングチャートである。

図７の上段に示される制御信号群は、図２に示される制御信号群に対して、制御信号ＳＳ１と制御信号ＳＳ２とを入れ替え、制御信号ＳＳ３と制御信号ＳＳ４とを入れ替えたものに相当する。

図７の下段は、フルブリッジ回路ＩＮＶから出力され高周波トランスＴＦの１次側巻線ＴＦ１に入力される電圧を示す。図７に示されるフルブリッジ回路ＩＮＶが生成する電圧の波形は、図２に示される電圧の波形に対して、反転している。

第１モードＭ１、第２モードＭ２、第３モードＭ３、および第４のモードＭ４の定義は、上述したものと同様である。変形例１において、第１のサイクルは、第３モードＭ３、第４モードＭ４、第１モードＭ１、および第２モードＭ２をこの順番で含む。一方、第２のサイクルは、第１モードＭ１、第４モードＭ４、第３モードＭ３、および第２モードＭ２をこの順番で含む。つまり、第１のサイクルと第２のサイクルとの間で、第１モードＭ１と第３のモードＭ３とが入れ替わっている。変形例１において、第１の位相差（−θ）は、第１のサイクルにおけるモードＭ１の期間に対応し、第２の位相差（＋θ）は、第２のサイクルにおけるモードＭ３の期間に対応する。なお、図７に示される制御信号群に、さらにデッドタイムが設けられていてもよい。

この変形例１も、図２に示される例と同様の効果を奏する。すなわち、第１のサイクルと第２のサイクルとでは、共振コイルＬｒｅにエネルギーが蓄積された後に、異なる順序でスイッチング素子がターンオンされる。そのため、第１のサイクルと第２のサイクルとが組み合わせられることにより、各スイッチング素子の電流ストレスの不均衡が相殺され平準化される。

（制御信号の変形例２）
図８は、図１のＤＣ−ＤＣコンバータ５の動作の変形例２を示すタイミングチャートである。

変形例２において、制御信号群は、第１のサイクルがＮ回（Ｎは自然数）繰り返された後に、第２の周期がＭ回（Ｍは自然数）繰り返されるように構成される。このような制御信号群は、例えば、制御信号切替部１３が繰り返し回数を制御信号生成部１０に指示し、これに基づいて制御信号生成部１０が制御信号ＳＳ１〜制御信号ＳＳ４を生成する。なお、変数Ｎと変数Ｍは同じ値であってもよいし異なる値であってもよい。また変数Ｎと変数Ｍは固定値であってもよいし変動値であってもよい。また、ＮおよびＭの繰り返し回数が１の場合、図２で示された例と同じである。なお、図８に示される制御信号群に、さらにデッドタイムが設けられていてもよい。

図８は、第１のサイクルが２回繰り返された後に、第２のサイクルが２回繰り返される例を示している。入れ替える頻度はさらに低くてもよい。すなわち、ＮおよびＭは３以上であってもよい。例えば、各スイッチング素子の温度が上昇し、各スイッチング素子の温度にばらつきが発生するまでの期間よりも、短い期間で、第１のサイクルと第２のサイクルとが切り替わってもよい。各スイッチング素子の温度にばらつきが発生するまでの期間は、例えば、実験またはシミュレーションに基づき特定できる。

第１のサイクルの動作および第２のサイクルの動作については、上述と同様である。ただし、第１のサイクルの後に第１のサイクルが再び行われる場合、先の第１のサイクルにおける第４モードＭ４は、第２スイッチング素子Ｓ２がオフになることによって終わる。先の第１のサイクルと第４モードＭ４と、後の第１サイクルの第１モードＭ１との間にデッドタイムが存在する場合、そのデッドタイム中の回路の挙動は、例えば上述の第２のサイクルにおける第４モードＭ４の後のデッドタイムと同様である。また、第２のサイクルの後に第２のサイクルが再び行われる場合、先の第２のサイクルにおける第４モードＭ４は、第３スイッチング素子Ｓ３がオフになることによって終わる。先の第２のサイクルと第４モードＭ４と、後の第２サイクルの第３モードＭ３との間にデッドタイムが存在する場合、そのデッドタイム中の回路の挙動は、例えば上述の第１のサイクルにおける第４モードＭ４の後のデッドタイムと同様である。

この変形例２も、図２に示される例と同様の効果を奏する。すなわち、第１のサイクルと第２のサイクルとでは、共振コイルＬｒｅにエネルギーが蓄積された後に、異なる順序でスイッチング素子がターンオンされる。そのため、第１のサイクルと第２のサイクルとが組み合わせられることにより、各スイッチング素子の電流ストレスの不均衡が相殺され平準化される。

（制御信号の変形例３）
図９は、図１のＤＣ−ＤＣコンバータ５の動作の変形例３を示すタイミングチャートである。

変形例２において、制御信号群は、各スイッチング素子のオンオフの順序が同じであって周期が異なる複数の第１のサイクル、および、各スイッチング素子のオンオフの順序が同じであって周期が異なる複数の第２のサイクルの少なくとも一方を含む。ただし、制御信号群は、１つ以上の第１のサイクルと１つ以上の第２のサイクルとを含む。例えば、制御信号群は、第１の位相差（−θ）および第２の位相差（＋θ）と異なる第３の位相差を有するサイクルを有する。

図９に示される制御信号群は、第１の位相差（−θ）と第１の周期Ｔとを有する第１のサイクルＡと、第１の位相差（−θ−α）と第３の周期Ｔ＋Ｔ×（θ／２π）とを有する第１のサイクルＢと、第２の位相差（＋θ）と第２の周期Ｔとを有する第２のサイクルＡと、第４の位相差（＋θ＋α）と第４の周期Ｔ＋Ｔ×（θ／２π）とを有する第２のサイクルＢとを含む。

なお、第３の周期および第３の位相差、ならびに、第４の周期および第４の位相差は、意図的に作り出したものでなくてもよい。例えば、第３の周期および第３の位相差は、例えばノイズ等の影響により第１の周期および第１の位相差が変形したものであってもよい。例えば、第４の周期および第４の位相差は、例えばノイズ等の影響により第２の周期および第２の位相差が変形したものであってもよい。図７に示される例において、第３の周期は第１の周期が変形したものであり、第４の周期は第２の周期が変形したものである。このような周期および位相差の変形は、第１のサイクルと第２のサイクルとが切り替わるときに発生しやすい。周期幅または位相差がずれると、厳密には高周波トランスＴＦに印加される電圧が変わるが、頻繁でなければ、その影響は軽微である。

以上説明したように、実施の形態１の制御方法は、次の構成を備える。第１のサイクルにおいて、第３スイッチング素子がオフ及び第４スイッチング素子がオンの状態に変化させるよりも前に、第１スイッチング素子がオン及び第２スイッチング素子がオフの状態に変化させる。第２のサイクルにおいて、第３スイッチング素子がオフ及び第４スイッチング素子がオンの状態に変化させるよりも後に、第１スイッチング素子がオン及び第２スイッチング素子がオフの状態に変化させる。第１のサイクルにおいて、第３スイッチング素子がオン及び第４スイッチング素子がオフの状態に変化させるよりも前に、第１スイッチング素子がオフ及び第２スイッチング素子がオンの状態に変化させる。第２のサイクルにおいて、第３スイッチング素子がオン及び第４スイッチング素子がオフの状態に変化させるよりも前に、第１スイッチング素子がオフ及び第２スイッチング素子がオンの状態に変化させる。

本開示において、「第１スイッチング素子がオン及び第２スイッチング素子がオフの状態に変化させる」は、第１スイッチング素子をオンの状態に変化させる時刻と、第２スイッチング素子をオフの状態に変化させる時刻とが一致していなくてもよい。例えば、第２スイッチング素子をオフの状態に変化させる時刻と第１スイッチング素子をオンの状態に変化させる時刻との間にデッドタイムが設けられていてもよい。具体的には、第１スイッチング素子がオン及び第２スイッチング素子がオフの状態に変化させる信号は、第１スイッチング素子がオフ及び第２スイッチング素子がオンの状態から、第１スイッチング素子がオフ及び第２スイッチング素子がオフの状態を経て、第１スイッチング素子がオン及び第２スイッチング素子がオフの状態に変化させる信号を含む。この場合、第１スイッチング素子がオン及び第２スイッチング素子がオフの状態に変化させる信号は、実質的に、第１スイッチング素子をオフからオンに変化させる信号に相当する。第１スイッチング素子がオフ及び第２スイッチング素子がオンの状態に変化させる場合、第３スイッチング素子がオン及び第４スイッチング素子がオフ状態に変化させる場合、第３スイッチング素子がオフ及び第４スイッチング素子がオン状態に変化させる場合についても同様である。

実施の形態１の制御方法は、第１のサイクルと第２のサイクルを混在させることにより、第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４間の電流ストレスが平準化されうる。電流ストレスが平準化されると、第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４間の発熱量が平準化されうる。これにより、例えば、ヒートシンク等の冷却機構の仕様を過不足ないもので統一できるため、冷却機構全体の大型化が抑制されうる。また、電流ストレスが平準化されると、第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４間の信頼性および寿命も均一化される。

（実施の形態２）
図１０は、実施の形態２にかかる充電装置７の構成例を示すブロック図である。充電装置７は、入力フィルタ２、整流回路３、力率改善回路（ＰＦＣ回路；Power Factor Correction回路）４、ＤＣ−ＤＣコンバータ５とを備える。

入力フィルタ２は、商用電源１からの交流電圧から所定の商用電源周波数成分のみを通過させるバンドパスフィルタである。入力フィルタ２は、通過した交流電圧を、整流回路３に出力する。整流回路３は、入力フィルタ２から入力される交流電圧を脈流電圧に整流して、力率改善回路４に出力する。整流回路３は、例えば、４つの整流ダイオードがブリッジ形式で接続されたダイオードブリッジ回路で構成される。力率改善回路４は、整流回路３から出力される電力の力率を改善して、ＤＣ−ＤＣコンバータ５に出力する。ＤＣ−ＤＣコンバータ５は、実施の形態１にかかるＤＣ−ＤＣコンバータ５である。ＤＣ−ＤＣコンバータ５は、力率改善回路４から入力される直流電圧を所定の直流電圧に変換して、バッテリＢＴに出力する。バッテリＢＴは、ＤＣ−ＤＣコンバータ５から入力される直流電圧によって充電される。ＤＣ−ＤＣコンバータ５は、例えば、バッテリＢＴへの出力電圧および出力電流を監視して、定電流充電（ＣＣ充電）または定電圧充電（ＣＶ充電）を実行する。なお、直流電源からバッテリＢＴを充電する場合、充電装置７は、入力フィルタ２、整流回路３及び力率改善回路４を備えなくてもよい。

実施の形態２にかかる充電装置７は、実施の形態１にかかる位相シフト方式のＤＣ−ＤＣコンバータ５を備えるため、スイッチング損失が低減された高効率な充電を行うことができる。また、フルブリッジ回路ＩＮＶ内の第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４間の電流ストレスが平準化されるため、電流ストレスの不均衡に起因する発熱、信頼性のばらつきが低減されうる。

（実施の形態３）
図１１は、実施の形態３にかかる車両２０の構成例を示すブロック図である。車両２０は、例えば、電気自動車又はプラグインハイブリッド自動車である。車両２０は、外部の商用電源に接続するためのコンセント２４と、実施の形態２にかかる充電装置７、バッテリＢＴとを備える。コンセント２４から供給される電力は、充電装置７を介してバッテリＢＴに蓄積される。

実施の形態３にかかる車両２０は、実施の形態２にかかる充電装置７を備えるため、高効率な充電を行うことができる。また、第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４間の電流ストレスの不均衡に起因する発熱、信頼性のばらつきが低減されうる。実施の形態３に係る車両２０は、ランニングコストを低減でき、高い信頼性を実現できる。

また車両２０はプラグインハイブリッド自動車に限らない。車両２０は、コンセント２４を備えず、外部からのＡＣ充電ができないハイブリッド自動車であってもよい。その場合、図示しない車両２０内のオルタネータ又はモータ・ジェネレータが電力を発電し、充電装置７に出力する。発電された電力は、例えば、図示しないインバータによって直流電力に変換された後で、充電装置７に入力される。この場合、車両２０は、充電装置７内の入力フィルタ２、整流回路３及び力率改善回路４を備えなくてもよい。

以上、本開示の実施の形態について例示的に説明した。なお、本開示は、上述の各構成要素や各処理プロセスの組み合わせによって得られる変形例をも含む。

例えば、図７に示される順序を有する第１のサイクルがＮ回（Ｎは自然数）繰り返された後に、図７に示される順序を有する第２のサイクルがＭ回（Ｍは自然数）繰り返されてもよい。

例えば図４のＤＣ−ＤＣコンバータ５において、共振コイルＬｒｅは、高周波トランスＴＦの漏れインダクタンスであってもよい。共振コイルＬｒｅは、高周波トランスＴＦの２次側巻線ＴＦ２に直列に接続されてもよい。また第１キャパシタＣ１〜第４キャパシタＣ１〜Ｃ４は、それぞれ第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４の寄生容量であってもよい。また第１逆導通ダイオードＤ１〜第４逆導通ダイオードＤ４は、それぞれ第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４の寄生ダイオードであってもよい。また整流回路ＲＥは、４個のダイオードがフルブリッジ接続された構成であってもよい。

例えば、実施の形態１にかかるＤＣ−ＤＣコンバータ５、および／または、制御方法は、パワーコンディショナの絶縁方式のＤＣ−ＤＣコンバータに適用されうる。

本開示は、例えば車載用充電装置、パワーコンディショナなどに利用可能である。

１ 商用電源
２ 入力フィルタ
３ 整流回路
４ 力率改善回路
５ ＤＣ−ＤＣコンバータ
ＢＴ バッテリ
２０ 車両
２４ コンセント
６ 平滑用フィルタ回路
７ 充電装置
８ 制御回路
１０ 制御信号生成部
１１ 出力電圧検出部
１２ 位相制御部
１３ 制御信号切替部
Ｅ 直流電圧源
ＩＮＶ フルブリッジ回路
Ｓ１ 第１スイッチング素子
Ｓ２ 第２スイッチング素子
Ｓ３ 第３スイッチング素子
Ｓ４ 第４スイッチング素子
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｃ３ 第３キャパシタ
Ｃ４ 第４キャパシタ
Ｄ１ 第１逆導通ダイオード
Ｄ２ 第２逆導通ダイオード
Ｄ３ 第３逆導通ダイオード
Ｄ４ 第４逆導通ダイオード
Ｌｒｅ 共振コイル
ＴＦ 高周波トランス
Ｄｒ１ 第１整流ダイオード
Ｄｒ２ 第２整流ダイオード
ＲＥ 整流回路
Ｌ０ 出力リアクトル
Ｃ０ 出力キャパシタ
Ｒ 負荷抵抗

Claims (20)

1. 第１スイッチング素子および第２スイッチング素子を含む第１アームと、前記第１アームに並列に接続され、第３スイッチング素子および第４スイッチング素子を含む第２アームとを含むフルブリッジ回路と、
   前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させた後に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第１の制御信号群と、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させる前に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第２の制御信号群とを出力する制御回路と、を含む、
   スイッチング回路。
2. 前記第１の制御信号群は、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させた後に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させ、
   前記第２の制御信号群は、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させる前に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させる、
   請求項１に記載のスイッチング回路。
3. 前記第１スイッチング素子および前記第３スイッチング素子がオン、かつ、前記第２スイッチング素子および前記第４スイッチング素子がオフの状態を第１モード、
   前記第１スイッチング素子および前記第４スイッチング素子がオン、かつ、前記第２スイッチング素子および前記第３スイッチング素子がオフの状態を第２モード、
   前記第２スイッチング素子および前記第４スイッチング素子がオン、かつ、前記第１スイッチング素子および前記第３スイッチング素子がオフの状態を第３モード、
   前記第２スイッチング素子および前記第３スイッチング素子がオン、かつ、前記第１スイッチング素子および前記第４スイッチング素子がオフの状態を第４モードとするとき、
   前記第１の制御信号群は、前記第１モード、前記第２モード、前記第３モード、前記第４モードの順で遷移させる第１のサイクルで、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子をオンオフし、
   前記第２の制御信号群は、前記第３モード、前記第２モード、前記第１モード、前記第４モードの順で遷移させる第２のサイクルで、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子をオンオフする、
   請求項１または２に記載のスイッチング回路。
4. 前記第１スイッチング素子および前記第３スイッチング素子がオン、かつ、前記第２スイッチング素子および前記第４スイッチング素子がオフの状態を第１モード、
   前記第１スイッチング素子および前記第４スイッチング素子がオン、かつ、前記第２スイッチング素子および前記第３スイッチング素子がオフの状態を第２モード、
   前記第２スイッチング素子および前記第４スイッチング素子がオン、かつ、前記第１スイッチング素子および前記第３スイッチング素子がオフの状態を第３モード、
   前記第２スイッチング素子および前記第３スイッチング素子がオン、かつ、前記第１スイッチング素子および前記第４スイッチング素子がオフの状態を第４モードとするとき、
   前記第１の制御信号群は、前記第３モード、前記第４モード、前記第１モード、前記第２モードの順で遷移させる第１のサイクルで、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子をオンオフし、
   前記第２の制御信号群は、前記第１モード、前記第４モード、前記第３モード、前記第２モードの順で遷移させる第２のサイクルで、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子をオンオフする、
   請求項１または２に記載のスイッチング回路。
5. 前記制御回路は、前記第１のサイクルをＮ回（Ｎは自然数）繰り返させた後に、前記第２のサイクルをＭ回（Ｍは自然数）繰り返させる、
   請求項３または４に記載のスイッチング回路。
6. 前記制御回路は、前記第１のサイクルと前記第２のサイクルとを交互に繰り返させる、
   請求項３または４に記載のスイッチング回路。
7. 前記第１スイッチング素子の一対の導通端子のうち前記第２スイッチング素子と接続されていない方の導通端子が、前記第３スイッチング素子の一対の導通端子のうち前記第４スイッチング素子と接続されていない方の導通端子と接続され、
   前記第２スイッチング素子の一対の導通端子のうち前記第１スイッチング素子と接続されていない方の導通端子が、前記第４スイッチング素子の一対の導通端子のうち前記第３スイッチング素子と接続されていない方の導通端子と接続される、
   請求項１から６のいずれか一項に記載のスイッチング回路。
8. 共振コイルに接続されるスイッチング回路であって、
   前記共振コイルは、前記第１スイッチング素子と第２スイッチング素子との接続点と、前記第３スイッチング素子と前記第４スイッチング素子との接続点との間に接続される、
   請求項７に記載のスイッチング回路。
9. 前記フルブリッジ回路は、
   前記第１スイッチング素子に並列に接続された第１キャパシタと、
   前記第２スイッチング素子に並列に接続された第２キャパシタと、
   前記第３スイッチング素子に並列に接続された第３キャパシタと、
   前記第４スイッチング素子に並列に接続された第４キャパシタとを含む、
   請求項８に記載のスイッチング回路。
10. 前記第１スイッチング素子および前記第２スイッチング素子がオフの状態を第１デッドタイムモード、
    前記第３スイッチング素子および前記第４スイッチング素子がオフの状態を第２デッドタイムモード、とするとき、
    前記第１のサイクルは、前記第１デッドタイムモードと第２デッドタイムモードとを含み、
    前記第２のサイクルは、前記第１デッドタイムモードと第２デッドタイムモードとを含み、
    第１デッドタイムモード中に、前記共振コイルに蓄積されたエネルギーに応じて、前記第１キャパシタおよび前記第２キャパシタのうち一方が充電され、かつ、他方が放電され、
    第２デッドタイムモード中に、前記共振コイルに蓄積されたエネルギーに応じて、前記第３キャパシタおよび前記第４キャパシタのうち一方が充電され、かつ、他方が放電される、
    請求項９に記載のスイッチング回路。
11. 前記制御回路は、
    前記第１制御信号群から前記第２制御信号群への切り替え、および、前記第２制御信号群から前記第１制御信号群への切り替えのいずれかを選択する制御信号切替部と、
    外部から入力される出力情報信号に応じて、前記第４スイッチング素子をオンに変化させるときに対する、前記第１スイッチング素子をオンに変化させるときの進み位相の量または遅れ位相の量を決定する位相制御部と、
    前記制御信号切替部の選択、および、前記位相制御部の決定に応じて、前記第１制御信号群または第２制御信号群を生成する制御信号生成部と、を含む、
    請求項１から１０のいずれか一項に記載のスイッチング回路。
12. 制御信号切替部は、前記出力情報信号を参照せずに切り替えを選択する、
    請求項１１に記載のスイッチング回路。
13. 請求項１から１２のいずれか一項に記載のスイッチング回路と、
    前記スイッチング回路から出力される交流電圧を整流する第一整流回路と、
    前記第一整流回路の出力電圧を平滑化する平滑化回路と、を備える、
    電力変換装置。
14. 請求項１１または１２に記載のスイッチング回路と、
    前記スイッチング回路から出力される交流電圧を整流する第一整流回路と、
    前記整流回路の出力電圧を平滑化する平滑化回路と、
    前記整流回路の出力電圧または前記平滑化回路の出力電圧を検出し、前記出力情報信号を前記位相制御部に出力する出力電圧検出部と、を備える、
    電力変換装置。
15. 交流電源からの交流電圧を整流する第二整流回路と、
    前記第二整流回路の出力電力の力率を改善する力率改善回路と、
    前記力率改善回路の出力電力を、バッテリに充電すべき直流電力に変換する請求項１４に記載の電力変換装置と、を備える、
    充電装置。
16. バッテリと、
    前記バッテリに充電すべき直流電力を出力する請求項１４に記載の電力変換装置と、を備える、
    車両。
17. 第１スイッチング素子および第２スイッチング素子を含む第１アーム、ならびに、前記第１アームに並列に接続され、第３スイッチング素子および第４スイッチング素子を含む第２アームを含むフルブリッジ回路と、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および、第４スイッチング素子をオンオフする制御信号を出力する制御回路とを備えるスイッチング回路における前記制御回路であって、
    前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させた後に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第１の制御信号群と、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させる前に前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる第２の制御信号群とを出力する、
    制御回路。
18. 前記第１の制御信号群は、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させた後に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させ、
    前記第２の制御信号群は、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させる前に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させる、
    請求項１７に記載の制御回路。
19. 第１スイッチング素子および第２スイッチング素子を含む第１アームと、前記第１アームに並列に接続され、第３スイッチング素子および第４スイッチング素子を含む第２アームとを含むフルブリッジ回路を制御する制御方法であって、
    第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および、第４スイッチング素子を第1のサイクルでオンオフする第１制御と、
    前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および、第４スイッチング素子を前記第1のサイクルと異なる第２のサイクルでオンオフする第２制御とを選択的に実行し、
    前記第１制御において、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させた後に、前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させ
    前記第２制御において、前記第１スイッチング素子がオンかつ前記第２スイッチング素子がオフの状態に変化させる前に、前記第３スイッチング素子がオフかつ前記第４スイッチング素子がオンの状態に変化させる、
    制御方法。
20. 前記第１制御において、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させた後に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させ、
    前記第２制御において、前記第１スイッチング素子がオフかつ前記第２スイッチング素子がオンの状態に変化させる前に、前記第３スイッチング素子がオンかつ前記第４スイッチング素子がオフの状態に変化させる、
    請求項１９に記載の制御方法。

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