JPWO2014181777A1 - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法 Download PDF

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Abstract

本発明は、ドレイン電流やしきい値電圧等のトランジスタ特性が向上した薄膜トランジスタ及びその製造方法を提供するものである。本発明は、ソース電極１０８及びドレイン電極１０９と、半導体層１０５と、ゲート電極１０３と、絶縁体層１０４とを備える薄膜トランジスタにおいて、前記半導体層１０５が、第１金属酸化物に、酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物を添加した複合金属酸化物を含むことで、酸素欠損の量を制御し、また、前記絶縁体層１０４が、ＳｉＯ２層と、高誘電率第１層及び高誘電率第２とを備えることにより、ＳｉＯ２層と高誘電率層の界面に生成されるダイポールを利用してしきい値電圧を制御した、薄膜トランジスタを提供する。

Description

本出願は、２０１３年５月９日に出願された日本特許出願第２０１３−０９９２８４号、２０１３年７月３日に出願された日本特許出願第２０１３−１３９４２５号、２０１４年１月３１日に出願された日本特許出願第２０１４−０１６２６６の優先権を主張し、その内容を参照することにより本出願に取り込む。
本発明は、薄膜トランジスタおよびその製造方法に関するものである。
薄膜トランジスタ（Thin Film Transistor（ＴＦＴ））は、アクティブマトリクス駆動方式を採用する液晶ディスプレイや有機エレクトロルミネッセンス（Electro Luminescence（ＥＬ））ディスプレイのスイッチング素子として数多く利用されている。
ＴＦＴとしては、半導体層（チャネル層）にアモルファスシリコンやポリシリコンを用いたものが知られている。近年では、種々の特性向上を図るため、半導体層にＩｎ（インジウム）−Ｚｎ（亜鉛）−Ｏ（ＩＺＯ）系、Ｉｎ−Ｇａ（ガリウム）−Ｚｎ−Ｏ（ＩＧＺＯ）系、あるいはＳｎ（錫）−Ｚｎ−Ｏ（ＳＺＯ）系の金属酸化物を用いたＴＦＴが検討されている（例えば、特許文献１参照）。
このような薄膜トランジスタはｎ型伝導であり、アモルファスシリコンやポリシリコンよりも高いチャネル移動度を示すことから、高精細なディスプレイや大画面のディスプレイのスイッチング素子として好適に用いることができる。ｎ型伝導のメカニズムは諸説あるが、主に、酸化インジウム構造への酸素脱離により酸素欠損が導入され、その結果、電荷を生成して半導体層として働くと言われている。また、金属酸化物を形成材料とする半導体層は、原理上ｐ型伝導を示さないためにｏｆｆ電流がきわめて小さくなることから、薄膜トランジスタを用いると消費電力を低減できるという利点を有する。
しかしながら、特許文献１に記載された金属酸化物であるＩＺＯ系やＩＧＺＯ系やＳＺＯ系金属酸化物は、含有するＺｎ、ＧａおよびＳｎが空気中の水分と反応しやすく、その結果、各々の酸化物構造としては不安定なサブオキサイドを形成して、酸素欠損量を調整できず、ドレイン電流やしきい値電圧などを含むトランジスタ特性を大きく劣化させる問題があった。また、作り易さの観点から、ゲート絶縁膜として酸化シリコン（ＳｉＯ２）が用いられているが、ゲート間のリーク電流を抑制するために厚膜が必要であり、結果として電子移動度を制御するために印加するゲート電圧が高くなる問題もあった。
これらを解決するために、特許文献２には、金属酸化物として、亜鉛および錫のうちの少なくとも一つの元素を含む物質へ、イットリウム、ニオビウム、タンタル、ハフニウム、ランタン、スカンジウム、バナジウム、チタニウム、マグネシウム、アルミニウム、ガリウム及びシリコンの少なくとも一つを添加したものを使用することが開示されている。また、薄膜トランジスタの作製段階で、プラズマダメージによる破壊効果や放射効果によるキャリア増加がもたらすしきい値電圧の変動を抑制するために、酸化亜鉛にガリウム、インジウム、スズ、ジルコニウム、ハフニウムおよびバナジウムのうち少なくとも一つのイオンをドープすることが開示されている（特許文献３）。さらに、タンタルをドープしたＩＺＯ系金属酸化物の酸化膜トランジスタの電気特性が報告されている（非特許文献１）。しかしながら、上記いずれの場合にも主な元素として亜鉛、錫を含むために、薄膜トランジスタの作製段階でのサブオキサイドの形成を抑えるためにプロセスにかなりの制限が課せられるという大きな問題を含んでいる。
さらに、金属酸化物としてＩＺＯやＩＧＺＯに代わって、錫、チタン、タングステンのいずれかをドープした酸化インジウムを用いるという報告もある（特許文献４）。しかしながら、上記文献に記載のチタン、タングステンのいずれかをドープした酸化インジウムを金属酸化物として用いた酸化膜トランジスタでは、金属酸化物の作製段階で主構造の酸化インジウムへ導入する酸素欠損量を調整することが非常に難しいために、製造プロセスに制限が課せられるという大きな問題がある。
また、これらを解決するために、非特許文献２には、ＳｉＯ２の誘電率３．９に比べて誘電率が１６と大きな酸化イットリウム（Ｙ２Ｏ３）をゲート絶縁膜として用いたＩＧＺＯ系薄膜トランジスタを作製することで、ゲート絶縁膜の厚さを薄くでき、ゲート電圧を低下できることが報告されている。また、ゲート絶縁膜として酸化アルミニウム（Ａｌ２Ｏ３）を用いたＩＧＺＯ系薄膜トランジスタのトランジスタ特性が報告されている（非特許文献３）。さらに、薄膜トランジスタのゲート絶縁膜を高誘電率膜と低誘電率膜の積層構造にすることが開示されている（特許文献５）。しかしながら、上記のいずれの場合にも、誘電率の高い金属酸化物をゲート絶縁膜に用いることで、ゲート絶縁膜に印加される実効的な電界が同じ場合にＳｉＯ２に比べて物理膜厚を厚くできる高誘電率膜でリーク電流を抑制できる効果を期待しているが、高誘電率膜の誘電率が２０以下のためにその効果が十分でない問題点を含んでいる。また、薄膜トランジスタとして要求されている重要なパラメータのしきい値電圧の制御については何ら検討されていないという大きな問題を含んでいる。
さらに、相補型金属酸化膜半導体（Complementary Metal Oxide Semiconductor（ＣＭＯＳ））デバイスにおいて、高誘電率膜なＡｌ２Ｏ３／ＳｉＯ２の積層のゲート絶縁膜を用いると、Ａｌ２Ｏ３／ＳｉＯ２界面のダイポールによってフラットバンド電圧がシフトすることが報告されている（非特許文献４）。また、高誘電率な材料として酸化ランタン（Ｌａ２Ｏ３）およびＹ２Ｏ３を用いたＳｉＯ２層との積層構造では、Ａｌ２Ｏ３／ＳｉＯ２とは逆向きのダイポールが生成してフラットバンド電圧が逆方向へシフトすることが報告されている（非特許文献５）。しかしながら、上記のＣＭＯＳは全てＳｉチャネル／ＳｉＯ２／高誘電率膜の構造であり、Ｓｉチャネル／高誘電率膜／ＳｉＯ２構造ではフラットバンド電圧のシフトの報告例がないなど、構造に制限が課せられるという大きな問題がある。
特許５１６８５９９号公報 特開２０１３―７００５２号公報 特開２０１０―２１５２０号公報 特開２００８―１９２７２１号公報 特開２００５―４３４８２号公報
APPLIED PHYSICS LETTERS 102, 102102(2013). Nature 432, 488(2004). Applied Physics Letters 99, 082104(2011). Applied Physics Letters 92, 132907(2008). Applied Physics Letters 94, 132902(2009).
本発明は、このような事情に鑑みてなされたものであって、本発明者らの知見に基づき、酸化インジウム等の第１金属酸化物へ金属（Ｍｅ）−Ｏ結合あるいは非金属−Ｏ結合の酸素のかい離エネルギーが第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物を添加することで、上記の問題の酸素欠損の量を制御し、また、ＳｉＯ２層に接する高誘電率層の形成で界面に生成するダイポールを利用してしきい値電圧を制御した、薄膜トランジスタを提供することを目的とする。
本発明の第一の側面によれば、ソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極に接して設けられた半導体層と、前記ソース電極および前記ドレイン電極の間のチャネルに対応させて設けられたゲート電極と、前記ゲート電極と前記半導体層との間に設けられた絶縁体層とを設け、前記半導体層が、酸素欠損が導入されることで電子キャリアを生成できる第１金属酸化物に、酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物を添加した複合金属酸化物である、薄膜トランジスタが与えられる。
ここで、前記酸化物の酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも２５５ｋＪ／ｍｏｌ以上大きくてよい。
また、前記第１金属酸化物は、インジウム、ガリウム、亜鉛、および錫からなる群から選択された少なくとも一つを含んでよい。
また、前記酸化物は、ジルコニウム（Ｚｒ）、およびプラセオニウム（Ｐｒ）からなる群から選択された少なくとも一つの金属の酸化物からなる第２金属酸化物を含んでよい。
また、前記酸化物は、シリコン（Ｓｉ）、タンタル（Ｔａ）、ランタン（Ｌａ）、およびハフニウム（Ｈｆ）からなる群から選択された少なくとも一つの金属の酸化物からなる第２金属酸化物を含んでよい。
また、前記酸化物の含有量が０より大きく５０重量％以下であってよい。
また、前記酸化物の含有量が０より大きく５重量％以下であってよい。
また、前記半導体層が非晶質であってよい。
また、前記半導体層の厚さが５ｎｍ以上かつ２０ｎｍ以下の範囲であってよい。
また、前記酸化物がボロン（Ｂ）および炭素（Ｃ）からなる群から選択された少なくとも一つの元素を含んでよい。
また、前記複合金属酸化物に含まれるボロン（Ｂ）および炭素（Ｃ）の含有量が０より大きく１０重量％以下であってよい。
本発明の第二の側面によれば、上記何れかの薄膜トランジスタの製造方法であって、前記半導体層が１０℃以上６００℃以下で形成される、製造方法が与えられる。
ここで、前記半導体層が１０℃以上４００℃以下で形成されてよい。
また、前記半導体層が１０℃以上２００℃以下で形成されてよい。
本発明の第三の側面によれば、上述の何れかの薄膜トランジスタにおいて、酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも小さい追加の酸化物を、前記酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物の添加量よりも少ない量だけ前記半導体層に添加した薄膜トランジスタが与えられる。
ここで、前記追加の酸化物の含有量が０より大きく１０重量％以下であってよい。
また、前記追加の酸化物は、酸化鉛、酸化パラジウム、酸化白金、酸化硫黄、酸化アンチモン、酸化ストロンチウム及び酸化イッテルビウムからなる群から選ばれた少なくとも一つの酸化物であってよい。
本発明の第四の側面によれば、前記半導体層に前記追加の酸化物が添加されている上記何れかの薄膜トランジスタの製造方法であって、前記半導体層が１０℃以上６００℃以下で形成される、製造方法が与えられる。
また、前記半導体層が１０℃以上５００℃以下で形成されてよい。
本発明の第五の側面によれば、ソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極に接して設けられた半導体層と、前記ソース電極と前記ドレイン電極との間のチャネルに対応させて設けられたゲート電極と、前記ゲート電極と前記半導体層との間に設けられた絶縁体層とを設け、前記絶縁体層が、前記ゲート電極側から、酸化シリコン層、前記酸化シリコン層に接して設けられた前記酸化シリコン層よりも誘電率の高い高誘電率第１層、および前記酸化シリコン層よりも誘電率の高い高誘電率第２層の積層を有する、薄膜トランジスタが与えられる。
更に、ソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極に接して設けられた半導体層と、前記ソース電極と前記ドレイン電極との間のチャネルに対応させて設けられたゲート電極と、前記ゲート電極と前記半導体層との間に設けられた絶縁体層とを設け、前記絶縁体層が、前記半導体層側から、酸化シリコン層、前記酸化シリコン層に接して設けられた前記酸化シリコン層よりも誘電率の高い高誘電率第１層、および前記酸化シリコン層よりも誘電率の高い高誘電率第２層の積層を有する、薄膜トランジスタが与えられる。
ここで、前記何れの薄膜トランジスタにおいても、前記高誘電率第２層の誘電率が前記高誘電率第１層の誘電率より高いものであってよい。
また、前記高誘電率第１層が、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ニオビウム、希土類酸化物、酸化マグネシウム、酸化ストロンチウムからなる群から選択された一以上の金属酸化物、シリケート酸化物またはシリコンオキシナイトライドから形成されてよい。
また、前記高誘電率第２層が、誘電率が２０以上の金属酸化物から形成されていてよい。
また、前記高誘電率第１層の厚さが、０．６ｎｍ以上であってよい。
また、前記酸化シリコン膜の厚さが、０．６ｎｍ以上であってよい。
本発明の第六の側面によれば、前記第五の側面の薄膜トランジスタの製造方法であって、前記半導体層が１０℃以上４００℃以下で形成される、製造方法が与えられる。
また、前記半導体層が１０℃以上２００℃以下で形成されてよい。
本発明によれば、酸化インジウム等の第１金属酸化物へ金属（Ｍｅ）−Ｏ結合あるいは非金属−Ｏ結合の酸素のかい離エネルギーが第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物を添加した複合金属酸化物の半導体層を用いることで、トランジスタ特性に優れた薄膜トランジスタを提供することができる。また、半導体層に更に追加の酸化物を添加した薄膜トランジスタでは、酸化物層として非晶質状態のものが得られやすくなるので、トランジスタ特性が一層良好な薄膜トランジスタを提供することができる。更に、ＳｉＯ２層に接する高誘電率層の形成で界面に生成するダイポールの利用と誘電率が２０以上の高誘電率層を用いた構造にすることで、低リーク電流でしきい値電圧を制御した薄膜トランジスタを提供することができる。
本発明の他の目的、特徴および利点は添付図面に関する以下の本発明の実施形態の記載から明らかになるであろう。
本発明の第１の実施形態に係る薄膜トランジスタの概略断面図。 本発明の第２の実施形態に係る薄膜トランジスタの概略断面図。 本発明の第３の実施形態に係る薄膜トランジスタの概略断面図。 本発明の第１、第２、第３の実施例の薄膜トランジスタの概略断面図。 本発明の第１の実施例のＩｎ−Ｓｉ−Ｏ半導体層のＩｄ−Ｖｇ特性測定の結果を示す図。 本発明の第１の実施例のＩｎ−Ｓｉ−Ｏ半導体層のＩｄ−Ｖｄ特性測定の結果を示す図。 本発明の第１の実施例の２種類の半導体材料のスパッタリング成膜のＯ２／（Ｏ２＋Ａｒ）比と導電性の関係を示す図。 本発明の第２の実施例で使用する半導体膜が非晶質であることを確認するためのＸ線回折パターンを示す図。 本発明の第２の実施例の薄膜トランジスタのＩｄ−Ｖｇ特性測定の結果を示す図。 本発明の第３の実施例の半導体層に対する原子間力顕微鏡で測定した二乗平均平方根粗さ（ＲＭＳ）を示す図。 本発明の第３の実施例の酸素処理前の薄膜トランジスタのＩｄ−Ｖｇ特性測定の結果を示す図。 本発明の第３の実施例の酸素処理後の薄膜トランジスタのＩｄ−Ｖｇ特性測定の結果を示す図。 本発明の第４の実施形態に係る薄膜トランジスタの概略断面図。 本発明の第４の実施形態に係るもう一つの薄膜トランジスタの概略断面図。 本発明の第４の実施形態に係る薄膜トランジスタの負方向のＶｔｈシフトのダイポールを示すバンド図。 本発明の第４の実施形態に係る薄膜トランジスタの正方向のＶｔｈシフトのダイポールを示すバンド図 本発明の第４の実施形態に係るもう一つの薄膜トランジスタの正方向のＶｔｈシフトのダイポールを示すバンド図。 本発明の第４の実施形態に係るもう一つの薄膜トランジスタの負方向のＶｔｈシフトのダイポールを示すバンド図。 第４の実施形態の動作確認を行うために作製した薄膜トランジスタの実施例の概略断面図。 第４の実施形態の動作確認を行うために作製した薄膜トランジスタの実施例の断面ＴＥＭ写真。 第４の実施形態の実施例のｐ＋＋−ｐｏｌｙ-Ｓｉ/ＳｉＯ２/Ａｌ２Ｏ３/ＩＧＺＯ薄膜トランジスタのＩｄ−Ｖｇの結果を示す図。 第４の実施形態の実施例の高誘電率第１層の材料とＶｔｈとの関係を示す図。 第４の実施形態の実施例の高誘電率第１層の挿入場所とＶｔｈとの関係を示す図。 第４の実施形態の実施例のＡｌ２Ｏ３膜の膜厚とＶｔｈとの関係を示す図。
以下、図を参照しながら、本発明を実施するための種々の形態に係る薄膜トランジスタ及びその製造方法について説明するが、本発明はこれらの実施形態に限定されるものではない。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の寸法や比率などは、実際の製品とは適宜異ならせて示している。
［第１の実施形態の薄膜トランジスタ］
第１の実施形態の薄膜トランジスタは、ソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極に接して設けられた半導体層と、前記ソース電極および前記ドレイン電極の間のチャネルに対応させて設けられたゲート電極と、前記ゲート電極と前記半導体層との間に設けられた絶縁体層とを設け、前記半導体層が、第１金属酸化物と、前記第１金属酸化物へ添加される酸素のかい離エネルギーが第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物から構成された複合金属酸化物である。
また、第１の実施形態の薄膜トランジスタの製造方法は、上記薄膜トランジスタを製造するに当たって、前記半導体層を１０℃以上４００℃以下または条件によって６００℃以下で形成する工程を有するものである。
図１は第１の実施形態に係る薄膜トランジスタ１０１の概略断面図である。基板１０２は、公知の形成材料で形成されたものを用いることができ、光透過性を有するもの及び光透過性を有しないもののいずれも用いることができる。例えば、ケイ酸アルカリ系ガラス、石英ガラス、窒化ケイ素などを形成材料とする無機基板；シリコン基板；表面が絶縁処理された金属基板；アクリル樹脂、ポリカーボネート樹脂、ＰＥＴ（ポリエチレンテレフタレート）やＰＢＴ（ポリブチレンテレフタレート）などのポリエステル樹脂などを形成材料とする樹脂基板；紙製の基板などの種々のものを用いることができる。また、これらの材料を複数組み合わせた複合材料を形成材料とする基板であっても構わない。基板１０２の厚さは、設計に応じて適宜設定することができる。
薄膜トランジスタ１０１は、いわゆるボトムゲート型のトランジスタである。薄膜トランジスタ１０１は、基板１０２上に設けられたゲート電極１０３と、ゲート電極１０３を覆って設けられた絶縁体層１０４と、絶縁体層１０４の上面に設けられた半導体層１０５と、半導体層１０５の上面において半導体層１０５に接して設けられたソース電極１０８およびドレイン電極１０９を有している。ゲート電極１０３は、半導体層１０５のチャネル領域に対応させて（チャネル領域と平面的に重なる位置に）設けられている。また、半導体層１０５は、第１金属酸化物１０６へ第２金属酸化物１０７を添加した複合金属酸化物から構成されている。なお、当然のことであるが、本発明の作用効果にはなはだしい悪影響が出ない限り、半導体層に第２金属酸化物１０７以外の成分や不可避の不純物が含まれていてもよい。これについては以下で記述されている他の実施形態で説明する非金属元素の酸化物の添加を行う場合でも同じである。また、図１では図示のしやすさの都合上、半導体層１０５（複合金属酸化物）は第１の金属酸化物１０６の中に第２の金属酸化物１０７の粒子が散在しているようにも見ることができる形態で描画されているが、実際には第１の金属酸化物中に第２の金属酸化物が一様に添加、つまりドーピングされることで、複合金属酸化物は一様な物質となっていることに注意されたい。
ゲート電極１０３、ソース電極１０８、ドレイン電極１０９は、通常知られた材料で形成されたものを用いることができる。これらの電極の形成材料としては、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）などの金属材料やこれらの合金、インジウムスズ酸化物（Indium Tin Oxide、ＩＴＯ）、酸化亜鉛（ＺｎＯ）などの導電性酸化物を挙げることができる。また、これらの電極は、例えば表面を金属材料でめっきすることにより２層以上の積層構造を形成していてもよい。
ゲート電極１０３、ソース電極１０８、ドレイン電極１０９は、同じ形成材料で形成されたものであってもよく、異なる形成材料で形成されたものであってもよい。製造が容易となることから、ソース電極１０８とドレイン電極１０９とは同じ形成材料であることが好ましい。
絶縁体層１０４は、絶縁性を有し、ゲート電極１０３と、ソース電極１０８およびドレイン電極１０９との間を電気的に絶縁することが可能であれば、無機材料および有機材料のいずれを用いて形成してもよい。無機材料としては、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２などの通常知られた絶縁性の酸化物、窒化物、酸窒化物を挙げることができる。有機材料としては、例えば、アクリル樹脂、エポキシ樹脂、シリコン樹脂、フッ素系樹脂などを挙げることができる。有機材料としては、製造や加工が容易であることから、光硬化型の樹脂材料であることが好ましい。
半導体層１０５は、第１金属酸化物と、添加された酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物とから構成されている。このうち、第１金属酸化物は、酸素欠損が導入されることで電子キャリアを生成できる半導体の性質を有する物質である。第１金属酸化物しては、インジウム、亜鉛、および錫のうち少なくとも一つを含む金属酸化物が挙げられる。また、第１金属酸化物しては、インジウム、ガリウム、亜鉛、および錫のうち少なくとも一つを含む金属酸化物を用いても良い。中でも、低温度で酸素欠損を導入しやすいインジウムがより好ましい。
第１金属酸化物として酸化インジウム（Ｉｎ２Ｏ３）を用いた場合、酸化インジウムの酸素のかい離エネルギーは３４６±３０ｋＪ／ｍｏｌと小さいので、酸化インジウムから酸素が容易に脱離して酸素欠損を生成しやすい。しかし、酸素欠損量が大きくなりすぎると半導体的な性質から金属的な性質へ変わって半導体層として適さなくなる。本願発明者らはこの問題を解決すべく検討を重ねた結果、酸化インジウムの酸素欠損量を制御するためには酸化インジウムの酸素のかい離エネルギーより大きな酸素のかい離エネルギーを有する金属酸化物である第２金属酸化物あるいは後述するように同等の非金属元素を添加すればよいことを見出した。具体的には、酸素のかい離エネルギーが７２５ｋＪ／ｍｏｌ以上、より好ましくは７８０ｋＪ／ｍｏｌ以上の金属酸化物を第２金属酸化物あるいは非金属元素として用いると、酸化インジウムの酸素欠損量の制御が容易となる。なお、第１金属酸化物として酸化インジウム以外の物質まで一般化した場合には、第２金属酸化物としてはその酸素かい離エネルギーが第１金属酸化物に比べて２００ｋＪ／ｍｏｌ以上、より好ましくは２５５ｋＪ／ｍｏｌ以上大きいものを使用すればよい。本実施形態では第２金属酸化物を使用するが、具体的に使用可能な第２金属酸化物としては、酸素のかい離エネルギーが７８０ｋＪ／ｍｏｌ以上の金属酸化物をまとめた表１および酸素のかい離エネルギーが７２５ｋＪ／ｍｏｌ以上かつ７８０ｋＪ／ｍｏｌ以下の金属酸化物をまとめた表２に示すように、酸化ジルコニウム（Ｚｒ−Ｏ）、酸化プラセオジム（Ｐｒ−Ｏ）、酸化ランタン（Ｌａ−Ｏ）、酸化シリコン（Ｓｉ−Ｏ）、酸化タンタル（Ｔａ−Ｏ）、および酸化ハフニウム（Ｈｆ−Ｏ）が挙げられる。
第１の実施形態において第１金属酸化物を適した酸素欠損量を有する半導体層とするために添加する第２金属酸化物としては、特に、表１に示した７８０ｋＪ／ｍｏｌ以上の第２金属酸化物がより好ましい。具体的には、酸化ランタン（Ｌａ−Ｏ）、酸化シリコン（Ｓｉ−Ｏ）、酸化タンタル（Ｔａ−Ｏ）、および酸化ハフニウム（Ｈｆ−Ｏ）が挙げられる。
また、第１金属酸化物を適した酸素欠損量を有する半導体層とするために第１金属酸化物へ添加する第２金属酸化物の含有量としては、０より大きく５０重量％以下の範囲にするとよい。特に、第１金属酸化物へ添加する第２金属酸化物の含有量を０より大きく５重量％以下の範囲にすると、２００℃以下の低温度で作製できる。
なお、第２金属酸化物の含有量は、第１金属酸化物の重量と第２金属酸化物の重量の合計に対する、第２金属酸化物の重量の比として計算される（第２金属酸化物の重量／（第１金属酸化物の重量＋第２金属酸化物の重量）×１００）。
Ｉｎ−Ｚｎ−Ｏ系やＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物では、半導体層の形成時に多結晶状になりやすい。そのため、通常知られた薄膜トランジスタでは、半導体層に含まれる結晶粒に起因して、半導体層の表面が平坦にはならない。また、通常知られた酸化膜トランジスタの半導体層は、このような結晶粒に起因して、面方向の電気伝導度が低下してしまう。したがって、半導体層の表面の平坦化及び高い電気伝導度を得るためには、半導体層は非晶質構造であることが好ましい。
また、半導体層１０５の厚みは、５ｎｍ以上かつ２０ｎｍ以下の範囲であることがより好ましい。なお、本実施形態において、半導体層１０５の厚さは、半導体層１０５を形成したスパッタチャンバー内に、膜厚校正を主目的として配置された水晶発振式膜厚計を用いて測定した。
［第２の実施形態の薄膜トランジスタ］
半導体層１０５を構成する複合金属酸化物は第１金属酸化物に第２金属酸化物を添加したものに限定されるわけではない。具体的には第１金属酸化物に比べてかい離エネルギーが大きな酸化物を形成する元素を添加してもよい。具体的には、複合金属酸化物は、例えばボロン（Ｂ）および炭素（Ｃ）のうち少なくとも一つの元素の酸化物を添加したものであっても良い（すなわち、本願では「複合金属酸化物」を「金属酸化物に酸素のとのかい離エネルギーがより大きな元素を複合させた酸化物」という意味で使用していることに注意されたい）。これは、Ｂ−Ｏ結合の酸素かい離エネルギーが８０９ｋＪ／ｍｏｌおよびＣ−Ｏ結合の酸素かい離エネルギーが１０７６．３８±０．６７ｋＪ／ｍｏｌと大きいために、第１金属酸化物へ導入する酸素欠損量を容易に制御することができるからである。図２に示す本発明の別の実施形態の薄膜トランジスタ１０１’は図１の薄膜トランジスタ１０１と基本的には同一構造であるが、図１の半導体層１０５に対応する半導体層１０５’が第１の金属酸化物１０６にボロンおよび／または炭素の酸化物１１０を添加した複合金属酸化物である点が異なる。なお、図２中で図１中の要素と同じ参照番号が付されているものは対応する図１中の要素と同じであるため、それらについては説明を省略する。
なお、第１の実施形態の説明において図１を参照して注記したように、図２においても図示のしやすさの都合上、半導体層１０５’（複合金属酸化物）は第１の金属酸化物１０６の中にボロンまたは炭素の酸化物１１０の粒子が散在しているようにも見ることができる形態で描画されているが、ここにおいても実際には第１の金属酸化物中にこれら酸化物が一様に添加、つまりドーピングされることで、複合金属酸化物は一様な物質となっていることに注意されたい。
第１金属酸化物の酸化インジウム（Ｉｎ２Ｏ３）へのボロン（Ｂ）酸化物の添加は例えばイオンインプランテーションによって行うが、この添加方法では加速電圧を変えることで添加量および深さを制御できる。その含有量は０より大きく１０重量％以下であることがより好ましい。ここでボロン（Ｂ）の含有量は、複合金属酸化物の重量に対する、ボロン（Ｂ）の重量の比として計算される（ボロン（Ｂ）の重量／複合金属酸化物の重量×１００）。なお、この場合、イオンインプランテーションはボロン酸化物ではなくボロンのイオンを第１金属酸化物に打ち込むことにより行われる。このボロンイオンは第１金属酸化物内でボロン酸化物となる。このように、第１金属酸化物内に酸化物を添加するに当たっては、添加処理操作自体では必ずしも酸化物その物を添加する必要はなく、例えば酸化物を構成する酸素以外の元素を添加する処理を行い、第１金属酸化物内部で酸化物とすることもできる。本願においては、このように添加処理操作の形態にかかわらず、第１金属酸化物内に酸化物の形で存在する形態で添加を行うことを「酸化物を添加する」と称することに注意されたい。
また、第１金属酸化物の酸化インジウム（Ｉｎ２Ｏ３）への炭素（Ｃ）の添加は、Ｉｎ２Ｏ３ターゲットおよびグラファイトターゲットを用いた共スパッタリング法により、各々スパッタリングパワーの比率を変えることで、添加量を制御でき、その含有量は０より大きく１０重量％以下であることがより好ましい。ここで炭素（Ｃ）の含有量は、複合金属酸化物の重量に対する、炭素（Ｃ）の重量の比として計算される（炭素（Ｃ）の重量／複合金属酸化物の重量×１００）。
なお、酸素のかい離エネルギーが大きな酸化物として、最初に説明した実施形態における第２金属酸化物とこの実施形態で説明した非金属の酸化物との両者を同時に使用した複合金属酸化物により半導体層を形成することも可能である。また、本発明における酸素のかい離エネルギーの大きな酸化物の添加処理に当たって、処理の種類によっては複合金属酸化物でできた半導体層中に両方の種類の酸化物が不可避的に共存することもあり得る。例えば、このような半導体層の薄膜をゾルゲル法などの溶液法で作製する場合には薄膜中に炭素が残留する可能性が高い。このような場合も本発明に包含されることに注意されたい。
［薄膜トランジスタの製造方法の実施形態］
次に、本実施形態の薄膜トランジスタ１０１の製造方法について説明する。本実施形態の薄膜トランジスタの半導体層は、物理蒸着法（または物理気相成長法）を用いることにより形成することも可能である。
ここで、物理蒸着法としては、蒸着法やスパッタ法が挙げられる。蒸着法としては、真空蒸着法、分子線蒸着法（ＭＢＥ）、イオンプレーティング法、イオンビーム蒸着法などを例示することができる。また、スパッタ法としては、コンベンショナル・スパッタリング、マグネトロン・スパッタリング、イオンビーム・スパッタリング、ＥＣＲ（電子サイクロトロン共鳴）・スパッタリング、反応性スパッタリングなどを例示することができる。スパッタリング法においてプラズマを用いた場合は、反応性スパッタリング法、ＤＣ（直流）スパッタリング法、高周波（ＲＦ）スパッタリング法等の成膜法を用いることができる。
さらには、下記の製造方法を用いて製造されたものが好ましい。下記の製造方法を用いると、より高品質な薄膜トランジスタを製造することができる。
本実施形態の薄膜トランジスタ１０１の製造方法においては、基板１０２の上に通常知られた方法でゲート電極１０３および絶縁体層１０４を形成した後、半導体層１０５を形成する。本実施形態の製造方法では、半導体層１０５は、第１金属酸化物の粉末と、酸素のかい離エネルギーが第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物の粉末とを含む焼結体であるターゲットと、希ガスと酸素との混合ガスとを用いた物理蒸着法により製造される。ここでは、物理蒸着法としてスパッタリング法を用いることとして説明する。
例えば、半導体層１０５としてＩｎ−Ｓｉ−Ｏ系の金属酸化物を採用する場合には、ターゲットは、酸化インジウムの粉末と酸化シリコンの粉末との焼結体を採用するとよい。また、ターゲットには、酸化シリコンの重量％以下での添加物（金属酸化物など）等の不純物が混入していてもよい。例えば、ターゲットに、意図しない不純物として、酸化インジウムおよび酸化シリコン以外の金属酸化物（酸化亜鉛など）が、ターゲット全体における酸化シリコン含有量以下の割合（重量比）で混入することがあっても構わない。
その場合、焼結体に含まれる酸化シリコンの含有量が、０重量％より多く５０重量％以下であるとよい。また、酸化シリコンの含有量は、０重量％より多く５重量％以下であるとより好ましい。
通常知られた酸化物半導体であるＩｎ−Ｚｎ−Ｏ系やＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物では、酸化インジウムを「ホスト材料」、酸化亜鉛や酸化ガリウムを「ゲスト材料」とすると、ホスト材料（酸化インジウム）に対して、２割〜３割のゲスト材料（酸化亜鉛や酸化ガリウム）が混入されている。
これに対して、本実施形態の薄膜トランジスタ１０１の半導体層１０５は、上述のような焼結体をターゲットに用いて薄膜形成する。本実施形態の製造方法で製造された薄膜トランジスタ１０１においては上述したように酸化シリコンの含有量は０重量％より多く５重量％以下であるとより好ましいので、この好ましい組成とした場合の半導体層１０５の酸化物半導体は、通常知られた酸化物半導体と比べて、ホスト材料（酸化インジウム）に対するゲスト材料（酸化シリコン）の含有量が、極めて少ないものとなる。
また、薄膜トランジスタ１０１の製造方法においては、プロセスガスとして希ガスと酸素との混合ガスを用いる。希ガスとしては、ヘリウム、ネオン、アルゴン、クリプトン、キセノンが挙げられる。また、プロセスガスには、水素原子を有する化合物を含まない。
本実施形態の薄膜トランジスタの製造方法においては、発明者の検討により、酸化インジウムと酸化シリコンとを含むターゲットを用いて半導体層を形成する場合、半導体層を構成する金属酸化物を非晶質膜とするために高温を必要としないことが分かっている。そのため、薄膜トランジスタの製造方法においては、半導体層を形成する工程を、１０℃以上２００℃以下で行うことで非晶質な半導体層を形成することができる。また、２００℃より高く４００℃以下で行うことで、結晶化した好適な半導体層を形成することもできる。さらには、半導体層を形成する工程を、室温で実施するとよい。ここで、「室温で実施」とは、半導体層を形成する工程のために非加熱であり、作業環境の温度調整が不要であることを意味する。
本実施形態の薄膜トランジスタの製造方法において採用されるスパッタリング法としては、ＲＦスパッタリングおよびＤＣスパッタリングなど公知のものを用いることができる。
また、ターゲットは、酸化インジウムの粉末と、酸化シリコンの粉末とを用いていれば、これら粉末の混合物の焼結体であってもよく、それぞれの粉末の焼結体であってもよい。それぞれの金属酸化物の粉末毎に焼結体を形成する場合には、複数の焼結体を用いた共スパッタリングにより半導体層を形成することができる。
第１金属酸化物として、酸化インジウムの代わりに、酸化亜鉛および酸化錫あるいは酸化インジウム、酸化ガリウム、酸化亜鉛および酸化錫を組み合わせた金属酸化物を用いた場合でも、上記と同様の方法を用いることで、酸素欠損量を制御した半導体層を形成することができる。
第２金属酸化物として、酸化シリコンについて説明したが、代わりに、酸化ジルコニウム（Ｚｒ−Ｏ）、酸化プラセオジム（Ｐｒ−Ｏ）、酸化ランタン（Ｌａ−Ｏ）、酸化タンタル（Ｔａ−Ｏ）、および酸化ハフニウム（Ｈｆ−Ｏ）を用いた場合にも、それぞれの酸素のかい離エネルギーの大きさに対応したプロセス範囲で、半導体層を形成することができる。
以上、本実施形態の薄膜トランジスタの製造方法を説明した。
［第３の実施形態の薄膜トランジスタ］
本発明の薄膜トランジスタにおいては、半導体層に、上で説明した第１金属酸化物及び酸素のかい離エネルギーが第１金属酸化物に比べて２００ｋＪ／ｍｏｌ以上大きな酸化物に加えて、酸素のかい離エネルギーが第１金属酸化物のそれよりも小さな追加の酸化物を添加することができる。この追加の酸化物の添加量は、酸素のかい離エネルギーが第１金属酸化物に比べて２００ｋＪ／ｍｏｌ以上大きな酸化物の添加量よりも少なくする。
［第１の実施形態の薄膜トランジスタ］の説明の末尾付近で既に述べたように、半導体層が多結晶状になると、面方向の電気伝導度が低下して、薄膜トランジスタの特性が劣化する。上に述べた追加の酸化物を添加することにより、これを添加しない場合に比べてより高い半導体層形成温度まで当該半導体層を非晶質状態とすることができるようになる。
以下で本実施形態をより具体的に説明するが、［第１の実施形態の薄膜トランジスタ］、［第２の実施形態の薄膜トランジスタ］、［薄膜トランジスタの製造方法の実施形態］と共通する事項については説明を省略する。また、以下の説明は［第１の実施形態の薄膜トランジスタ］を比較対象とし、それへの追加事項を中心として説明する。しかし、本実施形態は［第１の実施形態の薄膜トランジスタ］への成分の追加に限定されるものではなく、［第２の実施形態の薄膜トランジスタ］において説明されるところの第２の金属酸化物に代えてボロンや炭素のような大きな酸素とのかい離エネルギーを有する非金属酸化物を使用する場合にも等しく適用できることに注意する必要がある。
半導体層を構成する複合金属酸化物は、第１金属酸化物に酸素のかい離エネルギーが上述したように充分に高い第２金属酸化物を添加したものに、更に酸素のかい離エネルギーが第１金属酸化物より小さく、かつ添加量が第２金属酸化物より少ない第３金属酸化物（追加の酸化物）を添加したものである。本願発明者らは、第２金属酸化物で酸素欠損量を制御した上に、第３金属酸化物を添加することで、半導体層が５００℃や６００℃の高温度域でも非晶質になることを見出した。第３金属酸化物は、具体的には、酸素かい離エネルギーが３８２．４±３．３ｋＪ／ｍｏｌの酸化鉛、２３８．１±１２．６ｋＪ／ｍｏｌの酸化パラジウム、４１８．６±１１．６ｋＪ／ｍｏｌの酸化白金、５１７．９０±０．０５ｋＪ／ｍｏｌの酸化硫黄、４３４±４２ｋＪ／ｍｏｌの酸化アンチモン、４２６．３±６．３ｋＪ／ｍｏｌの酸化ストロンチウム、２１３±８４ｋＪ／ｍｏｌの酸化タリウム、３８７．７±１０ｋＪ／ｍｏｌの酸化イッテルビウム等が挙げられる。
ここで、第２金属酸化物の含有量は、第１金属酸化物の重量と第２金属酸化物の重量と第３金属酸化物の重量の合計に対する、第２金属酸化物の重量の比として計算され（第２金属酸化物の重量／（第１金属酸化物の重量＋第２金属酸化物の重量＋第３金属酸化物の重量）×１００）、第３金属酸化物の含有量は、第１金属酸化物の重量と第２金属酸化物の重量と第３金属酸化物の重量の合計に対する、第３金属酸化物の重量の比として計算される（第３金属酸化物の重量／（第１金属酸化物の重量＋第２金属酸化物の重量＋第３金属酸化物の重量）×１００）。
図３に概略断面図を示す本実施形態の薄膜トランジスタ１０１”は、第１の実施形態である図１の薄膜トランジスタ１０１と基本的には同一構造である。ただし、図３の半導体層１０５が第１金属酸化物１０６に上述の第２金属酸化物１０７を添加したものにあるのに対して、それに対応する半導体層１０５”は図１の半導体層１０５に更に酸素のかい離エネルギーが第１金属酸化物より小さい第３金属酸化物１１２を、第２金属酸化物の添加量よりも少なく添加した複合金属酸化物である点が異なる。なお、図３中で図１中の要素と同じ参照番号が付されている要素は対応する図１中の要素と同じであるため、それらについては説明を省略する。
なお、第１の実施形態の説明において図１を参照して注記したように、図３においても図示のしやすさの都合上、半導体層１０５”（複合金属酸化物）は第１の金属酸化物１０６の中に第２金属酸化物１０７および第３金属酸化物１１２が散在しているようにも見える形態で描画されているが、ここにおいても実際には第１の金属酸化物中にこれら二種類の酸化物が一様に添加、つまりドーピングされることで、複合金属酸化物は一様な物質となっていることに注意されたい。
第１金属酸化物の酸化インジウム（Ｉｎ２Ｏ３）への、第２金属酸化物の酸化シリコン（ＳｉＯ２）、第３金属酸化物の酸化イッテルビウム（Ｙｂ２Ｏ３）の添加は、例えば、スパッタリング法のターゲット作製段階で行う。
また、Ｉｎ−Ｓｉ−ＯターゲットおよびＹｂ２Ｏ３ターゲットを用いた共スパッタリング法により、各々スパッタリングパワーの比率を変えることで、添加量を制御でき、酸化イッテルビウムの含有量は半導体層に対して０より大きく１０重量％以下であることがより好ましい。
以上のような図１、図２、図３に例示したような本発明の薄膜トランジスタによれば、新規な複合金属酸化物を半導体層に用いることで、特性変化が抑制されたものとなる。
また、以上のような構成の半導体装置によれば、特性変化が抑制された薄膜トランジスタを有し、高い信頼性を有するものとなる。
また、以上のような薄膜トランジスタの製造方法によれば、新規な複合金属酸化物を半導体層に用い、特性変化が抑制された薄膜トランジスタを容易に製造することができる。
［実施例］
以下に上記［第１の実施形態の薄膜トランジスタ］［第２の実施形態の薄膜トランジスタ］［薄膜トランジスタの製造方法の実施形態］［第３の実施形態の薄膜トランジスタ］を実施例により説明するが、本発明はこれらの実施例に限定されるものではない。
［第１の実施例］
本実施例においては、図４に示す薄膜トランジスタを作製し、動作確認を行った。図に示す薄膜トランジスタは、図１に示した薄膜トランジスタ１０１と同様の構成になっており、図１の薄膜トランジスタ１０１が有するゲート電極１０３の代わりに、ｐ型不純物を多量にドープしたＳｉ層１１１を用いる構成となっている。
本実施例の薄膜トランジスタは、ｐ型不純物をドープしたＳｉ基板を用い、表面を酸化することで絶縁体層１０４を形成した後、絶縁体層１０４の表面に後述の方法を用いて半導体層１０５を形成することで製造した。ソース電極１０８およびドレイン電極１０９は、半導体層１０５の表面にマスク蒸着することにより形成した。
ソース電極１０８とドレイン電極１０９は、金（Ａｕ）を形成材料とし、厚さは５０ｎｍであった。また、ソース電極１０８とドレイン電極１０９との離間距離（ゲート長）は３５０μｍであり、対向している部分の長さが９４０μｍであった。
半導体層１０５は、スパッタリング装置を用い、ターゲット材として、Ｉｎ−Ｓｉ−Ｏターゲットを用いて以下のスパッタ条件でスパッタリング法（ＤＣスパッタリング）により成膜した。Ｉｎ−Ｓｉ−Ｏターゲットは、１重量％Ｓｉ添加Ｉｎ系のサンプル品を用いた。成膜した半導体層１０５の厚さは２０ｎｍであった。
（スパッタリング条件）
ＤＣ ｐｏｗｅｒ ：５０Ｗ
真空度 ：０．０８Ｐａ
プロセスガス流量 ：Ａｒ ３ｓｃｃｍ／Ｏ２ ０．５ｓｃｃｍ
（ｓｃｃｍ：Standard Cubic Centimeter per Minute）
基板温度 ：２５℃。加熱なし
このようにして作製した薄膜トランジスタの特性は、評価環境を２５℃、暗所、真空中として測定した。図５および図６は本発明の薄膜トランジスタの特性を測定した結果を示すグラフであり、図５は伝達特性、図６は出力特性を示す。図５は、ゲート電圧を負から正、正から負へ印可した場合のドレイン電流の伝達特性を示し、図６は、ドレイン電圧を０Ｖから大きくして再び０Ｖに戻して印可した場合のドレイン電流の出力特性を示す。
また、上記のスパッタリング条件で、Ｏ２／（Ａｒ＋Ｏ２）の比率を５〜２５％の範囲で変えた場合のＩｎ−Ｓｉ−ＯおよびＩｎ−Ｔｉ−Ｏ系薄膜トランジスタの電気伝導の特性を図７に示す。Ｉｎ−Ｓｉ−Ｏは、図７の全ての酸素比率で、Ｉｎ−Ｔｉ−Ｏに比べて優れた電気伝導性を示す。これは、Ｓｉ−Ｏ結合の酸素かい離エネルギー（７９９．６±１３．４ｋＪ／ｍｏｌ）が、Ｔｉ−Ｏの酸素かい離エネルギー（６６６．５±５．６ｋＪ／ｍｏｌ）に比べて大きいために、酸化インジウム（Ｉｎ２Ｏ３）から精度良く適した酸素を脱離して酸素欠損量を制御できた効果である。また、Ｉｎ−Ｓｉ−Ｏの方が、Ｏ２／（Ａｒ＋Ｏ２）の比率の変化に対して電気伝導特性の変化が少ないことを示している。この結果から、Ｉｎ−Ｓｉ−Ｏの方がプロセスマージンが大きいことがわかる。
［第２の実施例］
本発明の第３の実施形態に対して、図４に基本構造を示す薄膜トランジスタに対応する構造の薄膜トランジスタを作製し、動作確認を行った。図４の半導体層１０５に対応する半導体層１０５”（図３を参照のこと）は、スパッタリング装置を用い、ターゲット材として、Ｉｎ−Ｓｉ−Ｙｂ−Ｏターゲットを用いて以下のスパッタ条件でスパッタリング法（ＤＣスパッタリング）により成膜した。Ｉｎ−Ｓｉ−Ｙｂ−Ｏターゲットは、１０重量％Ｓｉおよび２％重量Ｙｂ添加Ｉｎ−Ｏ系のサンプル品を用いた。成膜した半導体層１０５の厚さは２０ｎｍであった。
（スパッタリング条件）
ＤＣ ｐｏｗｅｒ ：１００Ｗ
真空度 ：０．２Ｐａ
プロセスガス流量 ：Ａｒ ２０ｓｃｃｍ／Ｏ２ ２ｓｃｃｍ
（ｓｃｃｍ：Standard Cubic Centimeter per Minute）
基板温度 ：２５℃。加熱なし
Ｉｎ−Ｓｉ−Ｙｂ−Ｏ膜の後熱処理による結晶構造を調べるために、膜厚２０ｎｍのＩｎ−Ｓｉ−Ｙｂ−Ｏ膜をガラス基板上に作製して、大気中、４５０℃で１５分熱処理したＸ線回折パターンを図８に示す。比較としてガラス基板および大気中、４５０℃で１５分熱処理したＩｎ−Ｓｉ−Ｏ膜（つまり、追加の酸化物が添加されていない半導体膜）も示す。Ｉｎ−Ｓｉ−Ｏ膜ではＩｎ２Ｏ３に基づく結晶ピークが同定されるのに対して、Ｉｎ−Ｓｉ−Ｙｂ−Ｏ膜は何のピークも認められないことより、非晶質であることが分かった。
また、この非晶質なＩｎ−Ｓｉ−Ｙｂ−Ｏ膜を用いて作製した薄膜トランジスタの特性を、評価環境を２５℃、暗所、真空中として測定した。図９は本発明の薄膜トランジスタの特性を測定した結果を示す。図９は、ゲート電圧を負から正、正から負へ印可した場合のドレイン電流の伝達特性を示す。
［第３の実施例］
更に、本発明の第１の実施形態に対して、図４に基本構造を示す薄膜トランジスタを作製し、動作確認を行った。図４の半導体層１０５は、スパッタリング装置を用い、ターゲット材として、Ｉｎ−Ｓｉ−Ｏターゲットを用いて以下のスパッタ条件でスパッタリング法（ＤＣスパッタリング）により成膜した。Ｉｎ−Ｓｉ−Ｏ ターゲットは、ＳｉＯ２を１１．５重量％添加Ｉｎ−Ｏ系のサンプル品を用いた。成膜した半導体層１０５の厚さは２０ｎｍであった。
（スパッタリング条件）
ＤＣ ｐｏｗｅｒ ：２００Ｗ
真空度 ：０．２Ｐａ
プロセスガス流量 ：Ａｒ ７ｓｃｃｍ／Ｏ２ ７ｓｃｃｍ
（ｓｃｃｍ：Standard Cubic Centimeter per Minute）
基板温度 ：２５℃。加熱なし
続いて、成膜されたＩｎ−Ｓｉ−Ｏ膜を、大気中において、６００℃で１時間、熱処理した。図１０に、熱処理後の半導体層１０５に対する原子間力顕微鏡で測定した二乗平均平方根粗さ（ＲＭＳ）の測定結果を示す。粗さは０．１９７ｎｍと充分に小さく、しかもＸ線回折測定より、６００℃で熱処理しても結晶化せず、非晶質を維持していることが分かった。
上記のように６００℃で熱処理した後、Ｔｉ／Ａｕのソース／ドレイン電極を形成して薄膜トランジスタを作製した。続いて、１５０℃で３０分熱処理した。また、半導体層１０５の溶存酸素を増やすために、１５０℃においてオゾンジェネラターからオゾンを導入して１５分酸素処理して薄膜トランジスタを作製した。このように作製された非晶質なＩｎ−Ｓｉ−Ｏ膜の半導体層１０５を有する薄膜トランジスタの特性を、評価環境を２５℃、暗所、真空中として測定した。図１１は、酸素処理前の薄膜トランジスタのゲート電圧を負から正、正から負へ印可した場合のドレイン電流の伝達特性を示し、図１２は、酸素処理後の薄膜トランジスタのゲート電圧を負から正、正から負へ印可した場合のドレイン電流の伝達特性を示す。
以上の第１の実施例、第２の実施例、第３の実施例の結果から、本発明の薄膜トランジスタの動作確認ができ、本発明の有用性が確かめられた。また、第２の実施例、第３の実施例では半導体層が非晶質であるという好ましい特徴を更に有しているため、良好な特性の薄膜トランジスタが得られた。
［第４の実施形態の薄膜トランジスタ］
本発明は、ＳｉＯ２層とそれに接する他の誘電体層との間に形成されるダイポールによってフラットバンド電圧がシフトすることを利用して、しきい値電圧が調節された薄膜トランジスタを得るものである。すなわち、所望のしきい値電圧となるためのフラットバンド電圧シフトあるいはそれに近いシフトを与える誘電体材料を選択して上記の他の誘電体層に使用する上記の他の誘電体層に使用する。
しかしながら、一方では、ゲート絶縁膜の材料の選択に当たっては、半導体デバイスのサイズの縮小に伴うリーク電流の増大を抑えるため、ゲート絶縁膜には誘電率の高い高誘電率を使用することが求められている。ところが、フラットバンド電圧のシフトを引き起こすために使用できる誘電体材料は誘電率があまり高くないものが多いため、上述した構成によってしきい値電圧の調整を行うと、リーク電流特性が不十分となる恐れがあり、そのままでは実用化は困難である。
本願発明者がさらに研究を進めた結果、ＳｉＯ２層およびそれと接する他の誘電体層が極めて薄くても（具体的には０．６ｎｍ程度あれば）両者の界面にダイポールが生成されて十分なフラットバンドシフトが起こることを見出した。この知見に基づき、本願発明者は、ゲート絶縁膜として、ＳｉＯ２層／ＳｉＯ２層と接することで所望のフラットバンドシフトを起こす誘電体層／ゲート絶縁膜の誘電率を十分高くするための高い誘電率（具体的には２０以上）を有する誘電体層という構成にしても、最初の２つの層を十分に薄くできるため、ゲート絶縁膜全体の厚さを過大にすることなく膜全体の誘電率を高い値に維持することができ、従ってしきい値電圧制御とリーク電流抑止の両方を満足することができるとの着想を得て、本発明を完成するに至った。
本実施形態の薄膜トランジスタは、ソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極に接して設けられた半導体層と、前記ソース電極および前記ドレイン電極の間のチャネルに対応させて設けられたゲート電極と、前記ゲート電極と前記半導体層との間に設けられた絶縁体層とを設け、前記絶縁体層が、前記ゲート電極側から酸化シリコン層、前記酸化シリコン層よりも誘電率の高い高誘電率第１層、前記酸化シリコン層よりも誘電率の高い高誘電率第２層の積層から構成された複合金属酸化物である。
また、本実施形態の薄膜トランジスタの製造方法は、上記薄膜トランジスタを製造するに当たって、前記半導体層を１０℃以上４００℃以下で形成する工程を有するものである。
図１３は本実施形態に係る薄膜トランジスタ２０１の概略断面図である。基板２０２は、公知の形成材料で形成されたものを用いることができ、光透過性を有するもの及び光透過性を有しないもののいずれも用いることができる。例えば、ケイ酸アルカリ系ガラス、石英ガラス、窒化ケイ素などを形成材料とする無機基板；シリコン基板；表面が絶縁処理された金属基板；アクリル樹脂、ポリカーボネート樹脂、ＰＥＴ（ポリエチレンテレフタレート）やＰＢＴ（ポリブチレンテレフタレート）などのポリエステル樹脂などを形成材料とする樹脂基板；紙製の基板などの種々のものを用いることができる。また、これらの材料を複数組み合わせた複合材料を形成材料とする基板であっても構わない。基板２０２の厚さは、設計に応じて適宜設定することができる。
薄膜トランジスタ２０１は、いわゆるボトムゲート型のトランジスタである。薄膜トランジスタ２０１は、基板２０２上に設けられたゲート電極２０３と、ゲート電極２０３を覆って設けられた絶縁体層２０７と、絶縁体層２０７の上面に設けられた半導体層２０８と、半導体層２０８の上面において半導体層２０８に接して設けられたソース電極２０９およびドレイン電極２１０を有している。ゲート電極２０３は、半導体層２０８のチャネル領域に対応させて（チャネル領域と平面的に重なる位置に）設けられている。また、絶縁体層２０７は、酸化シリコン層２０４、前記酸化シリコン層よりも誘電率の高い高誘電率第１層２０５、前記酸化シリコン層よりも誘電率の高い高誘電率第２層２０６の積層から構成されている。なお、当然のことであるが、本発明の作用効果にはなはだしい悪影響が出ない限り、絶縁体層２０７に高誘電率第１層２０５および高誘電率第２層２０６以外の成分や不可避の不純物が含まれていてもよい。
図１４に本実施形態のもう一つに係る薄膜トランジスタ２０１’を示す。ここで、図１３に示す要素に対応または類似する要素には図１３と同じ参照番号を付している。この薄膜トランジスタは図１３と同じくボトムゲート型のトランジスタであり、基板２０２上に設けられたゲート電極２０３と、ゲート電極２０３を覆って設けられた絶縁体層２０７と、絶縁体層２０７の上面に設けられた半導体層２０８と、半導体層２０８の上面において半導体層２０８に接して設けられたソース電極２０９およびドレイン電極２１０を有している。ゲート電極２０３は、半導体層２０８のチャネル領域に対応させて（チャネル領域と平面的に重なる位置に）設けられている。また、絶縁体層２０７は、前記ゲート電極側から酸化シリコン層よりも誘電率の高い高誘電率第２層２０６、酸化シリコン層よりも誘電率の高い高誘電率第１層２０５、酸化シリコン層２０４の積層から構成されている。
何れの薄膜トランジスタにおいても、ゲート電極２０３、ソース電極２０９、ドレイン電極２１０は、通常知られた材料で形成されたものを用いることができる。これらの電極の形成材料としては、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）などの金属材料やこれらの合金、インジウムスズ酸化物（Indium Tin Oxide（ＩＴＯ））、酸化亜鉛（ＺｎＯ）などの導電性酸化物を挙げることができる。また、これらの電極は、例えば表面を金属材料でめっきすることにより２層以上の積層構造を形成していてもよい。
ゲート電極２０３、ソース電極２０９、ドレイン電極２１０は、同じ形成材料で形成されたものであってもよく、異なる形成材料で形成されたものであってもよい。製造が容易となることから、ソース電極２０９とドレイン電極２１０とは同じ形成材料であることが好ましい。
半導体層２０８は、酸化インジウム（Ｉｎ２Ｏ３）へ種々の元素を添加したＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ（ＳＺＯ）系、Ｉｎ−Ｓｉ−Ｏ系、Ｉｎ−Ｔｉ−Ｏ系およびＩｎ−Ｗ−Ｏ系などの酸素欠損を導入して電子を生成する酸化物半導体を使用することができる。酸化インジウム（Ｉｎ２Ｏ３）を用いない酸化チタン（ＴｉＯ２）へ種々の元素を添加した金属酸化物であっても電子を生成するものであれば使用できる。
薄膜トランジスタ２０１に対応した絶縁体層２０７は、酸化シリコン層２０４、酸化シリコンより誘電率の高い高誘電率第１層２０５および酸化シリコンより誘電率の高い高誘電率第２層２０６から構成されている。図１５Ａに示すように、ゲート電極側から酸化シリコン層、高誘電率第１層および高誘電率第２層で構成された絶縁体層において、酸化シリコン層／高誘電率第１層の界面に、酸化シリコン側が負で高誘電率第１層側が正のダイポールを与えるには、高誘電率第１層の材料として例えば酸化アルミニウム、酸化ハフニウムシリケート、酸化ハフニウム、酸化チタン、酸化タンタルあるいは酸化ニオブの金属酸化物を使用すれば良い。上記の金属酸化物の複合材料であっても良い。また、高誘電率第１層が上記の元素を含むシリケート酸化膜、シリコンオキシナイトライド膜であっても良い。
また、図１５Ｂに示すように、ゲート電極側から酸化シリコン層、高誘電率第１層および高誘電率第２層で構成された絶縁体層において、酸化シリコン層／高誘電率第１層の界面に、酸化シリコン側が正で高誘電率第１層側が負のダイポールを与えるには、高誘電率第１層の材料として例えば酸化イットリウム、酸化ランタン、酸化マグネシウム、酸化ストロンチウムあるいは希土類酸化物の金属酸化物を使用すれば良い。上記の金属酸化物の複合材料であっても良い。また、高誘電率第１層が上記の元素を含むシリケート酸化膜、シリコンオキシナイトライド膜であっても良い。
薄膜トランジスタ２０１’に対応した絶縁体層２０７については、図１６Ａに示すように、ゲート電極側から高誘電率第２層、高誘電率第１層および酸化シリコン層で構成された絶縁体層において、酸化シリコン層／高誘電率第１層の界面に、酸化シリコン側が負で高誘電率第１層側が正のダイポールを与えるには、高誘電率第１層の材料として例えば酸化アルミニウム、酸化ハフニウムシリケート、酸化ハフニウム、酸化チタン、酸化タンタルあるいは酸化ニオブの金属酸化物を使用すれば良い。上記の金属酸化物の複合材料であっても良い。また、高誘電率第１層が上記の元素を含むシリケート酸化膜、シリコンオキシナイトライド膜であっても良い。
また、図１６Ｂに示すように、ゲート電極側から高誘電率第２層、高誘電率第１層および酸化シリコン層で構成された絶縁体層において、酸化シリコン層／高誘電率第１層の界面に、酸化シリコン側が正で高誘電率第１層側が負のダイポールを与えるには、高誘電率第１層の材料として酸化イットリウム、酸化ランタン、酸化マグネシウム、酸化ストロンチウムあるいは希土類酸化物の金属酸化物を使用すれば良い。上記の金属酸化物の複合材料であっても良い。また、高誘電率第１層が上記の元素を含むシリケート酸化膜、シリコンオキシナイトライド膜であっても良い。
酸化シリコン層／高誘電率第１層の界面で生成するダイポールの方向性は、界面での両層の結晶構造に起因する酸素濃度の密度の差で決まる。高誘電率第１層側の酸素濃度が小さな場合には酸化シリコン側の負の酸素イオンが高誘電率第１層へ動き、結果として、高誘電率第１層側が負に、そして酸化シリコン側が正のダイポールの向きになる。一方、高誘電率第１層側の酸素濃度が大きな場合には高誘電率第１層側の負の酸素イオンが酸化シリコン側へ動き、結果として、高誘電率第１層側が正に、そして酸化シリコン側が負のダイポールの向きになる。
絶縁層の電気的な膜厚が薄いまま、物理膜厚を厚くしてゲートリーク電流を抑制するために、高誘電率第２層は誘電率が２０以上金属酸化物で形成されていることが好ましい。これは、ダイポールを生成する高誘電率第１層に用いられる金属酸化物の誘電率は２０より小さな材料が多く、物理膜厚を厚くするのには必ずしも適していないためである。高誘電率第２層に使用して好適な材料としては、例えばルチル構造のＴｉＯ２、Ｓｒ−Ｔｉ−Ｏ系，Ｂａ−Ｔｉ−Ｏ系、Ｐｂ−（Ｚｒ／Ｔｉ）−Ｏ系の金属酸化物が挙げられる。
また、高誘電率第１層の厚さが、０．６ｎｍ以上であることがより好ましい。これは、高誘電率第１層と酸化シリコン層の間でダイポールを生成するのに必要な膜厚であり、後述する図２２にＡｌ２Ｏ３層の膜厚としきい値電圧の関係の実施例の結果を示した。
さらに、酸化シリコン膜の厚さが、０．６ｎｍ以上であることがより好ましい。これは、酸化シリコン膜が少なくとも２層以上あることで、ダイポールを生成することによる。ここで、酸化シリコンにおけるＯ−Ｓｉ−Ｏ−Ｓｉ−Ｏ層を１モノレイヤーとカウントしており、「酸化シリコン膜が２層以上」とは上記層が２モノレイヤー以上あることを意味する。なお、２モノレイヤーになるとＳｉ基板の最表面をＯ−Ｓｉ−Ｏ−Ｓｉ−Ｏ層で全面覆う。１モノレイヤーの場合は、一部Ｓｉ基板が表面に現れている。
［第４の実施形態の薄膜トランジスタの製造方法］
次に、第４の実施形態の薄膜トランジスタ２０１の製造方法について説明する。本実施形態の薄膜トランジスタの絶縁体層は、例えば物理蒸着法（または物理気相成長法）を用いることにより形成することが可能である。
ここで、物理蒸着法としては、蒸着法やスパッタ法が挙げられる。蒸着法としては、真空蒸着法、分子線蒸着法（ＭＢＥ）、イオンプレーティング法、イオンビーム蒸着法などを例示することができる。また、スパッタ法としては、コンベンショナル・スパッタリング、マグネトロン・スパッタリング、イオンビーム・スパッタリング、ＥＣＲ（電子サイクロトロン共鳴）・スパッタリング、反応性スパッタリングなどを例示することができる。スパッタリング法においてプラズマを用いた場合は、反応性スパッタリング法、ＤＣ（直流）スパッタリング法、高周波（ＲＦ）スパッタリング法等の成膜法を用いることができる。
ここで、高誘電率第１層は、化学気相成長法を用いることにより形成することも可能である。特に、オングストロングオーダで膜厚を制御できる原子層堆積法が挙げられる。
さらには、下記の製造方法を用いて製造されたものが好ましい。下記の製造方法を用いると、より高品質な薄膜トランジスタを製造することができる。
本実施形態の薄膜トランジスタ２０１の製造方法においては、基板２０２の上に通常知られた方法でゲート電極２０３を形成した後に、酸化シリコン層２０４、高誘電率第１層２０５、高誘電率第２層２０６から構成された絶縁体層２０７を形成した後、半導体層２０８を形成する。本実施形態の製造方法では、高誘電率第１層２０５は、原料ガスと、酸化剤としてＨ２Ｏガスとを用いた化学気相成長法により製造される。ここでは、化学気相成長法として原子層堆積法を用いることとして説明する。
例えば、高誘電率第１層２０５としてＡｌ２Ｏ３層をトリメチルアルミニウム原料ガスとＨ２Ｏガスを用いた原子層堆積法で形成するとよい。
以上、本実施形態の薄膜トランジスタの製造方法を説明した。
以上のような図１３、図１４に例示したような本発明の薄膜トランジスタによれば、高誘電率第１層を酸化シリコン層に形成した絶縁体層に用いることで、目的とするしきい値電圧へシフトさせることができる。
また、以上のような構成の半導体装置によれば、目的とするしきい値電圧を示す薄膜トランジスタを有し、高い信頼性を有するものとなる。
また、以上のような薄膜トランジスタの製造方法によれば、高誘電率第１層を酸化シリコン層に形成した絶縁体層に用いることで、しきい値電圧を目的とする値へシフトさせた薄膜トランジスタを容易に製造することができる。
［実施例］
本実施例においては、図１７に示す薄膜トランジスタを作製し、動作確認を行った。図に示す薄膜トランジスタは、図１３に示した薄膜トランジスタ２０１と同様の構成になっており、図１３の薄膜トランジスタ２０１が有するゲート電極２０３の代わりに、ｐ型不純物を多量にドープしたＳｉ層２１１を用いる構成となっている。
本実施例の薄膜トランジスタの断面ＴＥＭ写真を図１８に示す。ｐ型不純物をドープしたＳｉ基板を用い、表面を酸化することで酸化シリコン（ＳｉＯ２）層２０４を４ｎｍ形成した後、酸化シリコン層２０４の表面にトリメチルアルミニウム原料ガスとＨ２Ｏガスを用いた原子層堆積法により、成膜温度２００℃で、高誘電率第１層としてＡｌ２Ｏ３層を５ｎｍ成膜した。続いて、テトラジメチルアミドチタン原料ガスとＨ２Ｏガスを用いた原子層堆積法により、成膜温度２００℃で、高誘電率第２層としてＴｉＯ２層を２４ｎｍ成膜した。次に、半導体層２０８として、ＤＣスパッタリング装置を用い、ターゲット材としてＩｎ−Ｗ−Ｏターゲットを用いて、成膜温度２５℃、Ａｒ ３ｓｃｃｍ／Ｏ２ ０．５ｓｃｃｍ、真空度が０．０８Ｐａ、ＤＣスパッタリングパワーを５０Ｗで、Ｉｎ−Ｗ−Ｏ膜を２０ｎｍ形成した。最後に、ソース電極２０９とドレイン電極２１０は、アルミニウム（Ａｌ）を形成材料とし、厚さは３００ｎｍとした。また、ソース電極２０９とドレイン電極２１０との離間距離（ゲート長）は３５０μｍであり、対向している部分の長さが９４０μｍであった。
Ａｌ２Ｏ３膜およびＴｉＯ２膜の誘電率は、各々の膜厚とキャパシタの容量換算膜厚の関係より求められ、８および３５であった。よって、この薄膜トランジスタのＳｉＯ２層（４ｎｍ）／Ａｌ２Ｏ３層（５ｎｍ）／ＴｉＯ２層（２４ｎｍ）から構成された絶縁膜のＳｉＯ２換算膜厚は９．１ｎｍであった。ｐ型不純物をドープしたＳｉとＡｌソース電極の間に電圧を印加してリーク電流を調べたところ、４０Ｖでも１．０ｎＡ以下の小さな電流値を示した。一方、ＴｉＯ２層なしで、ＳｉＯ２層（４ｎｍ）／Ａｌ２Ｏ３層（１０．５ｎｍ）の絶縁膜を用いたＩｎ−Ｗ−Ｏ膜の薄膜トランジスタで、絶縁膜のＳｉＯ２換算膜厚は９．１ｎｍである。このｐ型不純物をドープしたＳｉとＡｌソース電極の間に電圧を印加してリーク電流を調べたところ、２０Ｖで１．０ｎＡ以上の大きな電流値となった。リーク電流特性の大きな相違は、絶縁膜の物理膜厚の差（ＳｉＯ２層／Ａｌ２Ｏ３層／ＴｉＯ２層の３３ｎｍに対してＳｉＯ２層／Ａｌ２Ｏ３層の１４．５ｎｍ）に起因する。これは、高誘電率第２層の誘電率が大きくなればなるほど物理膜厚を厚くでき、結果としてリーク電流を小さくできる働きを示している。
また、高誘電率第１層のしきい値電圧の制御に対する効果を評価するために、Ａｌ２Ｏ３層あり/なしの２種類の薄膜トランジスタを作製した。ここで本発明では高誘電率層は第１と第２の２つ層が設けられているが、しきい値電圧シフトをもたらすダイポールの生成に寄与するのは酸化シリコンと直接接触している高誘電率第１層だけである。高誘電率第２層の有無はダイポールの生成にも、またしきい値電圧シフト量にも影響を与えないことは明らかである。従って、本発明の薄膜トランジスタにおけるしきい値電圧シフト効果を評価するためには、薄膜トランジスタの絶縁層の構成を単純化して、高誘電率第１層と酸化シリコン層だけで形成した素子についての評価を行うだけで足りる。
Ａｌ２Ｏ３層ありの薄膜トランジスタの作製は次の手順で行った。ｐ型不純物をドープしたＳｉ基板を用い、表面を酸化することで酸化シリコン層２０４を１５ｎｍ形成した後、酸化シリコン層２０４の表面にトリメチルアルミニウム原料ガスとＨ２Ｏガスを用いた原子層堆積法により、成膜温度２００℃で、高誘電率第１層としてＡｌ２Ｏ３層を３ｎｍ成膜した。次に、半導体層２０８として、ＤＣスパッタリング装置を用い、ターゲット材としてＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて、成膜温度２５℃、Ａｒ ３０ｓｃｃｍ／Ｏ２ １．６ｓｃｃｍ、真空度が０．７２Ｐａ、ＤＣスパッタリングパワーを１００Ｗで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を２０ｎｍ形成した。最後に、ソース電極２０９とドレイン電極２１０は、アルミニウム（Ａｌ）を形成材料とし、厚さは３００ｎｍとした。また、ソース電極２０９とドレイン電極２１０との離間距離（ゲート長）は３５０μｍとし、対向している部分の長さは９４０μｍとした。一方、Ａｌ２Ｏ３層なしの薄膜トランジスタは、次の手順で作製した。ｐ型不純物をドープしたＳｉ基板を用い、表面を酸化することで酸化シリコン層４を１６ｎｍ形成した。次に、半導体層２０８として、ＤＣスパッタリング装置を用い、ターゲット材としてＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて、成膜温度２５℃、Ａｒ ３０ｓｃｃｍ／Ｏ２ １．６ｓｃｃｍ、真空度が０．７２Ｐａ、ＤＣスパッタリングパワーを１００Ｗで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を２０ｎｍ形成した。最後に、ソース電極２０９とドレイン電極２１０は、アルミニウム（Ａｌ）を形成材料とし、厚さは３００ｎｍとした。また、ソース電極２０９とドレイン電極２１０との離間距離（ゲート長）は３５０μｍとし、対向している部分の長さは９４０μｍとした。
このようにして作製したＡｌ２Ｏ３層あり／なしの２種類の薄膜トランジスタの特性は、評価環境を２５℃、暗所、真空中として測定した。図１９に薄膜トランジスタの伝達特性を示す。Ａｌ２Ｏ３層ありのＩｄ−ＶｇカーブがＡｌ２Ｏ３層なしに比べて負方向へシフトすることがわかる。このシフトは、ＳｉＯ２／Ａｌ２Ｏ３層の界面で生成したダイポールの効果による。
また、上記のＡｌ２Ｏ３層ありの薄膜トランジスタの構造において、Ａｌ２Ｏ３層の代りに、ＲＦスパッタリング法を用いて、ＴｉＯ２層、Ｔａ２Ｏ５層、ＨｆＯ２層、ＨｆＳｉＯｘ層、ＭｇＯ層、Ｙ２Ｏ３層、Ｌａ２Ｏ３層およびＳｒＯ層を約５ｎｍ形成した場合のしきい値電圧の変動を図２０に示す。縦軸は、高誘電率第１層がない場合の薄膜トランジスタのしきい値電圧に対するしきい値電圧のシフトを表わしている。高誘電率第１層としてＴｉＯ２層、Ｔａ２Ｏ５層、ＨｆＯ２層およびＨｆＳｉＯｘ層を用いることで、Ａｌ２Ｏ３層の場合と同様に、しきい値電圧は負の方向へシフトした。その大きさは次の順であった。Ａｌ２Ｏ３層＞ＨｆＳｉＯｘ層＞ＨｆＯ２層＞Ｔａ２Ｏ５層＞ＴｉＯ２層。一方、ＭｇＯ層、Ｙ２Ｏ３層、Ｌａ２Ｏ３層およびＳｒＯ層を用いた薄膜トランジスタのしきい値電圧は、正方向のシフトを示し、その大きさは次の順であった。ＳｒＯ層＞Ｌａ２Ｏ３層＞Ｙ２Ｏ３層＞ＭｇＯ層。
さらに、図１４に示した薄膜トランジスタ２０１’と同様の構成のｐ型不純物をドープしたＳｉ基板をゲート電極として用いた薄膜トランジスタを次の方法で作製した。ｐ型不純物をドープしたＳｉ基板上へ、原子層堆積法で膜厚が３ｎｍのＡｌ２Ｏ３層を成膜した後に、テトラエトキシシランガスを用いた有機金属化学成長法で膜厚が２８ｎｍのＳｉＯ２層を形成した。次に、半導体層２０８として、ＤＣスパッタリング装置を用い、ターゲット材としてＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて、成膜温度２５℃、Ａｒ ３０ｓｃｃｍ／Ｏ２ １．６ｓｃｃｍ、真空度が０．７２Ｐａ、ＤＣスパッタリングパワーを１００Ｗで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を２０ｎｍ形成した。最後に、ソース電極２０９とドレイン電極２１０は、アルミニウム（Ａｌ）を形成材料とし、厚さは３００ｎｍとした。また、ソース電極２０９とドレイン電極２１０との離間距離（ゲート長）は３５０μｍとし、対向している部分の長さが９４０μｍとした。図２１に、Ａｌ２Ｏ３層およびＳｉＯ２層の絶縁層のキャパシタンス容量膜厚（ＣＥＴ）とＡｌ２Ｏ３層なしの薄膜トランジスタのしきい値電圧で規格化したしきい値電圧の関係を示す。上記で示したように、ｐ型不純物をドープしたＳｉ／ＳｉＯ２／Ａｌ２Ｏ３構造のしきい値電圧が負方向へシフトするのに対して、ｐ型不純物をドープしたＳｉ／Ａｌ２Ｏ３／ＳｉＯ２構造のしきい値電圧は正方向へシフトした。このしきい値電圧のシフトの方向から、Ａｌ２Ｏ３／ＳｉＯ２界面でのダイポールの向きによることが明らかになる。
高誘電率第１層の膜厚の有効性を調べるために、ｐ型不純物をドープしたＳｉ／ＳｉＯ２／Ａｌ２Ｏ３／Ｉｎ−Ｇａ−Ｚｎ−Ｏ構造の薄膜トランジスタを作製するに当たって、Ａｌ２Ｏ３層の膜厚を原子層堆積法のサイクル数を変えることで、０．１〜３．０ｎｍの範囲で調整した。図２２に、Ａｌ２Ｏ３層の膜厚とＡｌ２Ｏ３層なしの薄膜トランジスタのしきい値電圧で規格化したしきい値電圧との関係を示す。Ａｌ２Ｏ３層の膜厚が増加するに従って、しきい値電圧は負方向のシフトが現れ、膜厚が０．６ｎｍ以上でシフト量が飽和することがわかる。なお、他の誘電体を使用した場合にも、シフト量が飽和する膜厚はＡｌ２Ｏ３と同じくほぼ０．６ｎｍであった。
高誘電率第１層をこの飽和膜厚からさらに厚くしても上記シフト量は一定値を維持するので、この層の目的であるしきい値電圧をシフトするという点ではこの膜厚に上限はない。ただし、絶縁膜の等価酸化膜厚を一定にして高誘電率第１層を厚くしていくと、より高誘電率の高誘電率第２層を薄くする必要があるので、絶縁膜全体の誘電率が低下し、その結果、絶縁膜全体が薄くなってリーク電流が増大することになる。従って、これらの層の厚さは、製造プロセスの都合、使用される材料、許容されるリーク電流の大きさなどの各種の要因に基づいて適宜定められる。
以上の結果から、本発明の薄膜トランジスタの動作確認ができ、本発明の有用性が確かめられた。
なお、上記の種々の実施形態においては、いわゆるボトムゲート型の薄膜トランジスタについて説明したが、本発明はいわゆるトップゲート型の薄膜トランジスタに適用することもできる。
また、上記の種々の実施形態においては、いわゆるトップコンタクト型の薄膜トランジスタについて説明したが、本発明はいわゆるボトムコンタクト型の薄膜トランジスタに適用することもできる。
上記において本発明に係る好適な実施の形態例について説明がなされたが、本発明はそれに限られず、本発明の精神と添付の請求の範囲内で種々の変更および修正をすることができることは当業者に明らかである。
以上説明したように、本発明によれば、酸素欠損量を制御した複合金属酸化物の半導体層を実現することができ、また半導体層を形成する際の温度が従来よりも高い領域まで半導体層を非晶質化することができるので、薄膜トランジスタの性能向上に大いに貢献することが可能である。また、高誘電率誘電体を使用したゲート絶縁膜の誘電率にほとんど影響を与えることなしにしきい値電圧の制御を実現することができるので、薄膜トランジスタの性能向上に大いに貢献することが可能である。
１０１ 薄膜トランジスタ
１０１’ 薄膜トランジスタ
１０１” 薄膜トランジスタ
１０２ 基板
１０３ ゲート電極
１０４ 絶縁体層
１０５ 半導体層
１０５’ 半導体層
１０５” 半導体層
１０６ 第１金属酸化物
１０７ 第２金属酸化物
１０８ ソース電極
１０９ ドレイン電極
１１０ ボロンおよび／または炭素の酸化物
１１１ ｐ型不純物をドープしたＳｉ基板
１１２ 第３金属酸化物
２０１ 薄膜トランジスタ
２０１’ 薄膜トランジスタ
２０２ 基板
２０３ ゲート電極
２０４ 酸化シリコン層
２０５ 高誘電率第１層
２０６ 高誘電率第２層
２０７ 絶縁体層
２０８ 半導体層
２０９ ソース電極
２１０ ドレイン電極
２１１ ｐ型不純物をドープしたＳｉ基板

Claims (28)

  1. ソース電極およびドレイン電極と、
    前記ソース電極および前記ドレイン電極に接して設けられた半導体層と、
    前記ソース電極および前記ドレイン電極の間のチャネルに対応させて設けられたゲート電極と、
    前記ゲート電極と前記半導体層との間に設けられた絶縁体層と
    を設け、
    前記半導体層が、酸素欠損が導入されることで電子キャリアを生成できる第１金属酸化物に、酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物を添加した複合金属酸化物である、
    薄膜トランジスタ。
  2. 前記酸化物の酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも２５５ｋＪ／ｍｏｌ以上大きい、請求項１に記載の薄膜トランジスタ。
  3. 前記第１金属酸化物は、インジウム、ガリウム、亜鉛、および錫からなる群から選択された少なくとも一つを含む、請求項１に記載の薄膜トランジスタ。
  4. 前記酸化物は、ジルコニウム（Ｚｒ）、およびプラセオジム（Ｐｒ）からなる群から選択された少なくとも一つの金属の酸化物からなる第２金属酸化物を含む、請求項１に記載の薄膜トランジスタ。
  5. 前記酸化物は、シリコン（Ｓｉ）、タンタル（Ｔａ）、ランタン（Ｌａ）、およびハフニウム（Ｈｆ）からなる群から選択された少なくとも一つの金属の酸化物からなる第２金属酸化物を含む、請求項２に記載の薄膜トランジスタ。
  6. 前記酸化物の含有量が０より大きく５０重量％以下である、請求項１から５の何れかに記載の薄膜トランジスタ。
  7. 前記酸化物の含有量が０より大きく５重量％以下である、請求項１から５の何れかに記載の薄膜トランジスタ。
  8. 前記半導体層が非晶質である、請求項１から７の何れかに記載の薄膜トランジスタ。
  9. 前記半導体層の厚さが５ｎｍ以上かつ２０ｎｍ以下の範囲である、請求項１から８の何れかに記載の薄膜トランジスタ。
  10. 前記酸化物がボロン（Ｂ）および炭素（Ｃ）からなる群から選択された少なくとも一つの元素を含む、請求項１に記載の薄膜トランジスタ。
  11. 前記複合金属酸化物に含まれるボロン（Ｂ）および炭素（Ｃ）の含有量が０より大きく１０重量％以下である、請求項１０に記載の薄膜トランジスタ。
  12. 請求項１から１１の何れかに記載の薄膜トランジスタの製造方法において、前記半導体層が１０℃以上６００℃以下で形成される、製造方法。
  13. 前記半導体層が１０℃以上４００℃以下で形成される、請求項１２に記載の薄膜トランジスタの製造方法。
  14. 前記半導体層が１０℃以上２００℃以下で形成される、請求項１３に記載の薄膜トランジスタの製造方法。
  15. 酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも小さい追加の酸化物を、前記酸素のかい離エネルギーが前記第１金属酸化物の酸素のかい離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きな酸化物の添加量よりも少ない量だけ前記半導体層に添加した、請求項１から１１の何れかに記載の薄膜トランジスタ。
  16. 前記追加の酸化物の含有量が０より大きく１０重量％以下である、請求項１５に記載の薄膜トランジスタ。
  17. 前記追加の酸化物は、酸化鉛、酸化パラジウム、酸化白金、酸化硫黄、酸化アンチモン、酸化ストロンチウム及び酸化イッテルビウムからなる群から選ばれた少なくとも一つの酸化物である、請求項１５または１６の何れかに記載の薄膜トランジスタ。
  18. 請求項１５から１７の何れかに記載の薄膜トランジスタの製造方法において、前記半導体層が１０℃以上６００℃以下で形成される、製造方法。
  19. 前記半導体層が１０℃以上５００℃以下で形成される、請求項１８に記載の薄膜トランジスタの製造方法。
  20. ソース電極およびドレイン電極と、
    前記ソース電極および前記ドレイン電極に接して設けられた半導体層と、
    前記ソース電極と前記ドレイン電極との間のチャネルに対応させて設けられたゲート電極と、
    前記ゲート電極と前記半導体層との間に設けられた絶縁体層と
    を設け、
    前記絶縁体層が、前記ゲート電極側から、酸化シリコン層、前記酸化シリコン層に接して設けられた前記酸化シリコン層よりも誘電率の高い高誘電率第１層、および前記酸化シリコン層よりも誘電率の高い高誘電率第２層の積層を有する、
    薄膜トランジスタ。
  21. ソース電極およびドレイン電極と、
    前記ソース電極および前記ドレイン電極に接して設けられた半導体層と、
    前記ソース電極と前記ドレイン電極との間のチャネルに対応させて設けられたゲート電極と、
    前記ゲート電極と前記半導体層との間に設けられた絶縁体層と
    を設け、
    前記絶縁体層が、前記半導体層側から、酸化シリコン層、前記酸化シリコン層に接して設けられた前記酸化シリコン層よりも誘電率の高い高誘電率第１層、および前記酸化シリコン層よりも誘電率の高い高誘電率第２層の積層を有する、
    薄膜トランジスタ。
  22. 前記高誘電率第２層の誘電率が前記高誘電率第１層の誘電率より高い、請求項２０または２１に記載の薄膜トランジスタ。
  23. 前記高誘電率第１層が、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ニオビウム、希土類酸化物、酸化マグネシウム、酸化ストロンチウムからなる群から選択された一以上の金属酸化物、シリケート酸化物またはシリコンオキシナイトライドから形成されている、請求項２０から２２の何れかに記載の薄膜トランジスタ。
  24. 前記高誘電率第２層が、誘電率が２０以上の金属酸化物から形成されていることを特徴とする、請求項２０から２３の何れかに記載の薄膜トランジスタ。
  25. 前記高誘電率第１層の厚さが、０．６ｎｍ以上である、請求項２０から２４の何れかに記載の薄膜トランジスタ。
  26. 前記酸化シリコン膜の厚さが、０．６ｎｍ以上である、請求項２０から２５の何れかに記載の薄膜トランジスタ。
  27. 請求項２０から２６の何れかに記載の薄膜トランジスタの製造方法において、前記半導体層が１０℃以上４００℃以下で形成される、製造方法。
  28. 前記半導体層が１０℃以上２００℃以下で形成される、請求項２７に記載の薄膜トランジスタの製造方法。
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