JPWO2014136303A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
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Abstract

素子電極（１０３）は、半導体素子（１０１）の表面に設けられている。金属膜（１０５）は、素子電極（１０３）上に設けられており、内側領域（１０５ａ）と、内側領域（１０５ａ）の周りに位置する外側領域（１０５ｂ１）とを有する。金属膜（１０５）には、内側領域（１０５ａ）および外側領域（１０５ｂ１）の間で素子電極（１０３）を露出する開口（ＴＲ）が設けられている。素子電極（１０３）は、金属膜（１０５）の半田濡れ性よりも低い半田濡れ性を有する。外部電極（１１７）は金属膜（１０５）の内側領域（１０５ａ）に半田接合されている。

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、大電流容量に対応した配線接続構造を有する半導体装置とその半導体装置の製造方法に関するものである。
大電流をスイッチングする半導体装置において、半導体素子の素子電極と、外部電極との接続は、大電流に適したものである必要がある。この接続にワイヤボンディング法による固相接合が用いられる場合、アルミニウム等から作られた、線径の大きい複数の金属ワイヤが並列にワイヤボンディングされる。より大きい電流やより高い電圧に対応するためには、並列接続される金属ワイヤの数を増やしたり、金属ワイヤの線径を大きくしたりする対応が必要である。このような対応を行う場合、接合に必要な電極面積が大きくなることから、半導体装置の大きさが大きくなってしまう。またこのような対応は、構造および実装の観点で困難性が高くなってきている。このためワイヤボンディング法以外の技術も提案されている。
特開２００８−１８２０７４号公報（特許文献１）によれば、銅板である外部電極と、半導体素子の素子電極とを半田で直接接合することが開示されている。これにより、電気抵抗を下げつつ大電流通電が可能な接続が実現され得る。
特開２０１０−２７２７１１号公報（特許文献２）によれば、半田接合用の金属膜として適正な厚みのＮｉ層を形成することで、半田接合時の信頼性を向上させることが開示されている。Ｎｉ厚みを最適化することで、プロセス成立性と接合信頼性とをより良好に両立させ得る。
特開２００８−１８２０７４号公報 特開２０１０−２７２７１１号公報
半導体素子を有する半導体装置において、半導体素子の電流が流れる部分は温度サイクルによる熱ストレスを受ける。このような熱ストレス環境下において、特許文献１で開示されるような接合構造を有する半導体装置では、特許文献２のように接合信頼性を高めるために半田接合用の金属膜を適正な厚さに形成する必要がある。
上記金属膜は、その上に外部電極を接合する際の半田の広がり形状を制御するために、適切な形状にパターニングされる。このパターニングには、簡便なパターニング法であるリフトオフ法が適している。リフトオフ法における不要部分の除去の容易性、すなわちリフトオフ性は、金属膜の厚さが大きくなるほど低下する。このため、金属膜の厚さが大きい場合、リフトオフされるべき部分が残存したり、リフトオフによって露出された表面に傷がついたりすることがある。このように、金属膜の厚さが大きい場合、リフトオフプロセスの歩留まりが低下する。このため、半田の広がり形状を制御する金属膜を高い生産性で形成することが困難であった。
この発明は、上記の問題点を解決するためになされたもので、外部電極を接合する際の半田の広がり形状を制御する金属膜を、高い生産性で形成することができる、半導体装置および半導体装置の製造方法を提供するものである。
本発明の一の局面に従う半導体装置は、半導体素子と、素子電極と、金属膜と、外部電極とを有する。素子電極は、半導体素子の表面に設けられている。金属膜は、素子電極上に設けられており、内側領域と、内側領域の周りに位置する外側領域とを有する。金属膜には、内側領域および外側領域の間で素子電極を露出する開口が設けられている。素子電極は、金属膜の半田濡れ性よりも低い半田濡れ性を有する。外部電極は金属膜の内側領域に半田接合されている。
本発明の他の局面に従う半導体装置は、半導体素子と、素子電極と、金属膜と、被覆膜と、外部電極とを有する。素子電極は半導体素子の表面に設けられている。金属膜は素子電極上に設けられている。被覆膜は、金属膜上に部分的に設けられており、金属膜を内側領域と内側領域を囲む外側領域とに区分している。被覆膜は金属膜の半田濡れ性よりも低い半田濡れ性を有する。外部電極は金属膜の内側領域に半田接合されている。
本発明の半導体装置の製造方法は、上記半導体装置の製造方法であり、次の工程を有する。素子電極が設けられた半導体素子が配置された有効領域と、有効領域の外側の無効領域と、を有する主面が設けられた基板が形成される。素子電極上に金属膜が形成される。金属膜は無効領域上に位置する部分を含む。金属膜が形成された後に、無効領域におけるダイシングラインに沿ったダイシングによって、半導体素子が切り出される。金属膜の内側領域に外部電極が半田接合される。
この発明によれば、外部電極を接合する際の半田の広がり形状を制御する金属膜を、高い生産性で形成することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における半導体装置の構成を示す概略断面図である。 図１の半導体装置が有する金属膜のパターンを示す概略平面図である。 図２の線ＩＩＩ−ＩＩＩに沿う概略部分断面図である。 本発明の実施の形態１における半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略部分断面図である。 図７の工程におけるフォトレジストのパターンを示す概略平面図（Ａ）、およびそのＩＸＢ部の拡大図（Ｂ）である。 本発明の実施の形態２における半導体装置が有する金属膜のパターンを示す概略平面図である。 図１０の線ＸＩＡ−ＸＩＡに沿う概略部分断面図（Ａ）、および線ＸＩＢ−ＸＩＢに沿う概略部分断面図（Ｂ）である。 本発明の実施の形態３における半導体装置が有する金属膜のパターンを示す概略平面図である。 図１２の線ＸＩＩＩＡ−ＸＩＩＩＡに沿う概略部分断面図（Ａ）、および線ＸＩＩＩＢ−ＸＩＩＩＢに沿う概略部分断面図（Ｂ）である。 本発明の実施の形態４における半導体装置が有する金属膜のパターンを示す概略平面図である。 図１４の線ＸＶ−ＸＶに沿う概略部分断面図である。 本発明の実施の形態５における半導体装置が有する金属膜のパターンを示す概略平面図である。 図１４の線ＸＶＩＩ−ＸＶＩＩに沿う概略部分断面図である。
（実施の形態１）
はじめに半導体装置２００の構成の概要について説明する。図１は、本実施の形態に係る半導体装置２００の構造を示す断面図である。また、図２は本実施の形態の半導体素子１０１の金属膜１０５のパターンについて示す平面図である。なお図２において、図を見やすくするために、金属膜１０５の開口部にハッチングを付している。
半導体装置２００は、半導体素子１０１と、エミッタ電極１０３（素子電極）と、金属膜１０５と、外部電極１１７とを含む。エミッタ電極１０３は半導体素子１０１の表面に設けられている。金属膜１０５は、エミッタ電極１０３上に設けられており、内側領域１０５ａと、内側領域１０５ａの周りに位置する外側領域１０５ｂ１とを有する。金属膜１０５には、内側領域１０５ａおよび外側領域１０５ｂ１の間でエミッタ電極１０３を露出する堀状開口ＴＲが設けられている。堀状開口ＴＲは、内側領域１０５ａおよび外側領域１０５ｂ１の間に堀状に設けられている。堀状開口ＴＲによって金属膜１０５の内側領域１０５ａおよび外側領域１０５ｂ１は分離されている。エミッタ電極１０３は、金属膜１０５の半田濡れ性よりも低い半田濡れ性を有する。エミッタ電極１０３は金属膜１０５の内側領域１０５ａに半田部１２１によって半田接合されている。内側領域１０５ａおよび外側領域１０５ｂ１は同じ材料で形成されている。このため内側領域１０５ａおよび外側領域１０５ｂ１は、同じ工程、具体的にはリフトオフプロセス、で形成することができる。
以上の構成によれば、金属膜１０５のリフトオフプロセスによるパターニングの際に、外側領域１０５ｂ１が残存させられるので、リフトオフによって除去される部分の面積が小さくされる。これにより、金属膜１０５の厚さが比較的厚くても、リフトオフの高い生産性を維持することができる。ここで金属膜１０５の厚さは、半田付けの際にエミッタ電極１０３を十分に保護するために、１μｍ以上であることが好ましい。
なお半導体装置２００は、上述した構成に加えてさらに、図１に示すように、絶縁シート１１１と、ベース板１１３と、半田層１１５と、外部他方電極１１８と、半田部１２２と、封止材１２３と、ゲートパッド２０３（制御用電極）と、金属ワイヤ２１３と、外部制御電極２２３とを有し得る。
次により詳細な内容について、以下に説明する。
半導体素子１０１は、たとえば表面側と裏面側に電極を有する縦型のＩＧＢＴ(Insulated Gate Bipolar Transistor)である。半導体素子１０１の上面側には、第１主電極としてのエミッタ電極１０３が設けられている。エミッタ電極１０３上には金属膜１０５が形成されており、金属膜１０５は、エミッタ電極１０３を堀状に露出するように開口を形成する露出部を介して半田接合用金属膜としての内側領域１０５ａとダミー金属膜としての外側領域１０５ｂ１とに分離されている。エミッタ電極１０３を囲む形でゲート配線（図示せず）が形成され、ゲートパッド２０３と電気的に接続されている。ゲート配線の外側にはターミネーション領域２０５が形成されている。半導体素子１０１は、金属膜１０５の周りの、ゲートパッド２０３以外の領域に、保護膜２０９を有する。また半導体素子１０１はその下面側に、第２主電極としてのコレクタ電極１０９を有する。コレクタ電極１０９は絶縁シート１１１上のベース板１１３と半田層１１５を介して接続されている。
エミッタ電極１０３は、金属からなり、Ａｌを主成分とすることが好ましく、具体的には、Ａｌを９５％以上含む材料から作られていることが好ましい。ゲートパッド２０３はエミッタ電極１０３の材料と同様のものから作られ得る。またエミッタ電極１０３と共通の製造プロセスにてゲートパッド２０３を形成することが一般的である。主としてＡｌを含む材料をエミッタ電極１０３とゲートパッド２０３として採用することによって、Ｓｉ基板など各種基板を用いた半導体素子の電極として、既存の方法で容易に形成・加工できる。また上記のようにＡｌを用いることで、ゲートパッド２０３に対して金属ワイヤ２１３をワイヤボンドで接合する際に、接続信頼性の優れた接合を確保できる。Ａｌの含有率が下がると抵抗が増加するため、大電流を扱う半導体装置の電極としては好ましくない。Ａｌを９５％以上含むことで、Ａｌワイヤボンドとの相性がよく、また導電率を上げることができる。
図３は図２中の線ＩＩＩ−ＩＩＩに沿う構造について示す概略部分断面図である。エミッタ電極１０３の上に形成される金属膜１０５は、たとえばエミッタ電極１０３側から順に密着性確保用金属膜１０５ｃ、半田接合用金属膜１０５ｄ、および酸化防止用金属膜１０５ｅが積層された積層金属膜である。各金属膜の具体的材料としては、密着性確保用金属膜１０５ｃとしてＴｉ、半田接合用金属膜１０５ｄとしてＮｉ、酸化防止用金属膜１０５ｅとしてＡｕが使用され得る。エミッタ電極１０３の上にＴｉを堆積する理由は、主としてＡｌを含む材料が使用されたエミッタ電極１０３とＮｉで形成された半田接合用金属膜１０５ｄとの密着性を確保すると同時に、半田接合用金属膜１０５ｄのＮｉが半導体素子１０１へ拡散することを防止するためである。エミッタ電極１０３との密着性を確保するための密着性確保用金属膜１０５ｃはＴｉ以外でもよく、たとえばＭｏでもよい。主としてＡｌを含む材料が使用されたエミッタ電極１０３は、たとえばＳｎＡｇＣｕ系のＰｂフリー半田を接合することが困難なため、Ｔｉを介してＮｉを堆積させることで半田との接合性および半田濡れ性を確保している。また、Ｎｉ膜が酸化されると半田濡れ性が低下するため、Ｎｉが酸化されることを防止する目的で酸化防止用金属膜１０５ｅとしてＡｕを堆積させている。酸化防止用金属膜１０５ｅはＡｕ以外でもよく、たとえばＡｇでもよい。上記のような理由により、エミッタ電極１０３の上に、ＳｎＡｇＣｕ系のＰｂフリー半田が接合可能でエミッタ電極１０３との密着性を確保したＴｉ／Ｎｉ／Ａｕ膜を、金属膜１０５として堆積することが好適である。
図４は、半導体装置２００の製造方法のフロー図を示す。まず図５を参照して、ステップＳ１０（図４）にて、金属膜１０５の形成を除いて、いわゆるウエハレベルのプロセスがおおよそ完了される。すなわち、エミッタ電極１０３（素子電極）が設けられた半導体素子１０１が配置された有効領域と、有効領域の外側の無効領域とを有する主面が設けられたウエハ（基板）が形成される。エミッタ電極１０３はスパッタリング法で形成されるＡｌまたはＡｌＳｉまたはＡｌＣｕ膜である。この電極は、水素または窒素雰囲気内で４００〜４７０℃で熱処理されてもよい。この熱処理により結晶サイズが拡大され、また平坦性が向上する。これにより、この後に形成される金属膜１０５のカバレッジ性を向上させることができる。
次に、金属膜１０５が形成される（図４：ステップＳ２０）。具体的には、図６を参照して、まずフォトレジスト５０１が塗布される。図７を参照して、フォトレジスト５０１に対して露光および現像が行われることで、フォトレジスト５０１がパターニングされる。このように、フォトレジスト５０１のパターニングはフォトリソグラフィ法によって行い得る。このパターニングは、金属膜１０５を最終的に残存させない領域がフォトレジスト５０１によって被覆されるように行われる。
図８を参照して、金属膜１０５を構成する金属膜１０５ｃ、１０５ｄおよび１０５ｅが成膜される。具体的には、Ｔｉ、ＮｉおよびＡｕがスパッタ法などで順次積層される。熱ストレスに対する耐性を向上させるために、金属膜１０５の主たる金属としてＮｉをＴｉおよびＡｕより厚く堆積することが好ましい。少なくとも部分的に（たとえば、金属膜１０５の一部である金属膜１０５ｄの部分）、Ｎｉのように硬度が高い材料を用いることにより、金属膜１０５は少なくとも部分的に、エミッタ電極１０３の硬度よりも高い硬度を有する。これにより、後述する金属膜１０５に対して半田接合するときに、エミッタ電極１０３を保護することができ、エミッタ電極１０３の破壊を抑制することができる。また半田付けを行うと半田食われにより金属膜１０５の厚さが減少するため、金属膜１０５のＮｉの厚さを１μｍ以上とすることが望ましい。また半田付け後のＮｉ残厚は０．５μｍ以上が好ましく、これにより電極を十分に保護することができる。
再び図３を参照してフォトレジスト５０１およびその上の金属膜１０５ｆがリフトオフプロセスにより除去される。リフトオフプロセスの一例としては、以下のプロセスがある。まず有機溶剤にシンナーを用い、フォトレジスト５０１を融解させる。次に、シンナーまたは純水を高圧力でウエハ上にあて、物理的にフォトレジスト５０１およびその上に成膜された金属膜１０５ｆを除去する。このようにして金属膜１０５に、内側領域１０５ａおよび外側領域１０５ｂ１を有するパターンが形成される。
ここで、上述したリフトオフプロセスに用いられるフォトレジスト５０１（図７）のパターンについてさらに説明する。図９（Ａ）は、フォトレジスト５０１（図７）のパターンをウエハ１００（基板）の主面全体について示し、図９（Ｂ）はそのＩＸＢ部を拡大して示す。なお図９（Ａ）および（Ｂ）においてハッチングを付された部分は、平面視においてフォトレジスト５０１が配置された領域を示す。
フォトレジスト５０１は、格子状領域４０１および堀状領域４０３を有する。堀状領域４０３は、金属膜１０５に堀状開口ＴＲ（図３）を形成するためのものである。格子状領域４０１は、ウエハ１００のダイシングがダイシングラインＤＬに沿って行われる際に、ダイシングラインＤＬが金属膜１０５の開口に位置するようにするためのものである。ダイシングラインＤＬ上の金属膜１０５がリフトオフによって少なくとも部分的に除去されることで、ダイシングラインＤＬ上において金属膜１０５に開口が形成されることで、その後のより容易なダイシングが可能となる。
またフォトレジスト５０１にはフォトリソグラフィによって開口領域５０９が設けられる。開口領域５０９は、内側領域１０５ａ（図２）に対応する領域４０５と、外側領域１０５ｂ１に対応する領域４０７とに加え、さらに領域４０９を有する。領域４０９は、半導体素子１０１が配置される有効領域ＥＲの外側に配置される。言い換えれば、領域４０９は、最終的に半導体素子１０１とならない、ウエハ１００の無効領域ＩＲに配置される。無効領域ＩＲは、ウエハ１００の外周領域、およびダイシングラインＤＬ近傍の領域を含む。領域４０９が付加されることで、金属膜１０５のうちリフトオフされることになる部分がより少なくなる。これにより、より確実なリフトオフプロセスを行うことができるので、生産性を向上させることができる。
フォトレジスト５０１のパターンとして、図９（Ａ）および（Ｂ）に示すものを使用することで、金属膜１０５が半田形状を制御する機能を担保しつつ、余分な金属膜領域として除去しなければならない領域を極力少なくすることができる。
次にステップＳ３０（図４）にて、無効領域ＩＲにおけるダイシングラインＤＬに沿ったダイシングが行われる。これにより半導体素子１０１が切り出される。切り出された半導体素子１０１がパッケージングされることで半導体装置２００（図１）が得られる。このパッケージング工程において、金属膜１０５の内側領域１０５ａに外部電極１１７が半田接合される（図４：ステップＳ４０）。この半田接合工程について、以下に説明する。
外部電極１１７と金属膜１０５の内側領域１０５ａとの、半田部１２１による半田接合は、たとえば、外部電極１１７に設けられた貫通口１１９（図１）から溶融半田を滴下することで行われる。滴下された半田は、内側領域１０５ａ上を濡れ広がる。この半田の広がりは堀状開口ＴＲに達することで停止する。これは、堀状開口ＴＲによって露出されたエミッタ電極１０３が、内側領域１０５ａの半田濡れ性に比して低い半田濡れ性を有するためである。エミッタ電極１０３の主な材料がＡｌである場合、その表面には自然酸化膜が形成されるため、エミッタ電極１０３露出部の半田濡れ性は悪く、金属膜端部のエミッタ電極１０３露出部で半田の濡れ広がりが止まる。このようにエミッタ電極１０３によって半田の濡れ広がりが阻害されるため、エミッタ電極１０３露出部より外側の外側領域１０５ｂ１へは半田は進展せず、半田形状が内側領域１０５ａ内に拘束されることで、所望の形状の半田部１２１が得られる。
最終的には、半導体素子１０１は封止材１２３などで封止される（図４：ステップＳ５０）。これにより、外部電極１１７などが取り付けられたモジュールである半導体装置２００が完成する。
本実施の形態によれば、金属膜１０５は、半田接合に用いられる内側領域１０５ａ以外に、外側領域１０５ｂ１を有する。すなわち、外側領域１０５ｂ１は、リフトオフによって除去されていない。これにより、外側領域１０５ｂ１が除去される場合に比して、金属膜１０５のうちリフトオフによって除去される割合を小さくすることができる。これにより、リフトオフをより容易かつ確実に行うことができる。また、リフトオフによって除去される金属膜１０５ｆの量が少なく、またこれに対応して、露出されるエミッタ電極１０３の面積も小さいので、リフトオフ時に除去した金属膜１０５ｆがエミッタ電極１０３に当たることに起因した傷の発生が抑制される。以上から、リフトオフプロセスの歩留まりを上げることができる。このように金属膜１０５のリフトオフをより容易かつ確実に行うことができる。よって、金属膜１０５を厚く堆積させても、リフトオフプロセスの歩留まりを維持し、生産性の低下を抑制することができる。
（実施の形態２）
図１０は、本実施の形態に係る半導体素子の金属膜１０５のパターンについて示す平面図である。図１０において、図を見やすくするために、金属膜１０５の開口部にハッチングを付している。また、図１１（Ａ）および（Ｂ）のそれぞれは、図１０中の線ＸＩＡ−ＸＩＡおよびＸＩＢ−ＸＩＢに沿う構造について示す概略部分断面図である。
本実施の形態においては、金属膜１０５は、内側領域１０５ａと、内側領域１０５ａの周りに位置する外側領域１０５ｂ２とを有する。外側領域１０５ｂ２は、外側領域１０５ｂ１（図２）と同様、半田接合のためには特に必要のないダミー金属膜である。外側領域１０５ｂ２は、内側領域１０５ａの周辺に離散的に位置する複数の部分を有する。言い換えれば、これら部分を互いに分離するように、外側領域１０５ｂ２には格子状開口ＳＰが設けられている。本実施の形態のその他の構成は、実施の形態１と同様である。内側領域１０５ａを濡れ広がる半田は、十分に小さい外側領域１０５ｂ２には濡れ広がらず内側領域１０５ａ内に拘束されるので、半田部１２１（図１）の形状、すなわち半田接合後の半田形状を制御することができる。
本実施の形態によれば、リフトオフプロセスで除去しなければならない金属膜１０５の領域が実施の形態１に比べ増加し得るものの、金属膜１０５のリフトオフに用いられるフォトレジストの総エッジ長が増える利点がある。これによりリフトオフプロセスにおいてシンナーが進入しフォトレジストを溶融する機会が増加するため、リフトオフをより容易かつ確実に行うことができる。
（実施の形態３）
図１２は、本実施の形態に係る半導体素子上の金属膜１０５のパターンについて示す平面図である。図１２において、図を見やすくするために、金属膜１０５の開口部にハッチングを付している。図１３（Ａ）および（Ｂ）のそれぞれは、図１２中の線ＸＩＩＩＡ−ＸＩＩＩＡおよびＸＩＩＩＢ−ＸＩＩＩＢに沿う構造について示す概略部分断面図である。
本実施の形態においては、金属膜１０５は、内側領域１０５ａと、内側領域１０５ａの周りに位置する外側領域１０５ｂ３とを有する。外側領域１０５ｂ３には、エミッタ電極１０３を露出する複数の離散的開口ＩＬが設けられている。離散的開口ＩＬが設けられることで、内側領域１０５ａおよび外側領域１０５ｂ３は、図１２に示すように、互いに寸法ＷＤ（一の寸法）以下でのみつながっている。寸法ＷＤは、溶融した半田が内側領域１０５ａ上に配置された場合に内側領域１０５ａから外側領域１０５ｂ３への半田の広がりが阻害される程度に小さい。
上記構成により、半田付けの際に金属膜１０５の内側領域１０５ａを濡れ広がる半田は、離散的開口ＩＬにおいて露出されたエミッタ電極１０３に阻まれる。具体的には、内側領域１０５ａの周辺において露出されたエミッタ電極１０３の間の外側領域１０５ｂ３の線幅（図中、寸法ＷＤ）が十分に小さいために、半田は内側領域１０５ａの外側へは濡れ広がらず内側領域１０５ａ内に拘束されるので、半田部１２１（図１）の形状、すなわち半田接合後の半田形状を制御することができる。本実施の形態のその他の構成は、実施の形態１と同様である。
なお図１３（Ａ）に示すように、外側領域１０５ｂ３は、内側領域１０５ａから離散的開口ＩＬによって隔てられている部分においても、寸法ＷＤ以下の寸法を有してもよい。これにより、半田の濡れ広がりがより確実に防止される。
本実施の形態によれば、リフトオフプロセスで除去しなければならない金属膜１０５の領域が実施の形態１に比べ増加し得るものの、金属膜１０５のリフトオフに用いられるフォトレジストのエッジ長が増える利点がある。これによりリフトオフプロセスにおいてシンナーが進入しフォトレジストを溶融する機会が増加するため、リフトオフをより容易かつ確実に行うことができる。
（実施の形態４）
図１４は、本実施の形態に係る半導体素子の金属膜１０５のパターンについて示す平面図である。図１４において、図を見やすくするために、金属膜１０５上の被覆膜１１０１にハッチングを付している。図１５は、図１４中の線ＸＶ−ＸＶに沿う構造について示す概略部分断面図である。
本実施の形態においては、金属膜１０５は、内側領域１０５ａと、内側領域１０５ａの周りに位置する外側領域１０５ｂ４とを有する。内側領域１０５ａおよび外側領域１０５ｂ４は、開口を有しない一体の金属膜を構成している。言い換えれば、内側領域１０５ａと外側領域１０５ｂ４との境界の全体において両者は互いにつながっている。すなわち金属膜１０５は、エミッタ電極１０３上全面に形成されている。
金属膜１０５上には、外部電極１１７（図１）の半田付けの際に半田進展を防止するための被覆膜１１０１が形成されている。被覆膜１１０１は、金属膜１０５上に部分的に設けられており、金属膜１０５を内側領域１０５ａと内側領域１０５ａを囲む外側領域１０５ｂ４とに区分している。外部電極１１７と金属膜１０５との半田接合は内側領域１０５ａ上で行われる。被覆膜１１０１は内側領域１０５ａを囲んでいる。本実施の形態のその他の構成は、実施の形態１と同様である。
被覆膜１１０１は金属膜１０５の半田濡れ性よりも低い半田濡れ性を有する。この観点で被覆膜１１０１は、ポリイミドからなる絶縁膜であることが好ましい。またその厚さは２μｍ程度以上２０μｍ程度以下が好ましい。ポリイミドの膜厚が２０μｍを超えるとポリイミドを焼き固めるときに発生するポリイミドの収縮応力によるウエハの反りが過大となりやすい。また、２０μｍを超えてポリイミドを積もうとするとウエハ面内の均一性が損なわれやすい。また、被覆膜１１０１と共に一括して保護膜２０９が形成される場合、このポリイミドはターミネーション領域２０５などの被覆保護も兼ねており、ポリイミドの膜厚が２μｍ未満では、これらターミネーション領域２０５の段差部等で形成不良が発生しやすい。
内側領域１０５ａ上を濡れ広がる半田は、被覆膜１１０１に阻まれ、被覆膜１１０１より外側の金属膜１０５、すなわち外側領域１０５ｂ４へは濡れ広がらず、内側領域１０５ａ内に拘束されるので、半田部１２１（図１）の形状、すなわち半田接合後の半田形状を制御することができる。被覆膜１１０１に耐熱性に優れたポリイミドを採用し、かつ、厚みを２〜２０μｍ厚さの範囲とすることで、プロセス整合性を保ちつつ、より確実に半田の濡れ広がりを阻止することができる。
被覆膜１１０１を、半導体素子１０１に設けられるパッシベーション膜（図示せず）と同じ材料で形成することで、工程を簡素化することができる。また両者を一括して形成すれば、工程数を削減することが可能である。パッシベーション膜の材料として、ポリイミド以外にはポリベンゾオキサドールや他のシリコン系樹脂材料などがある。これらを使用することで、ダイシング前のウエハプロセス中で被覆膜１１０１の形成工程を完結させることができる。また、ウエハプロセス中で使用される他の材料として、ポリイミドやポリベンゾオキサドールに代表される有機系材料以外にＣＶＤ(Chemical Vapor Deposition)法で形成されるシリコン酸化膜やシリコン窒化膜を用いて被覆膜１１０１を形成することも可能である。ＣＶＤ法で窒化膜や酸化膜を形成する場合、ＣＶＤ時の熱負荷で半田接合用金属膜１０５ｄが酸化防止用金属膜１０５ｅ上に析出し、この析出物が酸化されることで半田濡れ性が阻害される可能性がある。１０５ｅの析出を抑制するためには１０５ｅを厚く形成する必要があるが、酸化防止用金属膜１０５ｅをＡｕやＡｇで形成する場合、この酸化防止用金属膜１０５ｅを厚くするとコストが上昇する。よって酸化防止用金属膜１０５ｅをＡｕやＡｇで形成する場合には被覆膜１１０１の材料は、ポリイミドやポリベンゾオキサドールに代表される有機系材料が望ましい。
本実施の形態によれば、上述した実施の形態１〜３と異なりエミッタ電極１０３上における金属膜１０５のリフトオフは特に不要であり、金属膜１０５のリフトオフは、ターミネーション領域２０５、ダイシングラインＤＬ、ゲートパッド２０３上などの上のみで行えばよい。これによりリフトオフプロセスが簡素化されるので、生産性が高められる。
（実施の形態５）
図１６は、本実施の形態に係る半導体素子の金属膜１０５のパターンについて示す平面図である。図１６において、図を見やすくするために、被覆膜１１０１にハッチングを付している。図１７は、図１６中の線ＸＶＩＩ−ＸＶＩＩに沿う構造について示す概略部分断面図である。
本実施の形態においては、金属膜１０５は、内側領域１０５ａと、内側領域１０５ａの周りに位置する外側領域１０５ｂ５とを有する。外側領域１０５ｂ５は、外側領域１０５ｂ１（図２）とほぼ同様である。言い換えれば、金属膜１０５は、内側領域１０５ａと外側領域１０５ｂ５との間に、エミッタ電極１０３を露出する堀状開口ＴＲ（図１７）を有する。堀状開口ＴＲは、半田接合が行われる領域である内側領域１０５ａを取り囲んでいる。堀状開口ＴＲ上には、半田進展を防止するための被覆膜１３０１が形成されている。被覆膜１３０１は、図１７に示すように、堀状開口ＴＲの開口幅より広い幅で、堀状開口ＴＲと同様に、半田接合が行われる領域を取り囲んでいる。被覆膜１３０１の材料および形成方法は、被覆膜１１０１（実施の形態４）と同様である。なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
たとえば金属膜１０５の最表面層にＡｕが用いられ、被覆膜１３０１がポリイミド膜である場合、金属膜１０５上にポリイミドのパターンを形成すると、Ａｕとポリイミドの密着性が低いためにウエハプロセス中や半田接合中にポリイミドが離脱する可能性がある。本実施の形態では、金属膜１０５の堀状開口ＴＲを通してポリイミド膜とエミッタ電極１０３とが密着するので、ポリイミドの離脱を防ぐことができる。金属膜１０５よりもＡｌ含有量の多い材料をエミッタ電極１０３に用いた場合にはこの効果が大きい。特にＡｌを９５％以上含む材料で形成されたエミッタ電極１０３はポリイミドとの密着性が良好であるため、ポリイミド膜の離脱のリスクをさらに低減することができる。金属膜１０５の最表面層にＡｕあるいはＡｇを含む材料が用いられ、エミッタ電極１０３に金属膜１０５の最表面層よりＡｕあるいはＡｇの含有量の少ない材料を用いた場合にも、同様の効果が得られる。
本実施の形態によれば、実施の形態４の被覆膜１１０１よりも離脱しにくい被覆膜１３０１を形成することができる。よって被覆膜１３０１による、半田部１２１（図１）の形状の制御をより確実に行うことができる。
なお本実施の形態では、金属膜１０５に形成する開口は実施の形態１と同様の堀状開口ＴＲであるが、開口の形状はこれに限定されるものではない。たとえば、格子状開口ＳＰ（図１０：実施の形態２）または離散的開口ＩＬ（図１２：実施の形態３）と同様の形状が用いられてもよい。
上記各実施の形態におけるリフトオフプロセスは、シンナーや純水を高圧力でフォトレジストに当てることにより行われるものに限定されるものではない。リフトオフは、たとえば、金属膜にテープを貼り付け、このテープを剥がすことにより行われてもよい。この場合、テープの粘着力でフォトレジスト上の金属膜が除去される。
本発明は、その発明の範囲内において、前述の各実施の形態を自由に組み合わせることが可能であり、また各実施の形態の任意の構成要素を適宜、変形または省略することが可能である。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
（付記）
本明細書は、以下の(i)〜(ix)の開示を含む。
(i) 半導体素子（１０１）と、
前記半導体素子の表面に設けられた電極（１０３）と、
前記電極の表面に半田接合後の半田形状を制御する形で設けられた第１の金属膜（１０５ａ）と、
前記第１の金属膜の外周に沿って堀状に前記電極を露出する開口（ＴＲ）を形成する露出部を形成するように前記電極の前記第１の金属膜以外の領域を覆う形状で配置された第２の金属膜（１０５ｂ１）と、
前記第１の金属膜に半田接合された外部電極（１１７）と、
を備えたことを特徴とする半導体装置（２００）。
この半導体装置の構成は、たとえば上記実施の形態１から読み取ることができる。
(ii) 半導体素子（１０１）と、
半導体素子表面に設けられた電極（１０３）と、
前記電極の表面に半田接合後の半田形状を制御する形で設けられた第１の金属膜（１０５ａ）と、
前記第１の金属膜の周辺の前記電極が露出した露出部に、前記第１の金属膜より小さい形状で離散的に複数個配置された第２の金属膜（１０５ｂ２）と、
前記第１の金属膜に半田接合された外部電極（１１７）と、
を備えたことを特徴とする半導体装置（２００）。
この半導体装置の構成は、たとえば上記実施の形態２から読み取ることができる。
(iii) 半導体素子（１０１）と、
半導体素子表面に設けられた電極（１０３）と、
前記電極の表面に設けられた第１の金属膜（１０５）と、
前記第１の金属膜に半田接合された外部電極（１１７）と、
を備え、
前記第１の金属膜は、前記外部電極と半田接合するための半田接合領域（１０５ａ）と、
前記半田接合領域以外の領域に、半田進展を阻害する細線幅（ＷＤ）となるように前記電極を露出させた露出部（ＩＬ）を有することを特徴とする半導体装置（２００）。
この半導体装置の構成は、たとえば上記実施の形態３から読み取ることができる。
(iv) 前記露出部上に半田接合時の半田形状を制御する形で設けられた被覆膜（１３０１）と、
を備えたことを特徴とする、上記(i)〜(iii)のいずれか１項に記載の半導体装置（２００）。
この半導体装置の構成は、たとえば上記実施の形態５から読み取ることができる。
(v) 半導体素子（１０１）と、
半導体素子表面に設けられた電極（１０３）と、
前記電極の表面に設けられた金属膜（１０５）と、
前記金属膜上に半田接合時の半田形状を制御する形で設けられた被覆膜（１１０１）と、
を備えたことを特徴とする半導体装置（２００）。
この半導体装置の構成は、たとえば上記実施の形態４から読み取ることができる。
(vi) 前記被覆膜が、厚さが２〜２０μｍのポリイミドで形成されていることを特徴とする、上記(iv)または(v)に記載の半導体装置。
(vii) 前記電極がアルミを９５％以上含む材料からなっていることを特徴とする、上記(i)〜(vi)のいずれか１項に記載の半導体装置。
(viii) 上記(i)〜(vii)のいずれか１項に記載の半導体装置の製造方法であって、
前記第１の金属膜の形成工程で、ウエハ（１００）面内全領域中で半導体装置として使用しない無効領域（ＩＲ）上にも前記第１の金属膜と同等の金属膜を形成することを特徴とする半導体装置の製造方法。
(ix) 前記無効領域上の金属膜に開口を形成し、前記開口がダイシングライン（ＤＬ）上にあることを特徴とする、上記(viii)に記載の半導体装置の製造方法。
１００ ウエハ（基板）、１０１ 半導体素子、１０３ エミッタ電極（素子電極）、１０５ 金属膜、１０５ａ 内側領域、１０５ｂ１〜１０５ｂ５ 外側領域、１１７ 外部電極、１２１ 半田部、２００ 半導体装置、１１０１，１３０１ 被覆膜、ＤＬ ダイシングライン、ＥＲ 有効領域、ＩＬ 離散的開口（開口）、ＩＲ 無効領域、ＳＰ 格子状開口（開口）、ＴＲ 堀状開口（開口）。
本発明の他の局面に従う半導体装置は、半導体素子と、素子電極と、金属膜と、被覆膜と、外部電極とを有する。素子電極は半導体素子の表面に設けられている。金属膜は素子電極上に設けられている。被覆膜は、金属膜上に部分的に設けられており、金属膜を内側領域と内側領域を囲む外側領域とに区分している。被覆膜は金属膜の半田濡れ性よりも低い半田濡れ性を有する。外部電極は金属膜の内側領域に半田接合されている。金属膜には内側領域および外側領域の間で素子電極を露出する開口が設けられている。被覆膜は開口に配置されている。
本発明の実施の形態１における半導体装置の構成を示す概略断面図である。 図１の半導体装置が有する金属膜のパターンを示す概略平面図である。 図２の線ＩＩＩ−ＩＩＩに沿う概略部分断面図である。 本発明の実施の形態１における半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略部分断面図である。 図７の工程におけるフォトレジストのパターンを示す概略平面図（Ａ）、およびそのＩＸＢ部の拡大図（Ｂ）である。 本発明の実施の形態２における半導体装置が有する金属膜のパターンを示す概略平面図である。 図１０の線ＸＩＡ−ＸＩＡに沿う概略部分断面図（Ａ）、および線ＸＩＢ−ＸＩＢに沿う概略部分断面図（Ｂ）である。 本発明の実施の形態３における半導体装置が有する金属膜のパターンを示す概略平面図である。 図１２の線ＸＩＩＩＡ−ＸＩＩＩＡに沿う概略部分断面図（Ａ）、および線ＸＩＩＩＢ−ＸＩＩＩＢに沿う概略部分断面図（Ｂ）である。 本発明の実施の形態４における半導体装置が有する金属膜のパターンを示す概略平面図である。 図１４の線ＸＶ−ＸＶに沿う概略部分断面図である。 本発明の実施の形態５における半導体装置が有する金属膜のパターンを示す概略平面図である。 図１６の線ＸＶＩＩ−ＸＶＩＩに沿う概略部分断面図である。
（実施の形態５）
図１６は、本実施の形態に係る半導体素子の金属膜１０５のパターンについて示す平面図である。図１６において、図を見やすくするために、被覆膜１３０１にハッチングを付している。図１７は、図１６中の線ＸＶＩＩ−ＸＶＩＩに沿う構造について示す概略部分断面図である。

Claims (16)

  1. 半導体素子（１０１）と、
    前記半導体素子の表面に設けられた素子電極（１０３）と、
    前記素子電極上に設けられ、内側領域（１０５ａ）と前記内側領域の周りに位置する外側領域（１０５ｂ１〜１０５ｂ３）とを有する金属膜（１０５）とを備え、前記金属膜には前記内側領域および前記外側領域の間で前記素子電極を露出する開口（ＴＲ，ＳＰ，ＩＬ）が設けられており、前記素子電極は前記金属膜の半田濡れ性よりも低い半田濡れ性を有し、さらに
    前記金属膜の前記内側領域に半田接合された外部電極（１１７）を備えた、
    半導体装置。
  2. 前記金属膜の前記内側領域および前記外側領域（１０５ｂ１，１０５ｂ２）は前記開口（ＴＲ，ＳＰ）によって分離されている、請求項１に記載の半導体装置。
  3. 前記開口（ＴＲ）は、前記金属膜の前記内側領域および前記外側領域（１０５ｂ１）の間に堀状に設けられている、請求項２に記載の半導体装置。
  4. 前記金属膜の前記外側領域（１０５ｂ２）は、離散的に配置された複数の部分を有する、請求項２に記載の半導体装置。
  5. 前記金属膜の前記内側領域および前記外側領域（１０５ｂ３）は互いに一の寸法（ＷＤ）以下でのみつながっており、前記一の寸法は、溶融した半田が前記金属膜の前記内側領域上に配置された場合に前記内側領域から前記外側領域への半田の広がりが阻害される程度に小さい、請求項１に記載の半導体装置。
  6. 前記金属膜の前記内側領域および前記外側領域は同じ材料で形成されている、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記金属膜の前記内側領域および前記外側領域は同じ工程で形成されている、請求項１〜５のいずれか１項に記載の半導体装置。
  8. 前記金属膜は、少なくとも部分的に、前記素子電極の硬度よりも高い硬度を有する、請求項１〜５のいずれか１項に記載の半導体装置。
  9. 前記金属膜は１μｍ以上の厚さを有する、請求項１〜５のいずれか１項に記載の半導体装置。
  10. 半導体素子（１０１）と、
    前記半導体素子の表面に設けられた素子電極（１０３）と、
    前記素子電極上に設けられた金属膜（１０５）と、
    前記金属膜上に部分的に設けられ、前記金属膜を内側領域（１０５ａ）と前記内側領域を囲む外側領域（１０５ｂ４，１０５ｂ５）とに区分し、前記金属膜の半田濡れ性よりも低い半田濡れ性を有する被覆膜（１１０１，１３０１）と、
    前記金属膜の前記内側領域に半田接合された外部電極（１１７）とを備えた、
    半導体装置。
  11. 前記金属膜の前記内側領域および前記外側領域（１０５ｂ４）は、前記内側領域と前記外側領域との境界の全体において互いにつながっている、請求項１０に記載の半導体装置。
  12. 前記金属膜には前記内側領域および前記外側領域の間で前記素子電極を露出する開口が設けられており、前記被覆膜（１３０１）は前記開口に配置されている、請求項１０に記載の半導体装置。
  13. 前記被覆膜は、厚さ２μｍ以上２０μｍ以下を有するポリイミド膜を含む、請求項１０〜１２のいずれか１項に記載の半導体装置。
  14. 前記素子電極は、アルミニウムを９５％以上含む材料から作られている、請求項１０〜１２のいずれか１項に記載の半導体装置。
  15. 請求項１〜５および１０〜１２のいずれか１項に記載の半導体装置の製造方法であって、
    前記素子電極が設けられた前記半導体素子が配置された有効領域（ＥＲ）と、前記有効領域の外側の無効領域（ＩＲ）と、を有する主面が設けられた基板（１００）を形成する工程と、
    前記素子電極上に前記金属膜を形成する工程とを備え、前記金属膜は前記無効領域上に位置する部分を含み、さらに
    前記金属膜が形成された後に、前記無効領域におけるダイシングライン（ＤＬ）に沿ったダイシングによって、前記半導体素子を切り出す工程と、
    前記金属膜の前記内側領域に前記外部電極を半田接合する工程とを備えた、
    半導体装置の製造方法。
  16. 前記金属膜を形成する工程は、前記ダイシングライン上において前記金属膜に開口を形成する工程を含む、請求項１５に記載の半導体装置の製造方法。
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