JPWO2014132610A1 - 配線基板、半導体装置、プリント基板及び配線基板の製造方法 - Google Patents

配線基板、半導体装置、プリント基板及び配線基板の製造方法 Download PDF

Info

Publication number
JPWO2014132610A1
JPWO2014132610A1 JP2015502760A JP2015502760A JPWO2014132610A1 JP WO2014132610 A1 JPWO2014132610 A1 JP WO2014132610A1 JP 2015502760 A JP2015502760 A JP 2015502760A JP 2015502760 A JP2015502760 A JP 2015502760A JP WO2014132610 A1 JPWO2014132610 A1 JP WO2014132610A1
Authority
JP
Japan
Prior art keywords
wiring
thin film
magnetic thin
wiring board
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015502760A
Other languages
English (en)
Other versions
JP6350513B2 (ja
Inventor
岩波　瑞樹
瑞樹 岩波
タラス クシュタ
タラス クシュタ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2014132610A1 publication Critical patent/JPWO2014132610A1/ja
Application granted granted Critical
Publication of JP6350513B2 publication Critical patent/JP6350513B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0233—Filters, inductors or a magnetic substance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/08—Magnetic details
    • H05K2201/083—Magnetic materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/08—Magnetic details
    • H05K2201/083—Magnetic materials
    • H05K2201/086—Magnetic materials for inductive purposes, e.g. printed inductor with ferrite core
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

集積回路を含む電子部品をプリント配線板に実装する際に介在させる配線基板であって、電子部品からの信号を伝送する信号配線と、電子部品へ電源電圧を供給する電源配線と、を有し、電源配線を磁性薄膜で直接被覆し、信号配線には磁性薄膜を設けないことにより、磁性薄膜は、信号配線と間隔をあけて配置される配線基板とする。

Description

本発明は、集積回路を含む電子部品を実装するための配線基板、半導体装置、プリント基板及び配線基板の製造方法に関する。特に、集積回路から発生する伝導電磁ノイズを抑制するための配線基板、半導体装置、プリント基板及び配線基板の製造方法に関する。
大規模集積回路（以下、ＬＳＩ）を含む電子部品がプリント配線板に実装されたプリント基板においては、ＬＳＩの動作に伴って、電源配線またはグランド配線を通じて高周波電磁ノイズが伝播する（ＬＳＩ：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）。高周波電磁ノイズがプリント配線板に流れ込むと、プリント配線板から意図しない電磁放射ノイズが発生する可能性がある。また、強いノイズを発生するＬＳＩの周辺の集積回路に、プリント配線板の電源−グランド層（電源系）を通じてノイズが混入し、電子機器が誤動作する可能性も考慮しうる。
非特許文献１には、ＬＳＩの電源系で発生し、プリント配線板中を伝導する電磁ノイズを抑制・ブロックする手法が開示されている。非特許文献１においては、プリント配線板中に電磁バンドギャップ（以下、ＥＢＧ）構造を形成する（ＥＢＧ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｂａｎｄ Ｇａｐ）。
図１１及び図１２には、非特許文献１のＥＢＧ構造を説明するための一例を示した。図１１及び図１２に示したＥＢＧ構造１０４は、電源プレーン１０２とグランドプレーン１０３との間に整列した構造体として形成されており、グランドプレーン１０３に電気的に接続されている。図１２に示したプリント基板１００の断面図において、電源プレーン１０２、グランドプレーン１０３及びＥＢＧ構造１０４は、プリント配線板１０１の内部に設けられている。ＥＢＧ構造１０４は、グランドプレーン１０３に接続されたビア１０６と、電源プレーン１０２に対して平行に配置された高インピーダンス面１０５とからなる。プリント配線板１０１に実装されるＬＳＩパッケージ１０７は、電源プレーン１０２及びグランドプレーン１０３と接続される。図１１及び図１２に示したような構造において、プリント配線板１０１中を伝導する電磁ノイズは、ＥＢＧ構造１０４によって抑制・ブロックされるため、ＬＳＩパッケージ１０７の動作への電磁ノイズによる影響を低減できる。
また、特許文献１には、ＬＳＩからプリント配線板へ伝播するノイズを減衰させる目的で、半導体パッケージにおけるリードに軟磁性薄膜を付着させる技術が開示されている。
特開２０１１−４９１９８号公報
Ｓ．Ｓｈａｈｐａｒｎｉａ、Ｏ．Ｍ．Ｒａｍａｈｉ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ、２００４年１１月、第４６巻、第４号、ｐｐ．５８０−５８７
非特許文献１によれば、プリント配線板中のノイズの伝播経路が明らかな場合、その経路中にＥＢＧ構造を形成することによって、電磁ノイズを抑制・ブロックするという効果が得られる。しかしながら、プリント配線板中のノイズの伝播経路が不明な場合、電磁ノイズを抑制・ブロックするという効果が得られるとは限らないという課題がある。
また、特許文献１のように、半導体パッケージの電源系リードに軟磁性薄膜を形成する場合、プリント配線板中を伝播する前に電磁ノイズを減衰させることができる。そのため、プリント配線板中のノイズの伝播経路が不明であっても効果的な電磁ノイズ対策と成り得る。しかしながら、信号が伝播するリードが電源系リードの隣に存在する場合、電源系リード表面の磁性薄膜の付着により信号の品質に影響を与えうるという課題がある。
本発明は、プリント配線板中のノイズ伝播経路が不明な場合においても、集積回路の入出力信号の品質に影響を与えることなく、集積回路の電源系からプリント配線板の電源系へと漏洩する電磁ノイズを抑制・防止する技術を提供することを目的とする。
本発明の配線基板は、集積回路を含む電子部品をプリント配線板に実装する際に介在させる配線基板であって、電子部品からの信号を伝送する信号配線と、電子部品へ電源電圧を供給する電源配線と、電源配線を直接被覆する磁性薄膜とを有し、磁性薄膜は、信号配線と間隔をあけて配置される。
本発明の配線基板の製造方法は、集積回路を含む電子部品をプリント配線板上に実装する際に介在させる配線基板の製造方法であって、前記電子部品からの信号を伝送する信号配線と、前記電子部品へ電源電圧を供給する電源配線とを形成し、前記信号配線と間隔が空くように磁性薄膜で前記電源配線を直接被覆する。
本発明によれば、集積回路の入出力信号の品質を劣化させることなく、集積回路の電源系からプリント配線板の電源系に伝播する電磁ノイズを抑制・防止することができ、プリント基板から発生し得る電磁放射ノイズを抑制することができる。
本発明の実施形態に係る配線基板上の配線の配線パターンの一例を示す図である。 本発明の実施形態に係る配線基板上の配線と磁性薄膜との関係の一例を示す図である。 図１のＡ−Ａ’線における断面図である。 本発明の実施形態に係るインターポーザ基板を介在させて、集積回路を含む電子部品を実装したプリント基板の一例を示す断面図である。 本発明の実施形態に係るインターポーザ基板において、集積回路を含む電子部品との接合面の一例を示す平面図である。 本発明の実施形態に係るインターポーザ基板において、プリント配線板との接合面の一例を示す平面図である。 図６のＢ−Ｂ’線における断面図である。 本発明の第１の実施形態に係るインターポーザ基板上の配線の配線パターンの一例を示す図である。 本発明の第１の実施形態に係るインターポーザ基板の配線と磁性薄膜との関係の一例を示す図である。 本発明の第２の実施形態に係るインターポーザ基板上の配線の配線パターンの一例を示す図である。 本発明の第２の実施形態に係るインターポーザ基板の配線と磁性薄膜との関係の一例を示す図である。 本発明の第３の実施形態に係るインターポーザ基板の配線の配線パターンの一例を示す図である。 本発明の第３の実施形態に係るインターポーザ基板の配線と磁性薄膜との関係の一例を示す図である。 本発明の実施例に係るインターポーザ基板における磁性薄膜の透過特性の周波数依存性を示すグラフである。 非特許文献１に関するＥＢＧ構造を説明するための図である。 非特許文献１に関するプリント基板を説明するための断面図である。
以下に、本発明を実施するための形態について図面を用いて説明する。但し、以下に述べる実施形態及び実施例には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、本発明の実施形態に関する図面の寸法は実寸とは異なり、各構成要素が強調して描かれていたり、一部を省略したりすることもある。
以下において説明する本発明の実施形態に係る配線基板としては、集積回路を含むＬＳＩなどの電子部品と、電子部品を実装するためのプリント配線板との間に介在させるインターポーザ基板のような配線基板を想定する。なお、本発明の実施形態において、電子部品を実装するための基板をプリント配線板とよび、そのプリント配線板に電子部品を実装したものをプリント基板とよぶ。すなわち、本発明の実施形態において、プリント基板は、プリント配線板と電子部品とが配線基板を介して接続された構成となる。
図１Ａ及び図１Ｂは、本発明の実施形態に係る配線基板１１上に設けられた配線パターンと、磁性薄膜１７の形成箇所の一例を示す図である。図２は、図１ＢのＡ−Ａ’線における断面の一部を示しており、本発明の実施形態に係る配線基板１１表面及び内部の構造を模式化したものである。
なお、図１Ａ及び図１Ｂにおいては、図２に示した配線基板１１を省略している。また、図１Ａ、図１Ｂ及び図２には、配線基板１１の表面に配線パターンを形成した例を示しているが、磁性薄膜１７を形成後に配線基板１１の表面を絶縁膜などで被覆したり、配線基板内部に本発明の実施形態の構成を設けたりしてもよい。
図１Ａは、磁性薄膜１７を形成する前の配線パターンの一例を示している。なお、図１の配線パターンは一例であり、その配線パターンの形状・配置には種々の変更を加えることができる。
配線パターンは、プリント配線板上に実装された集積回路を含むＬＳＩなどの電子部品同士で信号を伝搬する信号配線１２と、集積回路に電源を供給するための電源配線１３と、集積回路をグランドに接続するグランド配線１４と、を含む。なお、図１Ａの配線パターンは、本発明の実施形態にかかる配線基板１１を単純化した図であって、実際には複数の配線パターンが形成されている配線基板を想定している。また、本実施形態では、電源配線１３とグランド配線１４とを区別して表記しているが、グランド配線１４は電源配線の一つである。
図１Ａに示した各配線は、ビア１５を通じて配線基板の反対側面上の配線または内部の配線層と電気的に接続されている。また、図１Ａの各配線は、ボンディング用パッド１９を通じてプリント配線板または電子部品などと電気的に接続される。なお、ボンディング用パッド１９は、図１A及び図１Bに示した全ての配線パターンに設けられている。
図１Ｂは、電源配線１３上に磁性薄膜１７を形成した際の配線パターンと磁性薄膜１７との関係を示す。図１Ｂにおいて、磁性薄膜１７を形成した領域内部に破線で電源配線１３の形状を示したが、電源配線１３は磁性薄膜１７で直接被覆されており、露出しているわけではない。なお、本実施形態においては電源配線１３を磁性薄膜１７で被覆した例を示すが、電源配線１３ではなく、グランド配線１４を磁性薄膜１７で被覆した場合も同様である。また、電源配線１３及びグランド配線１４の両方を磁性薄膜１７で被覆してもよい。
本発明の実施形態においては、磁性薄膜１７は電源配線１３を被覆している。図２に示すように、磁性薄膜１７は、電源配線１３を被覆するように、電源配線１３上に直接形成されている。また、磁性薄膜１７は、電源配線１３の上方のみならず、電源配線１３の側方部を含めて電源配線１３を被覆している。
なお、伝播する電磁ノイズを最大限に抑制するためには、電源配線１３またはグランド配線１４として形成された配線パターンの全面を磁性薄膜１７で被覆することが好ましい。また、伝播する電磁ノイズを抑制する効果が得られるのであれば、ボンディング用パッド１９を配線パターンとみなして磁性薄膜１７で被覆してもよい。
磁性薄膜１７と信号配線１２とは、特定の距離以上の間隔をあけて配置されている。磁性薄膜１７と信号配線１２との距離ｄは、信号配線１２の幅の１／２以上離れていることが好ましい。さらに、磁性薄膜１７と信号配線１２との距離ｄは、一定の距離であることが好ましい。
ここで、磁性薄膜１７と信号配線１２との距離は、磁性薄膜１７で被覆された配線と信号配線１２との距離は関係なく、磁性薄膜１７と信号配線１２との距離で考慮する。すなわち、信号配線１２と磁性薄膜１７との距離が規定される箇所においては、信号配線１２の外形に沿うように、磁性薄膜１７の周辺部が形成されている。ただし、信号配線１２と磁性薄膜１７との距離が一定ではない箇所では、一定の距離以上の間隔があいていればよい。そのため、必ずしも信号配線１２の外形に沿って磁性薄膜１７の周辺部が形成されるわけではない。
図１Ｂにおいては、電源配線１３のみを磁性薄膜１７で被覆するように図示しているが、電源配線１３に加えて、信号配線１２から離れたグランド配線１４の少なくとも一部を被覆するようにしてもよい。また、グランド配線１４が電源配線１３よりも信号配線１２に近接している場合は、グランド配線１４を磁性薄膜１７で被覆すればよい。さらに、信号配線１２には磁性薄膜１７を被覆させず、その他の電源配線１３及びグランド配線１４の全てを磁性薄膜１２で被覆してもよい。
また、図１Ｂには配線パターンが最小となるように、それぞれの配線を一つずつしか図示していない。しかしながら、例えば信号配線１２の両側に電源配線１２またはグランド配線１３が配置されているなど、複数の配線パターンからなる場合が一般的である。そのような場合、信号配線１２と隣接するように配置された電源配線１３またはグランド配線１４の全てを磁性薄膜１７で被覆することが好ましい。配線が図１Ａのように整然と並んでいない場合は、信号配線１２に近接する電源配線１３またはグランド配線１４を被覆するように設けられた磁性薄膜１７と信号配線１２との間隔を、本実施形態で示した位置関係とすればよい。なお、信号配線１２に近接する電源配線１３またはグランド配線１４は、最近接の配線のみならず、電磁ノイズの影響が及ぶ位置にあるものを全て考慮することが好ましい。
さらに、本発明の実施形態に係る配線と磁性薄膜との関係は、２次元的な平面上の配線のみならず、球面などの曲面上の配線にも適用できる。また、本発明の実施形態に係る配線と磁性薄膜との関係は、配線基板の表面上の配線のみならず、配線基板の内部における配線層間においても適用できる。
磁性薄膜１７には、フェライト系材料などを含む薄膜を用いることができる。例えば、フェライト系材料としては、スピネルフェライトや、六方晶フェライト、ガーネットフェライトなどを用いることができ、特に、スピネルフェライトが適している。スピネルフェライトの例としては、マグネタイトや、マンガン亜鉛フェライト、ニッケル亜鉛フェライト、銅亜鉛フェライトなどを挙げられる。また、磁性薄膜１７は、フェライト系材料に限らず、コバルト−鉄−ホウ素系材料や鉄−ホウ素系材料のように、高周波数領域において発生する電磁ノイズを遮蔽するのに適した磁性材料であってもよい。
磁性薄膜１７の厚さは特に限定しないが、１０μｍ程度以下であればバルク材とは異なる特性が得られる。そのため、主に単一の材料からなる磁性薄膜１７であれば、１０μｍ以下であることが好ましい。
磁性薄膜１７は、めっき法、印刷法、エアロゾルデポジション法、蒸着法、スパッタ法などによって薄膜として形成することができる。特に、配線基板１１への磁性薄膜１７の形成法としては、めっき法や印刷法が適している。
例えば、めっき法によれば、めっきを施す箇所に水酸基を吸着させた配線基板１１を、鉄イオンを含む水溶液中に浸漬させ、その後酸化剤によって鉄イオンを酸化することによって、所望の形状のフェライト薄膜を形成することができる。また、例えば、印刷法によれば、磁性材料微粒子を分散させた樹脂をペースト状にしたものを基板上にスクリーン印刷し、溶媒を乾燥させれば、所望の形状の磁性薄膜を形成することができる。
以上が、本発明の実施形態に係る配線基板の構成についての説明である。
次に、図１A、図１B及び図２に示した配線基板１１の一例として、インターポーザ基板３１を例にあげて説明する。
図３のプリント基板３０においては、プリント配線板３３の上にはんだボール３７を介してインターポーザ基板３１が実装されており、そのインターポーザ基板３１の上にＬＳＩチップ３２が実装されている。また、プリント配線板３３とＬＳＩチップ３２は、インターポーザ基板３１を介在させて電気的に接続されている。具体的には、ＬＳＩチップ３２とインターポーザ基板３１とをボンディングワイヤ３５で接続し、プリント配線板３３とインターポーザ基板３１とをはんだボール３７で接続している。なお、本発明の実施形態に係るＬＳＩチップ３２は、集積回路などの電子回路を含む電子部品であればよい。
図３に示すように、一般的なインターポーザ基板３１は、プリント配線板３３上にＬＳＩチップ３２を実装するための構造体として、ＬＳＩチップ３２とプリント配線板３３との間に介在するように配置される。そのため、プリント配線板３３とＬＳＩチップ３２の配線ピッチが異なる場合でも、インターポーザ３１を介して接続することができる。
図４〜図６は、インターポーザ基板３１の一例を示す図である。なお、図４及び図５の配線パターンは種々の形状を持つものの、いずれかが信号配線１２、電源配線１３またはグランド配線１４として用いられる。また、図４及び図５には、本発明の本質には関係のない実装する際に用いる目印なども描いている。例えば、図４〜図６に示したインターポーザ基板３１として、８．２ｍｍ角の平面サイズで２層構造を有する配線基板を用いることができる。
インターポーザ基板３１は、ＬＳＩチップ３２の実装側の面（図４）と、プリント配線板３３に実装する側の面（図５）とをもつ。ＬＳＩチップ３２を実装する側の面（図４）には、ＬＳＩ側配線４３とボンディング用パッド４５からなるＬＳＩ側パターン４１が設けられている。また、プリント配線板３３に実装する側の面（図５）には、プリント配線板側配線５３とはんだボール用パッド５５からなるプリント配線板側パターン５１が設けられている。さらに、インターポーザ基板３１には、ＬＳＩ側パターン４１とプリント配線板側パターン５１とを電気的に接続するためのビア４７が設けられている。
図４のＢ−Ｂ’線における断面図である図６に示したように、インターポーザ基板３１の内部を貫通するビア４７によって、ＬＳＩ側パターン４１とプリント配線板側パターン５１とは電気的に接続されている。なお、図６には、一つのビア４７によってインターポーザ基板３１を貫通する例を示したが、インターポーザ基板３１の内部に複数の配線層からなる多層配線が設けられ、それらの配線層を互いに接続するように複数のビアを設けてもよい。
以上が、本発明の実施形態に係る配線基板をインターポーザ基板として介在させ、集積回路を含む電子部品をプリント配線板上に実装したプリント基板の構成についての説明である。
本発明の実施形態に係る配線基板（インターポーザ基板）には、電源配線とグランド配線の少なくとも一方を被覆する磁性薄膜が、磁性薄膜と信号配線との間隔が一定の距離以上あくように形成されている。なお、磁性薄膜と信号配線との間隔を一定の距離となるように、磁性薄膜を形成することが好ましい。また、本発明の実施形態においては、集積回路を有するＬＳＩチップとプリント配線板との間に、上述の配線基板を介在させる。そのようにすることで、信号品質には影響を与えずに、電源あるいはグランドを伝わってＬＳＩチップからプリント配線板に伝導するノイズを抑制することができる。
上述の配線基板に設けられた磁性薄膜は、電源配線やグランド配線を伝わるノイズを反射あるいは吸収する。さらに、信号配線と磁性薄膜の間隔を一定に保てば、信号の減衰や配線における特性インピーダンスの不連続に伴う信号の反射を防ぐことができる。
すなわち、本発明の実施形態に係る配線基板によれば、集積回路の信号品質に影響を与えることなく、集積回路からプリント配線板へのノイズの漏洩を抑えることができる。そのため、集積回路に起因するノイズがプリント配線板に伝播することを抑制することができ、プリント基板から発生しうる電磁放射ノイズを抑制することができる。
なお、本発明の実施形態に係る配線基板に、集積回路を含む電子部品を実装させた半導体装置も本発明の範囲に含まれる。また、本発明の実施形態に係る配線基板を介して、集積回路を含む電子部品をプリント配線板に実装させたプリント基板も本発明の範囲に含まれる。さらには、電源配線及びグランド配線を含む配線を磁性薄膜で被覆し、その磁性薄膜と信号配線とを間隔をあけて配置させた配線基板を、電子部品とプリント配線板との間に介在させる電磁ノイズ伝播抑制方法も本発明の範囲に含まれる。
以上のように、本発明の実施形態によれば、集積回路を含むＬＳＩなどの電子部品における入出力信号の品質を劣化させることなく、集積回路の電源系からプリント配線板電源系へと伝播するノイズを抑えることができる。その結果、プリント基板から発生し得る電磁放射ノイズを抑制することができる。
次に、本発明の実施形態について、具体的な構成例を挙げて図面を用いて説明する。
（第１の実施形態）
第１の実施形態に係るインターポーザ基板３１においては、電源配線１３を被覆するように磁性薄膜１７を設けている。
図７Ａは、インターポーザ基板３１上に信号配線１２、電源配線１３及びグランド配線１４を含む配線が配置されていることを示している。各配線は、ボンディング用パッド１９を有しており、ビア１５を通じてインターポーザ基板３１の内部の配線層または反対面の配線層と接続されている。なお、図７Ａには、インターポーザ基板３１上の一部のみを抜き出して図示しており、インターポーザ基板３１上には、例えば図４に示したような複数の配線が形成されている。
本発明の第１の実施形態に係る配線基板の例であるインターポーザ基板３１には、図７Ｂに示すような磁性薄膜１７が電源配線１３を被覆するように選択的に形成されている。図７Ｂにおいて、磁性薄膜１７を形成した領域内部に破線で電源配線１３の形状を示したが、電源配線１３は磁性薄膜１７で直接被覆されており、露出しているわけではない。また、第１の実施形態に係るインターポーザ基板３１においては、グランド配線１４には磁性薄膜１７は設けられていない。
磁性薄膜１７は、電源配線１３と直接接して配置されている。磁性薄膜１７は、電源配線１３上のみならず、電源配線１３の側部などの露出部分を被覆する形で配置されている。
また、信号配線１２に近い側の磁性薄膜１７の周縁部は信号配線１２とは接しておらず、磁性薄膜１７と信号配線１２とは、間隔をあけて配置されている。信号配線１２と磁性薄膜１７との間の距離ｄは、信号配線１２の幅の１／２以上であることが望ましい。このような磁性薄膜１７の形成によれば、磁性薄膜１７が信号品質に影響を与えることはない。
特に、信号配線１２と磁性薄膜１７との距離ｄは一定に保たれていることが好ましい。磁性薄膜１７が信号配線１２上には存在せず、かつ信号配線１２と磁性薄膜１７の間の距離が一定に保たれている場合、信号の減衰や配線における特性インピーダンスの不連続に伴う信号の反射を防ぐことができる。
磁性薄膜１７は、例えば所望のパターン形状を得るためのマスクを用いてめっき法により形成できる。また、磁性薄膜の形成法は、めっき法に限定されるものではなく、例えば磁性粉末と樹脂を混合して作られるペースト状磁性材料をスクリーン印刷して薄膜形成しても良く、エアロゾルデポジション法、蒸着法、スパッタ法などで薄膜形成しても良い。
ＬＳＩチップ３２の電源配線１３に生じる伝導ノイズは、インターポーザ基板３１の電源配線１３上の磁性薄膜１７によって反射あるいは吸収される。そのため、インターポーザ基板３１を介して接続されているＬＳＩチップ３２およびプリント配線板３３においては、ＬＳＩチップ３２からプリント配線板３３に漏洩するノイズを抑えることができる。
本発明の第１の実施形態においては、ＬＳＩチップとプリント配線板との間に、信号品質には影響を与えず電源を伝わるノイズを抑制させる対策を施したインターポーザ基板を介在させる。具体的には、インターポーザ基板の電源配線を被覆するように磁性薄膜を形成する。さらには、磁性薄膜と信号配線の間隔が一定に保たれているようなインターポーザ基板を介在させることができる。
上述のインターポーザ基板により電源配線を伝わるノイズを磁性薄膜によって反射あるいは吸収させることが可能となる。さらに、信号配線と磁性薄膜の間隔を一定に保てば、信号の減衰や配線における特性インピーダンスの不連続に伴う信号の反射を防ぐことができる。
従って、本発明の第１の実施形態に係るインターポーザ基板によれば、集積回路の信号品質に影響を与えることなく、集積回路からプリント配線板へのノイズの漏洩を抑えることができる。
（第２の実施形態）
第２の実施形態に係るインターポーザ基板３１においては、グランド配線１４を被覆するように磁性薄膜１７を設けている点で第１の実施形態と異なる。
図８Ａは、インターポーザ基板３１上に信号配線１２、電源配線１３及びグランド配線１４を含む配線が配置されていることを示している。なお、図８Ａには、図７Ａに示した配線と同様に、インターポーザ基板３１上の配線の一部のみを抜き出して図示している。
本発明の第２の実施形態に係る配線基板の例であるインターポーザ基板３１には、図８Ｂに示すような磁性薄膜１７がグランド配線１４を被覆するように選択的に形成されている。図８Ｂにおいて、磁性薄膜１７を形成した領域内部に破線でグランド配線１４の形状を示したが、グランド配線１４は磁性薄膜１７で直接被覆されており、露出しているわけではない。また、第２の実施形態に係るインターポーザ基板３１においては、電源配線１３には磁性薄膜１７は設けられていない。
磁性薄膜１７は、グランド配線１４と直接接して配置されている。磁性薄膜１７は、グランド配線１４の表面のみならず、グランド配線１４の側面部などの露出部分を被覆する形で配置されている。
また、第１の実施形態と同様に、信号配線１２に近い側の磁性薄膜１７の周縁部は信号配線１２とは接しておらず、磁性薄膜１７と信号配線１２とは、間隔をあけて配置されている。信号配線１２と磁性薄膜１７との間の距離ｄは、信号配線１２の幅の１／２以上であることが望ましい。このような磁性薄膜１７の形成によれば、磁性薄膜１７が信号品質に影響を与えることはない。
さらには、信号配線１２と磁性薄膜１７との距離ｄは一定に保たれていることが好ましい。磁性薄膜１７が信号配線１２上には存在せず、かつ信号配線１２と磁性薄膜１７の間の距離が一定に保たれている場合、信号の減衰や配線における特性インピーダンスの不連続に伴う信号の反射を防ぐことができる。
磁性薄膜１７は、第１の実施形態と同様に、所望のパターン形状を得るためのマスクを用いてめっき法や印刷法などにより形成できる。
ＬＳＩチップ３２のグランド配線１４に生じる伝導ノイズは、インターポーザ基板３１のグランド配線１４上の磁性薄膜１７によって反射あるいは吸収される。そのため、第１の実施形態と同様に、インターポーザ基板３１を介して接続されているＬＳＩチップ３２とプリント配線板３３においては、ＬＳＩチップ３２からプリント配線板３３に漏洩するノイズを抑えることができる。
本発明の第２の実施形態においては、第１の実施形態と同様に、ＬＳＩチップとプリント配線板との間に、信号品質には影響を与えずグランドを伝わるノイズを抑制させる対策を施したインターポーザ基板を介在させる。
上述のインターポーザ基板によりグランド配線を伝わるノイズを磁性薄膜によって反射あるいは吸収させることが可能となる。さらに、信号配線と磁性薄膜との間の距離が一定に保たれれば、信号の減衰や配線における特性インピーダンスの不連続に伴う信号の反射を防ぐことができる。
従って、本発明の第２の実施形態に係るインターポーザ基板によっても、第１の実施形態と同様に、集積回路の信号品質に影響を与えることなく、集積回路からプリント配線板へのノイズの漏洩を抑えることができる。
（第３の実施形態）
第３の実施形態に係るインターポーザ基板３１においては、電源配線１３及びグランド配線１４を被覆するように磁性薄膜１７を設けている。
図９Ａは、インターポーザ基板３１上に信号配線１２、電源配線１３及びグランド配線１４を含む配線が配置されていることを示している。なお、図９Ａには、図７Ａに示した配線と同様に、インターポーザ基板３１上の配線の一部のみを抜き出して図示している。
本発明の第３の実施形態に係る配線基板の例であるインターポーザ基板３１には、図９Ｂに示すような磁性薄膜１７が、電源配線１３及びグランド配線１４を被覆するように選択的に形成されている。図９Ｂにおいて、磁性薄膜１７を形成した領域内部に破線で電源配線１３及びグランド配線１４の形状を示したが、電源配線１３及びグランド配線１４は磁性薄膜１７で直接被覆されており、露出しているわけではない。なお、第３の実施形態に係るインターポーザ基板３１においては、電源配線１３及びグランド配線１４を被覆するように磁性薄膜１７を設けるが、電源配線１３及びグランド配線１４の全てを被覆する必要はない。ただし、電磁ノイズ抑制の効果を強くするためには、電源配線１３及びグランド配線１４の全てを被覆すればよい。
磁性薄膜１７は、電源配線１３及びグランド配線１４と直接接して配置されている。磁性薄膜１７は、電源配線１３及びグランド配線１４上方のみならず、電源配線１３及びグランド配線１４の側方部などの露出部分を被覆する形で配置されている。
また、第１の実施形態と同様に、信号配線１２に近い側の磁性薄膜１７の周縁部は信号配線１２とは接しておらず、磁性薄膜１７と信号配線１２とは、間隔をあけて配置されている。なお、信号配線１２と磁性薄膜１７との間の距離ｄは、信号配線１２の幅の１／２以上であることが望ましい。このような磁性薄膜１７の形成によれば、磁性薄膜１７が信号品質に影響を与えることはない。
特に、信号配線１２と磁性薄膜１７との距離ｄは一定に保たれていることが好ましい。磁性薄膜１７が信号配線１２上には存在せず、かつ信号配線１２と磁性薄膜１７の間の距離が一定に保たれている場合、信号の減衰や配線における特性インピーダンスの不連続に伴う信号の反射を防ぐことができる。
磁性薄膜は、第１の実施形態と同様に、所望のパターン形状を得るためのマスクを用いてめっき法や印刷法などにより形成できる。
ＬＳＩチップ３２の電源配線１３及びグランド配線１４に生じる伝導ノイズは、インターポーザ基板３１の電源配線１３及びグランド配線１４上の磁性薄膜１７によって反射あるいは吸収される。そのため、第１の実施形態と同様に、インターポーザ基板３１を介して接続されているＬＳＩチップ３２とプリント配線板３３においては、ＬＳＩチップ３２からプリント配線板３３に漏洩するノイズを抑えることができる。
本発明の第３の実施形態においては、第１及び第２の実施形態と同様に、ＬＳＩチップとプリント配線板との間に、信号品質には影響を与えずグランドを伝わるノイズを抑制させる対策を施したインターポーザ基板を介在させる。上述のインターポーザ基板により、グランド配線を伝わるノイズを磁性薄膜によって反射あるいは吸収させることが可能となる。さらに、信号配線と磁性薄膜との間の距離が一定に保たれれば、信号の減衰や配線における特性インピーダンスの不連続に伴う信号の反射を防ぐことができる。
従って、本発明の第３の実施形態に係るインターポーザ基板によっても、第１及び第２の実施形態と同様に、集積回路の信号品質に影響を与えることなく、集積回路からプリント配線板へのノイズの漏洩を抑えることができる。
次に、本発明の実施形態に係る実施例について図面を参照して説明する。なお、本発明の実施例においては、第３の実施形態に係るインターポーザ基板の例として二つの実施例（実施例１及び実施例２）と一つの比較例をあげ、インターポーザ基板における当該の電源−グランド配線の透過特性の違いについて説明する。
（実施例１）
実施例１では、図９Ｂに示すように、電源配線１３及びグランド配線１４の上に磁性薄膜１７として厚さ３μｍのフェライト膜をめっき法により形成した例を示す。
まず、フェライト膜が図９Ｂに示した磁性薄膜１７の形状となるように、フェライト膜を形成しない領域にマスクとなるレジスト材を塗布した。その後、インターポーザ基板３１表面に水酸基を吸着させ、そのインターポーザ基板３１を鉄イオン含有水溶液中に浸漬させ、酸化剤によって鉄イオンを酸化することによって、インターポーザ基板３１表面にフェライト薄膜を形成した。フェライト膜形成後に、レジスト材をアセトンにより除去し、図９Ｂのような所望の形状の磁性薄膜であるフェライト膜を得た。
フェライト膜を形成したインターポーザ基板３１上にＬＳＩチップ３２を実装し、インターポーザ基板３１とＬＳＩチップ３２とをボンディングワイヤ３５によって電気的に接続した。ＬＳＩチップ３２を実装したインターポーザ基板３１は、はんだボール３７によってプリント配線板３３に実装した。インターポーザ基板３１の電源配線１３とグランド配線１４は、ＬＳＩチップ３２のデジタル回路ブロックの電源系統及びプリント配線板３３の電源系統と電気的に接続されている。このように形成されたＬＳＩチップ３２を実装済みのプリント配線板３３は、図３に示したような構成となる。
また、信号配線１２の幅は６０μｍであるため、信号配線１２とフェライト膜１７との間隔は、信号配線１２の幅の１／２以上の値となる３０μｍ以上であることが好ましい。そのため、実施例１においては、信号配線１２と磁性薄膜１７の間との最短距離ｄを５０μｍとした。さらに、信号の減衰や配線における特性インピーダンスの不連続に伴う信号の反射を防ぐため、信号配線１２と磁性薄膜１７との間隔を５０μｍで一定とした。
（実施例２）
実施例２では、図９Ｂに示すように、電源配線１３及びグランド配線１４の上に磁性薄膜１７として厚さ３０μｍの樹脂磁性体複合膜をスクリーン印刷法により形成した例を示す。
まず、樹脂磁性体複合膜を形成するための印刷用の原料として、コバルト−鉄−ホウ素系微粒子材料とエポキシ樹脂を混合攪拌し、磁性微粒子の含有量が８０ｗｔ％となるペースト状磁性材料を調整した。次に、磁性薄膜１７を形成しない部分を隠したスクリーンを用いて、図９Ｂのような磁性薄膜１７のパターンとなるように、インターポーザ基板上にペースト状磁性材料を印刷した。パターン形成後、ペースト状磁性材料に含まれる溶媒を蒸発させて樹脂を固化させ、厚さ３０μｍの樹脂磁性体複合膜を形成させた。
実施例１と同様に、上記のように樹脂磁性体複合膜を形成させたインターポーザ基板を介して、ＬＳＩチップ３２をプリント配線板３３に実装した。実施例１と同様に、インターポーザ基板３１の電源配線１３とグランド配線１４は、ＬＳＩチップ３２のデジタル回路ブロックの電源系統及びプリント配線板３３の電源系統と電気的に接続されている。このように形成されたＬＳＩチップ３２をプリント配線板３３に実装済みのプリント基板３０は、図３に示したような構成となる。
また、実施例１と同様に、実施例２においては、信号配線１２と磁性薄膜１７の間との最短距離ｄを５０μｍとした。さらに、信号の減衰や配線における特性インピーダンスの不連続に伴う信号の反射を防ぐため、信号配線１２と磁性薄膜１７との間隔を５０μｍで一定とした。
（比較例）
比較例は、図９Ａに示すように、電源配線１３及びグランド配線１４の上に磁性薄膜１７を形成しない場合である。比較例では、電源配線１３及びグランド配線１４上に磁性薄膜１７を設けていないため、伝導ノイズの抑制対策を行っていない場合を示している。
実施例１と同様に、比較例のインターポーザ基板を介して、ＬＳＩチップ３２とプリント配線板３３とを接続した。実施例１と同様に、インターポーザ基板３１の電源配線１３とグランド配線１４は、ＬＳＩチップ３２のデジタル回路ブロックの電源系統及びプリント配線板３３の電源系統と電気的に接続されている。このように形成されたＬＳＩチップ３２をプリント配線板３３に実装済みのプリント基板３０は、図３に示したような構成となる。
（実験結果）
図１０には、実施例１、２及び比較例のインターポーザ基板表面における電源−グランド配線間の透過特性を示した。
図１０の透過特性は、インターポーザ基板表面（図４）のボンディング用パッド４５を入力ポート、裏面（図５）のはんだボール用パッド５５を出力ポートとした。
比較例（点線）の透過特性において、２ＧＨｚにおける挿入損失は０．０５ｄＢにも満たない。すなわち、比較例では、伝導ノイズがほとんど減衰せずに入力ポートから出力ポートへと伝わっている。
それに対し、実施例１（実線）の透過特性において、２ＧＨｚにおける挿入損失は約３．６ｄＢとなっている、また、実施例２（一点鎖線）の透過特性においては、２ＧＨｚにおける挿入損失は約０．３ｄＢとなっている。
この結果は、実施例１のようなフェライト薄膜の存在により、インターポーザ基板における当該の電源−グランド配線への伝導ノイズが抑制されたことを示す。すなわち、図３の構成をとると、ＬＳＩチップ３２の電源−グランド配線からプリント配線板３３への伝導ノイズの漏洩がインターポーザ基板３１によって抑制されることを示す。また、実施例１のフェライト薄膜ほどではないが、実施例２の樹脂磁性体複合膜も伝導ノイズの漏洩を抑制する効果があることを確認できる。
以上、実施形態及び実施例を参照して本願発明を説明してきたが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
本発明の配線基板をインターポーザ基板として適用すれば、ＬＳＩにおける入出力信号の品質を劣化させることなくＬＳＩの電源系からプリント配線板電源系を伝播するノイズを抑制することができる。その結果、通信品質を劣化させることなく効果的にノイズ対策を施した無線機器などといった電子機器を提供することが出来る。
この出願は、２０１３年２月２７日に出願された日本出願特願２０１３−０３６９３８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１１ 配線基板
１２ 信号配線
１３ 電源配線
１４ グランド配線
１７ 磁性薄膜
１９ ボンディング用パッド
３２ ＬＳＩチップ
３５ ボンディングワイヤ
３０ プリント基板
３１ インターポーザ基板
３７ はんだボール
３３ プリント配線板
４１ ＬＳＩ側パターン
４３ ＬＳＩ側配線
４５ ボンディング用パッド
４７ ビア
５１ プリント配線板側パターン
５３ プリント配線板側配線
５５ はんだボール用パッド
１００ プリント基板
１０１ プリント配線板
１０２ 電源プレーン
１０３ グランドプレーン
１０４ ＥＢＧ構造
１０５ 高インピーダンス面
１０６ ビア
１０７ ＬＳＩパッケージ

Claims (10)

  1. 集積回路を含む電子部品をプリント配線板に実装する際に介在させる配線基板であって、
    前記電子部品からの信号を伝送する信号配線と、
    前記電子部品へ電源電圧を供給する電源配線と、
    前記電源配線を直接被覆する磁性薄膜とを有し、
    前記磁性薄膜は、前記信号配線と間隔をあけて配置されることを特徴とする配線基板。
  2. 前記信号配線と前記磁性薄膜との最近接箇所が特定の距離以上離れていることを特徴とする請求項１に記載の配線基板。
  3. 前記磁性薄膜は、前記信号配線に沿って一定の距離となるように形成されていることを特徴とする請求項１または２に記載の配線基板。
  4. 前記信号配線と前記磁性薄膜とは、少なくとも前記信号配線の幅の長さの半分以上の間隔をあけていることを特徴とする請求項１乃至３のいずれか一項に記載の配線基板。
  5. 前記磁性薄膜は、フェライトを含む材料からなることを特徴とする請求項１乃至４のいずれか一項に記載の配線基板。
  6. 前記磁性薄膜は、樹脂中に磁性粒子を分散させた樹脂磁性体複合膜であることを特徴とする請求項１乃至４のいずれか一項に記載の配線基板。
  7. 請求項１乃至６のいずれか一項に記載の配線基板に前記電子部品を実装したことを特徴とする半導体装置。
  8. 請求項１乃至６のいずれか一項に記載の配線基板を介在させて、前記電子部品を前記プリント配線板に実装したことを特徴とするプリント基板。
  9. 集積回路を含む電子部品をプリント配線板上に実装する際に介在させる配線基板の製造方法であって、
    前記電子部品からの信号を伝送する信号配線と、前記電子部品へ電源電圧を供給する電源配線とを形成し、
    前記信号配線と間隔が空くように磁性薄膜で前記電源配線を直接被覆することを特徴とする配線基板の製造方法。
  10. 前記磁性薄膜を形成する際に、前記磁性薄膜と前記信号配線との距離が前記信号配線に沿って一定となるように前記磁性薄膜で前記電源配線を直接被覆することを特徴とする請求項９に記載の配線基板の製造方法。
JP2015502760A 2013-02-27 2014-02-24 配線基板、半導体装置、プリント基板及び配線基板の製造方法 Active JP6350513B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013036938 2013-02-27
JP2013036938 2013-02-27
PCT/JP2014/000948 WO2014132610A1 (ja) 2013-02-27 2014-02-24 配線基板、半導体装置、プリント基板及び配線基板の製造方法

Publications (2)

Publication Number Publication Date
JPWO2014132610A1 true JPWO2014132610A1 (ja) 2017-02-02
JP6350513B2 JP6350513B2 (ja) 2018-07-04

Family

ID=51427889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015502760A Active JP6350513B2 (ja) 2013-02-27 2014-02-24 配線基板、半導体装置、プリント基板及び配線基板の製造方法

Country Status (3)

Country Link
US (1) US20160029477A1 (ja)
JP (1) JP6350513B2 (ja)
WO (1) WO2014132610A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6662102B2 (ja) * 2016-02-29 2020-03-11 富士ゼロックス株式会社 光学装置の製造方法、基板装置、光学装置及び光学装置の製造装置
JP2019039870A (ja) * 2017-08-28 2019-03-14 ファナック株式会社 検出装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04352498A (ja) * 1991-05-30 1992-12-07 Mitsui Toatsu Chem Inc 高透磁率を有する電磁シールド用絶縁ペースト
JP2009038250A (ja) * 2007-08-02 2009-02-19 Shin Etsu Polymer Co Ltd 伝導ノイズ抑制構造体および配線回路基板
JP2011049198A (ja) * 2009-08-25 2011-03-10 Nec Tokin Corp リードフレーム及びインターポーザ
JP2013004947A (ja) * 2011-06-22 2013-01-07 Nec Tokin Corp インターポーザ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03126099U (ja) * 1990-04-02 1991-12-19
US5729047A (en) * 1996-03-25 1998-03-17 Micron Technology, Inc. Method and structure for providing signal isolation and decoupling in an integrated circuit device
JP3055488B2 (ja) * 1997-03-03 2000-06-26 日本電気株式会社 多層プリント基板及びその製造方法
JPH1154861A (ja) * 1997-08-04 1999-02-26 Sony Corp 配線基板
JPH1197810A (ja) * 1997-09-17 1999-04-09 Toshiba Corp 回路基板
JP3214472B2 (ja) * 1998-12-04 2001-10-02 日本電気株式会社 多層プリント回路基板
JP2001135900A (ja) * 1999-11-05 2001-05-18 Tdk Corp プリント回路基板
SG100666A1 (en) * 2000-04-04 2003-12-26 Nec Tokin Corp Wiring board comprising granular magnetic film
KR100533097B1 (ko) * 2000-04-27 2005-12-02 티디케이가부시기가이샤 복합자성재료와 이것을 이용한 자성성형재료, 압분 자성분말성형재료, 자성도료, 복합 유전체재료와 이것을이용한 성형재료, 압분성형 분말재료, 도료, 프리프레그및 기판, 전자부품
US6846738B2 (en) * 2002-03-13 2005-01-25 Micron Technology, Inc. High permeability composite films to reduce noise in high speed interconnects
US7235457B2 (en) * 2002-03-13 2007-06-26 Micron Technology, Inc. High permeability layered films to reduce noise in high speed interconnects
US6970053B2 (en) * 2003-05-22 2005-11-29 Micron Technology, Inc. Atomic layer deposition (ALD) high permeability layered magnetic films to reduce noise in high speed interconnection
TWI295102B (en) * 2006-01-13 2008-03-21 Ind Tech Res Inst Multi-functional substrate structure
US7843302B2 (en) * 2006-05-08 2010-11-30 Ibiden Co., Ltd. Inductor and electric power supply using it
US8134084B2 (en) * 2006-06-30 2012-03-13 Shin-Etsu Polymer Co., Ltd. Noise-suppressing wiring-member and printed wiring board
WO2008114519A1 (ja) * 2007-03-16 2008-09-25 Nec Corporation 伝送線路フィルタ
TWI379621B (en) * 2007-08-02 2012-12-11 Shinetsu Polymer Co Conductive noise suppressing structure and wiring circuit substrate
JP5082060B2 (ja) * 2008-05-22 2012-11-28 学校法人明星学苑 低特性インピーダンス電源・グランドペア線路構造
JP2015192555A (ja) * 2014-03-28 2015-11-02 株式会社東芝 半導体装置
JP6497649B2 (ja) * 2015-01-30 2019-04-10 国立大学法人 岡山大学 印刷配線板およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04352498A (ja) * 1991-05-30 1992-12-07 Mitsui Toatsu Chem Inc 高透磁率を有する電磁シールド用絶縁ペースト
JP2009038250A (ja) * 2007-08-02 2009-02-19 Shin Etsu Polymer Co Ltd 伝導ノイズ抑制構造体および配線回路基板
JP2011049198A (ja) * 2009-08-25 2011-03-10 Nec Tokin Corp リードフレーム及びインターポーザ
JP2013004947A (ja) * 2011-06-22 2013-01-07 Nec Tokin Corp インターポーザ

Also Published As

Publication number Publication date
JP6350513B2 (ja) 2018-07-04
WO2014132610A1 (ja) 2014-09-04
US20160029477A1 (en) 2016-01-28

Similar Documents

Publication Publication Date Title
TWI634639B (zh) 電子電路封裝
US10170431B2 (en) Electronic circuit package
US9966343B2 (en) Electronic circuit package
JP6328698B2 (ja) 電子回路パッケージ
US9768154B2 (en) Semiconductor package and manufacturing method therefor
US10879142B2 (en) Electronic component
JP2017199896A (ja) 電子回路パッケージ
US20130215587A1 (en) Multilayer wiring board and electronic device
TW201616632A (zh) 半導體封裝元件
TWI606472B (zh) 使用複合磁性密封材料之電子電路封裝
US9713259B2 (en) Communication module
CN103929933A (zh) 抑制电磁波干扰结构及具有该结构的软性印刷电路板
JPWO2009050843A1 (ja) 電子デバイス
US20150123251A1 (en) Semiconductor package
TW201515530A (zh) 電路板高頻信號連接墊的抗衰減結構
JP6350513B2 (ja) 配線基板、半導体装置、プリント基板及び配線基板の製造方法
JP2018019057A (ja) 電子回路パッケージ
US10149417B2 (en) Magnetism suppressing sheet and manufacturing method thereof
US20140339688A1 (en) Techniques for the cancellation of chip scale packaging parasitic losses
JP4309433B2 (ja) 半導体装置
JP6318761B2 (ja) 半導体モジュール
KR20160010640A (ko) 공통 모드 필터 및 그 제조 방법
TWM467555U (zh) 可抗電磁波之積層結構
JP6269233B2 (ja) 半導体モジュール
KR20150083340A (ko) 공통 모드 필터 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180508

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180521

R150 Certificate of patent or registration of utility model

Ref document number: 6350513

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150