TWI606472B - 使用複合磁性密封材料之電子電路封裝 - Google Patents

使用複合磁性密封材料之電子電路封裝 Download PDF

Info

Publication number
TWI606472B
TWI606472B TW105137816A TW105137816A TWI606472B TW I606472 B TWI606472 B TW I606472B TW 105137816 A TW105137816 A TW 105137816A TW 105137816 A TW105137816 A TW 105137816A TW I606472 B TWI606472 B TW I606472B
Authority
TW
Taiwan
Prior art keywords
magnetic
electronic circuit
filler
circuit package
resin
Prior art date
Application number
TW105137816A
Other languages
English (en)
Other versions
TW201737271A (zh
Inventor
川畑賢一
Original Assignee
Tdk股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tdk股份有限公司 filed Critical Tdk股份有限公司
Publication of TW201737271A publication Critical patent/TW201737271A/zh
Application granted granted Critical
Publication of TWI606472B publication Critical patent/TWI606472B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Soft Magnetic Materials (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Compositions Of Macromolecular Compounds (AREA)

Description

使用複合磁性密封材料之電子電路封裝
本發明係關於電子電路封裝，特別係關於使用複合磁性材料作為塑膜材料的電子電路封裝。
近年，智慧手機等電子機器係採用高性能無線通訊電路與數位式晶片，所使用半導體IC的動作頻率亦有上升的傾向。又，具有將複數半導體IC利用最短佈線連接之2.5D構造或3D構造的系統級封裝(SIP)化正加速中，預測今後電源系電路的模組化亦會增加。又，預測由多數電子零件(電感器、電容器、電阻、濾波器等被動零件；電晶體、二極體等主動零件；半導體IC等積體電路零件；以及其他電子電路構成所必要的零件之統稱)模組化的電子電路模組今後亦將越形增加，該等統稱的電子電路封裝將因智慧手機等電子機器的高機能化及小型化、薄型化，而有高密度安裝的傾向。該等傾向顯示單方面因雜訊造成的錯誤動作與電磁干擾(electromagnetic interference)趨於明顯，習知的雜訊對策較難防止錯誤動作或電磁干擾。所以，近年有朝電子電路封裝的自屏蔽化演進，有提案利用導電性糊膏、或鍍敷、濺鍍法施行電磁屏蔽，且已 然實用化，今後將要求更高的屏蔽特性。
為實現此項要求，近年有提案使塑模材料自體具有磁屏蔽特性的電子電路封裝。例如專利文獻1所揭示的電子電路封裝用塑模材料，係添加具氧化被膜之軟磁性體粉末的複合磁性密封材料。
然而，習知複合磁性密封材料會有熱膨脹係數偏大的問題。所以，在複合磁性密封材料與封裝基板或電子零件之間會發生熱膨脹係數失配情形，結果在塑模成形後依具條帶形狀集合基板的狀態發生大翹曲、或經個片化後的電子電路封裝在安裝迴焊時會出現連接性構成問題程度的較大翹曲。以下，針對此現象進行說明。
近年，針對半導體封裝或電子零件模組有提案各種構造體且已然實用化，目前主流一般採用在有機多層基板上安裝半導體IC等電子零件，再將其上部與周圍利用樹脂密封材料施行塑模成形的構造。具有此種構造的半導體封裝或電子零件模組，依集合基板的狀態施行塑模成形後，再利用晶割等施行個片化處理而製作。
此項構造因為係由不同物性的有機多層基板與樹脂密封材料構成所謂的「雙金屬」，因而會因熱膨脹係數差、玻璃轉移、塑模材料硬化收縮等要因發生翹曲。為抑制此現象，必需儘可能使熱膨脹係數等物性一致。近年，半導體封裝或電子電路模組所使用的有機多層基板因要求低輪廓，而有日益朝薄板化及多層化進展的傾向。為能在達成此項要求的狀態下，實現供確保薄基板操作性的高 剛性與低熱膨脹化，一般係使用玻璃轉移溫度較高的基板材料、在基板材料中添加低熱膨脹率的填料、使用更低熱膨脹係數的玻璃纖維布。
另一方面，因基板上所搭載的半導體IC及電子零件、與塑模材料間之物性差亦會生成應力，因而會造成塑模材界面剝離、電子零件或塑模材龜裂等各種問題。半導體IC係使用矽，矽的熱膨脹係數係3.5ppm/℃，而陶瓷電容器、電感器等煅燒式晶片零件的熱膨脹係數係10ppm/℃左右。
所以，塑模材料亦要求低熱膨脹化，市售有低至10ppm/℃的材料。將塑模材料施行低熱膨脹化的手法，當然係採用低熱膨脹的環氧樹脂，將0.5ppm/℃與熱膨脹係數非常低的熔融二氧化矽，依高填充率調配於密封樹脂中的手法。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開平10-64714號公報
另一方面，一般磁性材料的熱膨脹係數偏高。所以，如專利文獻1所記載，在塑模樹脂中添加一般軟磁性體粉末的複合磁性密封材料，會有無法達成目標低熱膨脹係數的問題。
所以，本發明目的在於提供：將低熱膨脹係數的複合磁性密封材料使用作為塑模材料的電子電路封裝。
本發明的電子電路封裝，係具備有：基板、搭載於上述基板表面上的電子零件、以及覆蓋上述基板之上述表面而嵌入上述電子零件的磁性塑模樹脂；其中，上述磁性塑模樹脂係具備有：樹脂材料、以及調配於上述樹脂材料中且調配比為30~85體積%的填料；上述填料係包含在Fe中含有以Ni為主成分之金屬材料32~39重量%的磁性填料，藉此上述磁性塑模樹脂之熱膨脹係數為15ppm/℃以下。
根據本發明，因為使用熱膨脹係數較低的磁性填料，因而可將由複合磁性密封材料所構成磁性塑模樹脂的熱膨脹係數設為15ppm/℃以下。因此，可防止基板翹曲、塑模材界面剝離、塑模材龜裂等情形。
本發明中，上述金屬材料相對於上述磁性填料全體，亦可更進一步含有0.1~8重量%的Co。依此的話，便可更加降低由複合磁性密封材料所構成磁性塑模樹脂的熱膨脹係數。
本發明中，上述填料亦可更進一步含有非磁性填料。依此的話，可更加降低由複合磁性密封材料所構成磁性塑模樹脂的熱膨脹係數。此情況，上述非磁性填料的量相對於上述磁性填料與上述非 磁性填料的合計，較佳係1~40體積%。依此的話，可在確保充分磁特性的狀態下，更加降低由複合磁性密封材料所構成磁性塑模樹脂的熱膨脹係數。此情況，上述非磁性填料較佳係含有從SiO2、ZrW2O8、(ZrO)2P2O7、KZr2(PO4)3及Zr2(WO4)(PO4)2所構成群組中選擇至少一材料。因為該等材料的熱膨脹係數非常低、或具有負值，因而可更加降低由複合磁性密封材料所構成磁性塑模樹脂的熱膨脹係數。
本發明中，上述磁性填料的形狀較佳係略球狀。依此的話，可提高複合磁性密封材料中的磁性填料比例。
本發明中，上述磁性填料的表面較佳係施行絕緣塗層，更佳係上述絕緣塗層的膜厚為10nm以上。依此的話，可將由複合磁性密封材料所構成磁性塑模樹脂的體積電阻率提高至例如1010Ω．cm以上，便可確保電子電路封裝用塑模材料所要求的絕緣特性。
本發明中，上述樹脂材料較佳係熱硬化性樹脂材料，而上述熱硬化性樹脂材料較佳係含有從環氧樹脂、酚樹脂、氨酯樹脂、聚矽氧樹脂及醯亞胺樹脂所構成群組中選擇至少一材料。
本發明的電子電路封裝亦可更進一步具備有在上述電子零件與上述磁性塑模樹脂之間設置的非磁性構件。依此的話，可抑制因電子零件與磁性塑模樹脂相靠近而造成的電子零件特性變動等。
本發明的電子電路封裝較佳係更進一步具備有連接於上述基板上所設置之電源圖案，且覆蓋上述磁性塑模樹脂的金屬膜。依此的話，可獲得能合併具有電磁屏蔽機能與磁屏蔽機能的複合屏蔽構造。
此情況，上述金屬膜較佳係以從Au、Ag、Cu及Al所構成群組中選擇至少1種金屬為主成分，較佳係上述金屬膜的表面由抗氧化被覆所覆蓋著。又，較佳係上述電源圖案露出於上述基板的側面，而上述金屬膜鄰接於在上述基板的上述側面露出之上述電源圖案。依此的話，可輕易且確實地將金屬膜連接於電源圖案。
依此，因為本發明電子電路封裝係將熱膨脹係數較小的磁性塑模樹脂使用為塑模材料，因而在確保磁屏特性的狀態下，可防止基板翹曲、塑模材界面剝離、塑模材龜裂等情形。
2‧‧‧複合磁性密封材料
4‧‧‧樹脂材料
6‧‧‧磁性填料
7‧‧‧絕緣塗層
8‧‧‧非磁性填料
11A、11B、12A、13A~13E、14A‧‧‧電子電路封裝
20‧‧‧基板
20A‧‧‧集合基板
21‧‧‧基板表面
22‧‧‧基板背面
23‧‧‧焊盤圖案
24‧‧‧焊料
25‧‧‧內部佈線
25G‧‧‧電源圖案
26‧‧‧外部端子
27‧‧‧基板之側面
27a‧‧‧基板之側面上部
27b‧‧‧基板之側面下部
27c‧‧‧基板之段差部分
28G‧‧‧電源圖案
31、32‧‧‧電子零件
40‧‧‧磁性塑模樹脂
41‧‧‧磁性塑模樹脂之上面
42‧‧‧磁性塑模樹脂之側面
43‧‧‧溝
50‧‧‧非磁性構件
60‧‧‧金屬膜
70‧‧‧絕緣膜
80‧‧‧模具
81‧‧‧流路
圖1係表示本發明第1實施形態的電子電路封裝構成之剖視圖。
圖2係表示第1實施形態變化例的電子電路封裝構成之剖視圖。
圖3係用於說明圖1所示電子電路封裝之製造方法的步驟圖。
圖4係用於說明圖1所示電子電路封裝之製造方法的步驟圖。
圖5係用於說明圖1所示電子電路封裝之製造方法的步驟圖。
圖6係用於說明複合磁性密封材料構成的示意圖。
圖7係表示磁性填料的Ni比率、與複合磁性密封材料的熱膨脹係數及導磁率間之關係圖。
圖8係表示磁性填料的Ni比率、與複合磁性密封材料的熱膨脹係數間之關係圖。
圖9係表示磁性填料的Ni比率、與複合磁性密封材料的導磁率間之關係圖。
圖10係表示磁性填料的Co比率、與複合磁性密封材料的熱膨脹係數及導磁率間之關係圖。
圖11係表示非磁性填料的添加比率、與複合磁性密封材料的熱膨脹係數間之關係圖。
圖12係表示在磁性填料表面上有無形成絕緣塗層、與體積電阻率間之關係圖。
圖13係表示在磁性填料表面上所形成絕緣塗層的膜厚、與體積電阻率間之關係圖。
圖14係表示磁性填料的體積電阻率、與複合磁性密封材料的體積電阻率間之關係圖。
圖15係表示本發明第2實施形態的電子電路封裝構成之剖視圖。
圖16係用於說明圖15所示電子電路封裝之製造方法的步驟圖。
圖17係用於說明圖15所示電子電路封裝之製造方法的步驟圖。
圖18係用於說明圖15所示電子電路封裝之製造方法的步驟 圖。
圖19係表示本發明第3實施形態的電子電路封裝構成之剖視圖。
圖20係表示第3實施形態的第1變化例之電子電路封裝構成的剖視圖。
圖21係表示第3實施形態的第2變化例之電子電路封裝構成的剖視圖。
圖22係表示第3實施形態的第3變化例之電子電路封裝構成的剖視圖。
圖23係表示第3實施形態的第4變化例之電子電路封裝構成的剖視圖。
圖24係表示圖19所示電子電路封裝雜訊衰減量的圖。
圖25係表示圖19所示電子電路封裝所含金屬膜的膜厚、與雜訊衰減量間之關係圖。
圖26係表示圖19所示電子電路封裝所含金屬膜的膜厚、與雜訊衰減量間之關係圖。
圖27係表示圖19所示電子電路封裝所含金屬膜的膜厚、與雜訊衰減量間之關係圖。
圖28係表示圖1及圖19所示電子電路封裝，在升溫及降溫時基板翹曲量的圖。
圖29係表示比較例的電子電路封裝，在升溫及降溫時基板翹曲量的圖。
圖30係表示本發明第4實施形態的電子電路封裝構成之剖視圖。
圖31係用於說明圖30所示電子電路封裝之製造方法的步驟圖。
圖32係用於說明圖30所示電子電路封裝之製造方法的步驟圖。
圖33係表示組成1~組成3之表。
圖34係表示實施例測定結果之表。
圖35係表示實施例測定結果之表。
以下，參照所附圖式，針對本發明較佳實施形態進行詳細說明。
<第1實施形態>
圖1所示係本發明第1實施形態的電子電路封裝11A之構成剖視圖。
如圖1所示，本實施形態的電子電路封裝11A係具備有：基板20、搭載於基板20上的複數電子零件31、32、以及將電子零件31、32依嵌入的方式覆蓋基板20之表面21的磁性塑模樹脂40。
關於本實施形態電子電路封裝11A的種類並無特別的限定，可舉例如：處置高頻信號的高頻模組、施行電源控制的電源模組、具2.5D構造或3D構造的系統級封裝(SIP)、無線通訊用或數位電路用半導體封裝等。圖1中僅圖示2個電子零件31、32，但實際上內建有更多的電子零件。
基板20係具有內部嵌入多數佈線的雙面及多層佈線構造，可為：FR-4、FR-5、BT、氰酸酯、酚、醯亞胺等熱硬化性樹脂基材之有機基板；液晶高分子等熱可塑性樹脂基材之有機基板；LTCC基板、HTCC基板、可撓性基板等，無關種類。本實施形態的基板20係4層構造，具有：在基板20的表面21與背面22所形成的佈線層、以及嵌入內部的2層佈線層。在基板20的表面21上形成複數焊盤圖案23。焊盤圖案23係用於與電子零件31、32連接的內部電極，二者係經由焊料24(或導電性糊膏)呈電氣式且機械式連接。作為一例係有電子零件31為控制器等半導體晶片，而電子零件32為電容器或線圈等被動零件。電子零件的一部分(例如薄型化半導體晶片等)亦可嵌入基板20中。
焊盤圖案23係經由在基板20內部所形成的內部佈線25，連接於在基板20的背面22所形成的外部端子26。實際使用時，電子電路封裝11A被安裝於未圖示的母板等之上，再將母板上的焊盤圖案與電子電路封裝11A的外部端子26進行電氣式連接。構成焊盤圖案23、內部佈線25及外部端子26的導體材料，係可為銅、銀、金、鎳、鉻、鋁、鈀、銦等金屬、或其金屬合金，亦可為將樹脂或玻璃作為黏結劑的導電材料，當基板20係有機基板或可撓性基板的情況，就成本或導電率等觀點而言，較佳係使用銅、銀。該等導電材料的形成方法係可使用：印刷、電鍍、箔積層、濺鍍、蒸鍍、噴墨等方法。
磁性塑模樹脂40係將電子零件31、32依嵌入的方式覆蓋基板 20的表面21而設置。磁性塑模樹脂40係屬於塑模構件，且亦具有磁屏蔽的機能。本實施形態中，磁性塑模樹脂40的側面42與基板20的側面27係構成同一平面。關於磁性塑模樹脂40的詳細內容後有詳述，相較於習知磁性塑模樹脂之下，利用熱膨脹係數非常小(例如15ppm/℃以下)的複合磁性密封材料構成。因為磁性塑模樹脂40鄰接於電子零件31、32或焊盤圖案23，因而其體積電阻率必需充分高，具體而言較佳係1010Ω．cm以上。
再者，高頻電感器等電子零件若與磁性塑模樹脂40間之距離過於靠近，則會有導致電感值等特性從設計值變動的情況。此情況下，藉由該電子零件之一部分或全部利用非磁性構件覆蓋，便可減輕特性的變動。圖2所示係變化例的電子電路封裝11B之構成剖視圖，就電子零件32係利用非磁性構件50覆蓋之處，不同於圖1所示電子電路封裝11A。非磁性構件50係可使用一般的樹脂。若使此種非磁性構件50介設於電子零件32與磁性塑模樹脂40之間，因為電子零件32與磁性塑模樹脂40間之距離分開，故而可減輕電感值等特性的變動。
其次，針對本實施形態電子電路封裝11A之製造方法進行說明。
圖3~圖5係用於說明電子電路封裝11A的製造方法之步驟圖。
首先，如圖3所示，準備具有多層佈線構造的集合基板20A。在集合基板20A的表面21形成複數焊盤圖案23，在集合基板20A 的背面22形成複數外部端子26。又，在集合基板20A的內層形成複數內部佈線25。另外，圖3所示虛線a係爾後在晶割步驟中應被切斷的部分。
其次，如圖3所示，依連接於焊盤圖案23的方式，在集合基板20A的表面21上搭載複數電子零件31、32。具體而言，只要在焊盤圖案23上供應焊料24之後，搭載電子零件31、32，藉由施行迴焊將電子零件31、32連接於焊盤圖案23便可。
其次，如圖4所示，將電子零件31、32依嵌入的方式，利用磁性塑模樹脂40覆蓋集合基板20A的表面21。磁性塑模樹脂40的形成方法係可採取利用：轉印成形、壓縮成形、射出成形、注模、真空注模、點膠、狹縫噴嘴施行的方法等。
然後，如圖5所示，若沿虛線a切斷集合基板20A將基板20個片化，便完成本實施形態的電子電路封裝11A。
其次，針對構成磁性塑模樹脂40的複合磁性密封材料進行詳細說明。
圖6係用於說明構成磁性塑模樹脂40的複合磁性密封材料之構成示意圖。
如圖6所示，構成磁性塑模樹脂40的複合磁性密封材料2，係 由：樹脂材料4、以及調配於樹脂材料4中的磁性填料6與非磁性填料8構成。雖無特別的限定，但樹脂材料4較佳係以熱硬化性樹脂材料為主成分。具體而言，較佳係以環氧樹脂、酚樹脂、胺酯樹脂、聚矽氧樹脂或醯亞胺樹脂為主成分，更佳係使用環氧樹脂或酚樹脂系半導體密封材料所用的主劑與硬化劑。
最佳係利用末端具反應性環氧基的環氧樹脂，與各種硬化劑及硬化促進劑進行組合。環氧樹脂之例係可舉例如：雙酚A型、雙酚F型、苯氧基、萘、多官能型(雙環戊二烯型等)、聯苯型(雙官能)及特殊構造型，能低熱膨脹化的聯苯、萘、雙環戊二烯型等較為有用。硬化劑或硬化促進劑之例係可舉例如：胺系化合物脂環族二胺、芳香族二胺、其他的胺系(咪唑、三級胺)、酸酐系化合物(主要為高溫硬化劑)、酚樹脂(酚醛清漆型、甲酚酚醛清漆型等)、胺樹脂、雙氰胺、路易士酸錯合物。材料的混練方法係可適當使用：捏和機或三輥機、混合器等公知方法。
磁性填料6係由Fe-Ni系材料構成，以Ni為主成分的金屬材料係含有32重量%以上且39重量%以下。其餘佔61~68重量%的元素係Fe。磁性填料6的調配比相對於複合磁性密封材料2全體係30體積%以上且85體積%以下。其理由係若磁性填料6的調配比未滿30體積%，則較難獲得充分的磁特性，而若磁性填料6的調配比超過85體積%，則較難確保流動性等密封材料所必要的諸項特性。
以Ni為主成分的金屬材料亦可含有少量Co。即，Ni的一部分亦可利用Co進行取代。依此的話，可更加降低複合磁性密封材料2的熱膨脹係數。Co的添加量相對於磁性填料6全體，較佳係0.1重量%以上且8重量%以下。
關於磁性填料6的形狀並無特別的限定，為施行高填充化亦可設為球狀，且依成為最密填充的方式，摻合、調配複數粒度分佈的填料。又，若將磁性填料6設為略球形，亦可減輕對電子零件施行塑模時的損傷。特別係為達最密填充化或高填充化，磁性填料6的形狀較佳係正球。磁性填料6較佳係振實密度高、粉末比表面積小。磁性填料6的形成方法係有：水霧化法、氣體霧化法、離心盤式噴霧法等方法，其中，最佳係能獲得高振實密度、且能縮小比表面積的氣體霧化法。
雖無特別的限定，針對磁性填料6的表面為能提升流動性、密接性、絕緣性，便利用由Si、Al、Ti、Mg等金屬的氧化物、或有機材料構成的絕緣塗層7被覆。為充分提高複合磁性密封材料2的體積電阻率，較佳係將絕緣塗層7的膜厚設為10nm以上。絕緣塗層7係可在磁性填料6的表面上，藉由施行熱硬化性材料的塗佈處理、或者四乙氧基矽烷或四甲氧基矽烷的金屬烷氧化物之脫水反應而形成氧化膜，最佳係施行氧化矽的塗佈被膜形成。又，更適宜係在其上面更進一步施行有機官能性偶合處理。
本實施形態的複合磁性密封材料2係含有非磁性填料8。非磁 性填料8較佳係使用SiO2、ZrW2O8、(ZrO)2P2O7、KZr2(PO4)3或Zr2(WO4)(PO4)2等，具有熱膨脹係數較小於磁性填料6的材料、或熱膨脹係數為負值的材料。若將此種非磁性填料8添加於複合磁性密封材料2中，便可更加降低熱膨脹係數。又，亦可添加氧化鋁、氧化鎂之類的難燃劑；用於著色的碳黑、顏料或染料；用於提升滑順性、流動性、分散．混練性而經粒徑100nm以下之表面處理的奈米二氧化矽；用於提升脫模性的蠟成分等。其中，本發明中構成磁性塑模樹脂40的複合磁性密封材料並非必需含有非磁性填料。
再者，為提升密接性或流動性，亦可對磁性填料6或非磁性填料8的表面施行有機官能性偶合處理。有機官能性偶合處理係只要利用公知的濕式或乾式實施便可，亦可為整體摻合法。又，為提升濕潤性等，亦可將磁性填料6或非磁性填料8的表面利用熱硬化性樹脂施行塗佈。
添加非磁性填料8的情況，非磁性填料8的量相對於磁性填料6與非磁性填料8的合計，較佳係1體積%以上且40體積%以下。換言之，磁性填料6的1體積%以上且40體積%以下可利用非磁性填料8取代。其理由係若非磁性填料8的添加量未滿1體積%，便幾乎無法獲得添加非磁性填料8的效果，而若非磁性填料8的添加量超過40體積%，則磁性填料6的量過少，較難確保充分的磁特性。
複合磁性密封材料2的形態係可任意為液態狀及固態狀，依照配合成形方法所選擇的主劑與硬化劑會有不同的形態。固態狀複合 磁性密封材料2係若屬於轉印成形用便可形成為錠劑形狀，若屬於射出成形用或壓縮成形用便可形成為顆粒狀。又，關於使用複合磁性密封材料2的塑模成形方法，係有利用轉印成形、壓縮成形、射出成形、注模、真空注模、真空印刷、印刷、點膠、狹縫噴嘴施行的方法等，可適當選擇。成形條件係只要依照所使用主劑、硬化劑、硬化促進材的組合再行適當選擇便可，經成形後視需要亦可施行後硬化。
圖7所示係磁性填料6的Ni比率、與複合磁性密封材料2的熱膨脹係數及導磁率間之關係圖。圖7所示圖係磁性填料6實質上僅由Fe與Ni構成時，磁性填料6的添加量相對於複合磁性密封材料2全體為70體積%，且表示在複合磁性密封材料2中沒有添加非磁性填料8的情況。
如圖7所示，當磁性填料6的Ni比率係32重量%以上且39重量%以下的情況，複合磁性密封材料2的熱膨脹係數會特異地降低，依照條件會成為10ppm/℃以下。在本條件下，Ni比率為約35重量%時能獲得最低的熱膨脹係數(約9.3ppm/℃)。另一方面，關於導磁率係與Ni比率間之相關較小，圖7所示Ni比率範圍係μ=12~13。
其理由係當為能獲得此種特性，而使Ni比率在上述範圍時，會顯現出因熱膨脹與磁應變所造成體積變化相抵消的恆範鋼特性。此種材料稱為「恆範鋼材」(invar)，已知係作為要求高精度的 模具材料，並非使用作為在複合磁性密封材料中所調配磁性填料的材料。本發明等著眼於恆範鋼材所具有的磁特性及低熱膨脹係數，藉由將其使用作為磁性填料的材料，便實現具磁屏蔽性、且熱膨脹係數較小的複合磁性密封材料2。
圖8所示係磁性填料6的Ni比率、與複合磁性密封材料2的熱膨脹係數間之關係圖。圖8所示圖係磁性填料6實質上僅由Fe與Ni構成時，磁性填料6的添加量相對於複合磁性密封材料2全體為50體積%、60體積%或70體積%，且表示在複合磁性密封材料2中並沒有添加非磁性填料8的情況。
如圖8所示，得知即便磁性填料6的添加量為50體積%、60體積%及70體積%中之任一者，當磁性填料6的Ni比率為32重量%以上且39重量%以下的情況，複合磁性密封材料2的熱膨脹係數會特異地降低。熱膨脹係數的值係磁性填料6的添加量越多則越低。所以，當磁性填料6的添加量較少時(例如為30體積%時)，只要藉由更進一步添加由熔融二氧化矽等構成的非磁性填料8，將複合磁性密封材料2的熱膨脹係數設為15ppm/℃以下便可。具體而言，若將磁性填料6與非磁性填料8的合計添加量設為全體的50體積%以上且85體積%以下，便可使複合磁性密封材料2的熱膨脹係數充分變小(例如15ppm/℃以下)。
圖9所示係磁性填料6的Ni比率、與複合磁性密封材料2的導磁率間之關係圖。圖9所示圖係與圖8所示圖同樣，當磁性填料 6實質上僅由Fe與Ni構成的情況，磁性填料6的添加量相對於複合磁性密封材料2全體為50體積%、60體積%或70體積%，且表示在複合磁性密封材料2中並沒有添加非磁性填料8的情況。
如圖9所示，得知即便磁性填料6的添加量為50體積%、60體積%及70體積%中之任一者，Ni比率與導磁率的相關較小。導磁率之值係磁性填料6的添加量越多則越高。
圖10所示係磁性填料6的Co比率、與複合磁性密封材料2的熱膨脹係數及導磁率間之關係圖。圖10所示圖係磁性填料6中所含Ni與Co的和為37重量%，磁性填料6的添加量相對於複合磁性密封材料2全體為70體積%，且表示在複合磁性密封材料2中並沒有添加非磁性填料8的情況。
如圖10所示，得知相較於磁性填料6中未含Co(Co=0重量%)的情況下，當構成磁性填料6的Ni被8重量%以下的Co所取代時，可更加降低複合磁性密封材料2的熱膨脹係數。但，若利用Co進行的取代量係10重量%，則反會導致熱膨脹係數提高。所以，Co的添加量相對於磁性填料6全體較佳係0.1重量%以上且8重量%以下。
圖11所示係非磁性填料8的添加比率、與複合磁性密封材料2的熱膨脹係數間之關係圖。圖11所示圖係磁性填料6與非磁性填料8的和為全體之70體積%，且表示磁性填料6係由64重量%的 Fe與36重量%的Ni構成，而非磁性填料8係由SiO2構成的情況。
如圖11所示，若非磁性填料8的比例增加則熱膨脹係數會變小，但該比例若相對於磁性填料60體積%，超過非磁性填料40體積%，則熱膨脹係數的降低效果幾乎達飽和。所以，非磁性填料8的量相對於磁性填料6與非磁性填料8的合計，較佳係1體積%以上且40體積%以下。
圖12所示係在磁性填料6的表面上有無形成絕緣塗層7、與體積電阻率間之關係圖。磁性填料6的材料係有組成A(Fe=64重量%、Ni=36重量%)、與組成B(Fe=63重量%、Ni=32重量%、Co=5重量%)之2種，絕緣塗層7係厚度40nm的SiO2。任一磁性填料6亦係截取直徑為32μm、粒徑D50為20μm。
如圖12所示，得知組成A及組成B之任一者均係藉由利用絕緣塗層7被覆，而大幅增加磁性填料6的體積電阻率。又，得知若利用絕緣塗層7施行被覆，測定時的壓力依存性亦會降低。
圖13所示係在磁性填料6之表面所形成絕緣塗層7的膜厚、與體積電阻率間之關係圖。圖13所示圖係表示磁性填料6由64重量%之Fe與36重量%之Ni構成的情況。磁性填料6的粒徑係與圖12的粒徑同樣。
如圖13所示，得知藉由將磁性填料6利用10nm以上的絕緣塗 層7被覆，便大幅增加磁性填料6的體積電阻率。特別係得知若將磁性填料6利用30nm以上的絕緣塗層7被覆，則無關測定時的壓力如何，均可獲得非常高的體積電阻率。
圖14所示係磁性填料6的體積電阻率、與複合磁性密封材料2的體積電阻率間之關係圖。
如圖14所示，得知磁性填料6的體積電阻率、與複合磁性密封材料2的體積電阻率係具有比例關係。特別係若磁性填料6的體積電阻率為105Ω．cm以上，便可將複合磁性密封材料2的體積電阻率設為1010Ω．cm以上。若複合磁性密封材料2的體積電阻率為1010Ω．cm以上，當使用作為電子電路封裝用塑模材料時，便可確保充分的絕緣性。
依如上說明，本實施形態的電子電路封裝11A、11B，因為磁性塑模樹脂40的材料係使用熱膨脹係數非常小的複合磁性密封材料2，因而可具有磁屏蔽特性，且防止因溫度變化所造成的基板翹曲、塑模材的界面剝離、塑模材龜裂等。
<第2實施形態>
圖15所示係本發明第2實施形態的電子電路封裝12A之構成剖視圖。
如圖15所示，本實施形態的電子電路封裝12A係就磁性塑模 樹脂40的平面尺寸略小於基板20的平面尺寸，藉此使基板20的表面21外周部露出於磁性塑模樹脂40之處，不同於圖1所示第1實施形態的電子電路封裝11A。因為其餘的構成均與第1實施形態的電子電路封裝11A相同，所以對相同要件賦予相同符號，並省略重複說明。
如本實施形態的電子電路封裝12A所例示，本發明中，磁性塑模樹脂40的側面42並非必需與基板20的側面27構成同一平面，亦可使磁性塑模樹脂40較小。
圖16~圖18係用於說明電子電路封裝12A的製造方法之步驟圖。
首先，如圖16所示，準備預先切斷的基板20，再依連接於其表面21的焊盤圖案23之方式，搭載複數電子零件31、32。具體而言，只要在焊盤圖案23上供應焊料24之後，搭載電子零件31、32並施行迴焊，藉此將電子零件31、32連接於焊盤圖案23便可。
其次，如圖17所示，將電子零件31、32所搭載的基板20安裝於模具80。然後，如圖18所示，從模具80的流路81注入屬於磁性塑模樹脂40之材料的複合磁性材料，施行加壓及加熱。藉此，完成本實施形態的電子電路封裝12A。
依此，亦可在先將基板20個片化之後，才形成磁性塑模樹脂 40。
<第3實施形態>
圖19所示係本發明第3實施形態的電子電路封裝13A之構成剖視圖。
如圖19所示，本實施形態的電子電路封裝13A係就更進一步具備有覆蓋磁性塑模樹脂40之上面41及側面42、以及基板20之側面27的金屬膜60之處，不同於圖1所示第1實施形態的電子電路封裝11A。又，內部佈線25中，符號末端附加G的內部佈線25係電源圖案，其一部分露出於基板20的側面27。電源圖案25G係典型地賦予接地電位的焊盤圖案，只要屬於被賦予固定電位(constant potential)的圖案，並不侷限於焊盤圖案。因為其餘的構成均與第1實施形態的電子電路封裝11A相同，所以對相同要件賦予相同符號，並省略重複說明。
金屬膜60係電磁屏蔽，較佳係以從Au、Ag、Cu及Al所構成群組中選擇至少1種金屬為主成分。金屬膜60較佳係盡可能低電阻，若鑒於成本等，最佳係使用Cu。又，金屬膜60的外側表面較佳係利用：SUS、Ni、Cr、Ti、黃銅(brass)等防蝕性金屬、或者環氧、酚、醯亞胺、胺酯、聚矽氧等樹脂所構成的抗氧化被覆覆蓋。此係為防止金屬膜60因熱、濕度等外部環境而遭氧化劣化，為抑制及防止此情形，較佳係施行上述處理。金屬膜60的形成方法係可適時選擇濺鍍法、蒸鍍法、無電解電鍍法、電解電鍍法等公知方 法，亦可在形成金屬膜60之前，便施行屬於提升密接性前處理的電漿處理、偶合處理、噴砂處理、蝕刻處理等。又，亦可事先薄薄地形成鈦、鉻、SUS等高密接性金屬膜，作為金屬膜60的底層。
如圖19所示，藉由先在基板20的側面27露出電源圖案25G，金屬膜60覆蓋基板20的側面27，而連接於電源圖案25G。
金屬膜60與磁性塑模樹脂40界面處的電阻值，較佳係106Ω以上。依此的話，因電磁波雜訊入射於金屬膜60而生成的渦電流幾乎不會流入於磁性塑模樹脂40，因而可防止因渦電流流入而導致磁性塑模樹脂40的磁特性降低。金屬膜60與磁性塑模樹脂40界面處的電阻值，係當二者直接接觸時便指磁性塑模樹脂40的表面電阻，當二者間存在有絕緣膜時便指絕緣膜的表面電阻。又，金屬膜60與磁性塑模樹脂40界面處的電阻值，較佳係橫跨全面均為106Ω以上，但亦可部分性存在有電阻值未滿106Ω的區域。
磁性塑模樹脂40的表面電阻值，基本上係大約與磁性塑模樹脂40的體積電阻率一致。所以，若磁性塑模樹脂40的體積電阻率為1010Ω．cm以上，基本上，磁性塑模樹脂40的表面電阻值亦為1010Ω以上。然而，如使用圖5所說明，因為磁性塑模樹脂40在製造時會被晶割，因而在切斷面(即側面42)會露出磁性填料6，此情況，若比較體積電阻率，則側面42的表面電阻值會有降低的可能性。同樣的，在低輪廓或粗面化之目的下，將磁性塑模樹脂40的上面41施行研削時，上面41亦會露出由軟磁性金屬構成的磁性填 料6，此情況，若比較體積電阻率，則上面41的表面電阻值會有降低的可能性。其結果，即便磁性塑模樹脂40的體積電阻率為1010Ω．cm以上，磁性塑模樹脂40的表面電阻值仍未滿1010Ω，即便此情況，若磁性塑模樹脂40的表面電阻值為106Ω以上，便可防止渦電流流入。
再者，當磁性塑模樹脂40的上面41或側面42之表面電阻值降低至未滿106Ω時，只要在磁性塑模樹脂40的上面41或側面42形成薄絕緣材料便可。圖20所示係第1變化例的電子電路封裝13B之構成剖視圖，就在磁性塑模樹脂40的上面41及側面42、與金屬膜60之間介設薄絕緣膜70之處，不同於圖19所示電子電路封裝13A。若介設此種絕緣膜70，即便磁性塑模樹脂40的上面41或側面42之表面電阻值降低至未滿106Ω的情況，仍可使金屬膜60與磁性塑模樹脂40的界面處之電阻值為106Ω以上，可防止因渦電流造成的磁特性降低。
圖21所示係本實施形態第2變化例的電子電路封裝13C之構成剖視圖。
如圖21所示，本實施形態的第2變化例之電子電路封裝13C，係就磁性塑模樹脂40的平面尺寸略小於基板20的平面尺寸，藉此基板20的表面21外周部露出於磁性塑模樹脂40之處，不同於圖19所示電子電路封裝13A。因為其餘的構成均與圖19所示電子電路封裝13A相同，所以對相同要件賦予相同符號，並省略重複說明。
如本變化例的電子電路封裝13C所例示，本發明中，磁性塑模樹脂40的側面42並不需要與基板20的側面27構成同一平面，亦可磁性塑模樹脂40較小。
再者，如第3變化例的圖22所示電子電路封裝13D所示，金屬膜60亦可為未覆蓋基板20之側面27的構造。此情況，基板20的表面21中，在從磁性塑模樹脂40露出的外周部設有電源圖案28G，該電源圖案28G鄰接於金屬膜60。藉此，金屬膜60便被賦予接地電位等固定電位。
圖23所示係本實施形態第4變化例的電子電路封裝13E之構成剖視圖。
如圖23所示，本實施形態第4變化例的電子電路封裝13E，係就磁性塑模樹脂40的平面尺寸略大於基板20的平面尺寸之處，不同於圖19所示電子電路封裝13A。因為其餘的構成均與圖19所示電子電路封裝13A相同，所以對相同要件賦予相同符號，並省略重複說明。
如本變化例的電子電路封裝13E所例示，本發明中磁性塑模樹脂40亦可較基板20具有更大的平面尺寸。
依此，因為本實施形態的電子電路封裝13A~13E係使用磁性 塑模樹脂40，且其表面覆蓋著金屬膜60，因而可獲得複合屏蔽構造。藉此，可在實現低輪廓的狀態下，有效地遮蔽從電子零件31、32所放射的電磁波雜訊、或從外部入射於電子零件31、32的電磁波雜訊。特別係本實施形態的電子電路封裝13A~13E可更有效地遮蔽從電子零件31、32所放射的電磁波雜訊。其理由係從電子零件31、32生成的電磁波雜訊在通過磁性塑模樹脂40時，其一部分會被吸收，而未被吸收的電磁波雜訊之一部分利用金屬膜60反射，並再度通過磁性塑模樹脂40。依此，因為磁性塑模樹脂40二度對所入射電磁波雜訊產生作用，因而可有效地遮蔽從電子零件31、32所放射的電磁波雜訊。
再者，本實施形態的電子電路封裝13A~13E中，若將磁性塑模樹脂40的體積電阻率設為1010Ω．cm以上，便可確保塑模構件所要求的充分絕緣性。且，若將磁性塑模樹脂40與金屬膜60的界面處之電阻值設為106Ω以上，則因電磁波雜訊入射於金屬膜60所生成的渦電流幾乎不會流入於磁性塑模樹脂40中。所以，可防止因渦電流流入而造成之磁性塑模樹脂40的磁特性降低。
圖24所示係電子電路封裝13A的雜訊衰減量圖，顯示基板20的厚度係0.25mm，磁性塑模樹脂40的厚度係0.50mm之情況。關於金屬膜60係設為Cu與Ni的積層膜，針對Cu膜厚不同的2種金屬膜60進行評價。具體而言，樣品A的金屬膜60係具有由4μm之Cu與2μm之Ni積層的構成，而樣品B的金屬膜60係具有由7μm之Cu與2μm之Ni積層的構成。為求比較，亦顯示使用未含磁性 填料6之塑模材料的樣品C、D值。樣品C的金屬膜60係具有由4μm之Cu、與2μm之Ni積層的構成，而樣品D的金屬膜60係具有由7μm之Cu、與2μm之Ni積層的構成。
如圖24所示，相較於使用未含磁性填料6之塑模材料的情況下，得知若使用含有磁性填料6的複合磁性密封材料2，特別係在100MHz以下頻段的雜訊衰減量獲提高。又，關於金屬膜60，厚度越厚則能獲得越高的雜訊衰減特性。
圖25~圖27所示係電子電路封裝13A中所含金屬膜60的膜厚、與雜訊衰減量間之關係圖。圖25所示係20MHz的雜訊衰減量，圖26所示係50MHz的雜訊衰減量，圖27所示係100MHz的雜訊衰減量。為求比較，亦顯示使用未含磁性填料6之塑模材料時的值。
如圖25~圖27所示，得知任一頻段均係金屬膜60的厚度越厚便能獲得越高的雜訊衰減特性。又，得知任一頻段均係相較於使用未含磁性填料6之塑模材料的情況下，藉由使用含有磁性填料6的複合磁性密封材料2，便可獲得較高的雜訊衰減特性。
圖28所示係電子電路封裝11A(無金屬膜)與電子電路封裝13A(有金屬膜)，在升溫及降溫時的基板20之翹曲量圖。為求比較，圖29所示係將磁性填料6利用由SiO2所構成的非磁性填料取代時的值。
如圖28所示，得知設有金屬膜60的電子電路封裝13A，相較於未設金屬膜60的電子電路封裝11A之下，因溫度變化所造成之基板20的翹曲較小。又，由圖28與圖29的比較得知，使用含磁性填料6之複合磁性密封材料2的電子電路封裝11A、13A之翹曲特性，係幾乎與使用由SiO2所構成非磁性填料的塑模材料時同等。
<第4實施形態>
圖30所示係本發明第4實施形態的電子電路封裝14A之構成剖視圖。
如圖30所示，本實施形態的電子電路封裝14A係除基板20及金屬膜60的形狀不同之處外，其餘均與圖19所示第3實施形態的電子電路封裝13A相同。故，對相同要件賦予相同符號，並省略重複說明。
本實施形態中，基板20的側面27呈階梯狀。具體而言，具有側面下部27b較側面上部27a更突出的形狀。所以，金屬膜60並非形成於基板20的側面全體，而是依覆蓋側面上部27a與段差部分27c的方式設置，側面下部27b並未被金屬膜60覆蓋。本實施形態亦是在基板20的側面上部27a露出電源圖案25G，因而經由該部分使金屬膜60連接於電源圖案25G。
圖31及圖32係用於說明電子電路封裝14A的製造方法之步驟圖。
首先，利用使用圖3與圖4所說明的方法，在集合基板20A的表面21上形成磁性塑模樹脂40之後，如圖31所示，沿表示晶割位置的虛線a形成溝43。本實施形態中，因為電源圖案25G橫切屬於晶割位置的虛線a，因而若沿虛線a切斷集合基板20A，便從基板20的側面27露出電源圖案25G。溝43係設為完全切斷磁性塑模樹脂40，且不會完全切斷集合基板20A的深度。藉此，形成在溝43的內部露出磁性塑模樹脂40的側面42、與基板20的側面上部27a及段差部分27c。此處，側面上部27a的深度係至少必需設定為露出電源圖案25G的深度。
其次，如圖32所示，使用濺鍍法、蒸鍍法、無電解電鍍法、電解電鍍法等形成金屬膜60。藉此，磁性塑模樹脂40的上面41及溝43的內部均被金屬膜60覆蓋。此時，在基板20的側面上部27a露出之電源圖案25G，形成連接於金屬膜60的狀態。
然後，若藉由沿虛線a切斷集合基板20A而將基板20個片化，便完成本實施形態的電子電路封裝14A。
依此，根據本實施形態的電子電路封裝14A之製造方法，因為形成溝43，而可在集合基板20A個片化之前，形成金屬膜60，可輕易且確實地形成金屬膜60。
以上，針對本發明較佳實施形態進行說明，惟本發明並不侷限 於上述實施形態，在不致脫逸本發明主旨之範圍內可進行各種變更，當然該等亦涵蓋於本發明範疇內。
[實施例] <複合磁性密封材料之製成>
主劑係使用DIC公司製830S(雙酚A型環氧樹脂)，硬化劑係使用相對於主劑為0.5當量的NIPPON CARBIDE工業公司製DicyDD(雙氰胺)，硬化促進劑係使用相對於主劑為1wt%的四國化成工業公司製C11Z-CN(咪唑)，而製備樹脂材料。
在上述樹脂材料中，添加具圖33所示組成的磁性填料50體積%、60體積%或70體積%，經充分混練而獲得糊膏。另外，當無法糊膏化時便適時添加丁基卡必醇醋酸酯。將該糊膏塗佈成厚度約300μm的狀態，分別依序依100℃下施行1小時、130℃下施行1小時、150℃下施行1小時、180℃下施行1小時的熱硬化，便獲得硬化物薄片。組成1(比較例)係一般通稱「PB透磁合金」(permalloy)的磁性材料。
<熱膨脹係數之測定>
將上述硬化物薄片裁剪為長12mm、寬5mm，使用TMA依5℃/分從室溫升溫至200℃，從較玻璃轉移溫度低50℃~100℃溫度範圍內的膨脹量，計算出熱膨脹係數。測定結果示於圖34。圖34中亦顯示取代磁性填料，改為使用由SiO2所構成之非磁性填料時的結果。
如圖34所示，使用組成2與組成3之磁性填料的情況，相較於使用組成1之磁性填料(比較例)的情況之下，熱膨脹係數大幅減小。特別係添加量為60體積%以上時，可獲得與使用由SiO2所構成之非磁性填料時同等的熱膨脹係數，當添加量為70體積%時，熱膨脹係數在10ppm/℃以下。
<導磁率之測定>
將上述硬化物薄片裁剪為外徑7.9mm、內徑3.1mm的環形狀，使用Agilent公司製阻抗分析儀E4991之材料分析儀機能，測定10MHz的實效導磁率(μ')。測定結果示於圖35。
如圖35所示，使用組成2與組成3之磁性填料時所獲得的導磁率，係幾乎與使用組成1之磁性填料(比較例)時所獲得的導磁率同等。
<考察>
由將組成2與組成3之磁性填料添加於樹脂材料中而構成的複合磁性密封材料，係可獲得與使用由SiO2所構成之非磁性填料時同等的熱膨脹係數，且可獲得與使用由PB透磁合金所構成之磁性填料時同等的導磁率。所以，若將組成2或組成3之磁性填料添加於樹脂材料中而構成的複合磁性密封材料，使用作為電子電路封裝用密封材，便可在防止基板翹曲、塑模材界面剝離、塑模材龜裂等情況下，獲得高磁屏蔽特性。
11A‧‧‧電子電路封裝
20‧‧‧基板
21‧‧‧基板表面
22‧‧‧基板背面
23‧‧‧焊盤圖案
24‧‧‧焊料
25‧‧‧內部佈線
26‧‧‧外部端子
27‧‧‧基板之側面
31、32‧‧‧電子零件
40‧‧‧磁性塑模樹脂
42‧‧‧磁性塑模樹脂之側面

Claims (19)

  1. 一種電子電路封裝，係具備有：基板；電子零件，其係搭載於上述基板表面上；以及磁性塑模樹脂，其係覆蓋上述基板之上述表面而嵌入上述電子零件；其中，上述磁性塑模樹脂係具備有：樹脂材料；以及填料，其係調配於上述樹脂材料中，且調配比為30~85體積%；上述填料係包含在Fe中含有以Ni為主成分之金屬材料32~39重量%的磁性填料，藉此上述磁性塑模樹脂之熱膨脹係數為15ppm/℃以下。
  2. 如請求項1之電子電路封裝，其中，上述金屬材料係相對於上述磁性填料全體，更進一步含有0.1~8重量%的Co。
  3. 如請求項1之電子電路封裝，其中，上述填料係更進一步含有非磁性填料。
  4. 如請求項3之電子電路封裝，其中，上述非磁性填料的量相對於上述磁性填料與上述非磁性填料的合計係1~40體積%。
  5. 如請求項4之電子電路封裝，其中，上述非磁性填料係含有從SiO2、ZrW2O8、(ZrO)2P2O7、KZr2(PO4)3及Zr2(WO4)(PO4)2所構成群組中選擇的至少一材料。
  6. 如請求項1之電子電路封裝，其中，上述磁性填料的形狀係略球狀。
  7. 如請求項1之電子電路封裝，其中，上述磁性填料的表面係施 行絕緣塗層。
  8. 如請求項7之電子電路封裝，其中，上述絕緣塗層的膜厚係10nm以上。
  9. 如請求項1之電子電路封裝，其中，上述樹脂材料係熱硬化性樹脂材料。
  10. 如請求項9之電子電路封裝，其中，上述熱硬化性樹脂材料係含有從環氧樹脂、酚樹脂、胺酯樹脂、聚矽氧樹脂及醯亞胺樹脂所構成群組中選擇之至少一材料。
  11. 如請求項1之電子電路封裝，其中，上述磁性塑模樹脂的體積電阻率係1010Ω‧cm以上。
  12. 如請求項1之電子電路封裝，其中，更進一步具備有：在上述電子零件與上述磁性塑模樹脂之間設置的非磁性構件。
  13. 如請求項1之電子電路封裝，其中，更進一步具備有：連接於在上述基板上所設置之電源圖案，且覆蓋上述磁性塑模樹脂的金屬膜。
  14. 如請求項13之電子電路封裝，其中，上述金屬膜係以從Au、Ag、Cu及Al所構成群組中所選擇之至少1種金屬為主成分。
  15. 如請求項13之電子電路封裝，其中，上述金屬膜的表面係由抗氧化被覆覆蓋著。
  16. 如請求項13之電子電路封裝，其中，上述電源圖案係露出於上述基板的側面；上述金屬膜係鄰接於在上述基板的上述側面所露出之上述電源圖案。
  17. 一種電子電路封裝，係具備有：基板； 電子零件，其係搭載於上述基板表面上；以及磁性塑模樹脂，其係覆蓋上述基板之上述表面而嵌入上述電子零件；其中，上述磁性塑模樹脂係具備有：樹脂材料，以及磁性填料，其係調配於上述樹脂材料中，且由在Fe中含有以Ni為主成分之金屬材料32~39重量%之Fe-Ni系材料構成；以及非磁性填料，其係調配於上述樹脂材料中；上述非磁性填料的量相對於上述磁性填料與上述非磁性填料合計係1~40體積%；上述磁性塑模樹脂的熱膨脹係數係15ppm/℃以下。
  18. 一種電子電路封裝，係具備有：基板；電子零件，其係搭載於上述基板表面上；以及磁性塑模樹脂，其係覆蓋上述基板之上述表面而嵌入上述電子零件；其中，上述磁性塑模樹脂係具備有：樹脂材料；磁性填料，其係調配於上述樹脂材料中，且在Fe中含有以Ni為主成分之金屬材料32~39重量%；以及非磁性填料，其係調配於上述樹脂材料中；上述磁性填料的調配量係全體的30~85體積%；上述磁性填料與上述非磁性填料的合計調配量係全體的50~85體積%。
  19. 如請求項18之電子電路封裝，其中，上述金屬材料係相對於上述磁性填料全體，更進一步含有0.1~8重量%的Co。
TW105137816A 2016-03-31 2016-11-18 使用複合磁性密封材料之電子電路封裝 TWI606472B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662315828P 2016-03-31 2016-03-31
JP2016220594A JP6536539B2 (ja) 2016-03-31 2016-11-11 複合磁性封止材料を用いた電子回路パッケージ

Publications (2)

Publication Number Publication Date
TW201737271A TW201737271A (zh) 2017-10-16
TWI606472B true TWI606472B (zh) 2017-11-21

Family

ID=60044244

Family Applications (2)

Application Number Title Priority Date Filing Date
TW106133176A TWI732947B (zh) 2016-03-31 2016-11-18 使用複合磁性密封材料之電子電路封裝
TW105137816A TWI606472B (zh) 2016-03-31 2016-11-18 使用複合磁性密封材料之電子電路封裝

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW106133176A TWI732947B (zh) 2016-03-31 2016-11-18 使用複合磁性密封材料之電子電路封裝

Country Status (3)

Country Link
JP (2) JP6536539B2 (zh)
CN (1) CN107424961B (zh)
TW (2) TWI732947B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7511322B2 (ja) * 2017-10-20 2024-07-05 住友ベークライト株式会社 磁性コア形成用樹脂組成物および構造体
JP7511324B2 (ja) * 2017-10-20 2024-07-05 住友ベークライト株式会社 インダクタ成形用樹脂組成物および一体型インダクタ
JP7511323B2 (ja) * 2017-10-20 2024-07-05 住友ベークライト株式会社 外装部材形成用樹脂組成物および構造体
JP7511319B2 (ja) * 2017-11-28 2024-07-05 住友ベークライト株式会社 熱硬化性樹脂組成物、磁性コアおよび／または外装部材を備えるコイルおよび成形品の製造方法
WO2019202741A1 (ja) * 2018-04-20 2019-10-24 日立化成株式会社 封止材、電子部品、電子回路基板、及び封止材の製造方法
JP2019212664A (ja) * 2018-05-31 2019-12-12 住友ベークライト株式会社 磁性部材成形用の樹脂組成物、磁性部材、コイル、磁性部材の製造方法および磁性部材成形用キット
JP2020142480A (ja) * 2019-03-08 2020-09-10 Tdk株式会社 積層体とセンサパッケージ及びそれらの製造方法
CN110183825B (zh) * 2019-06-14 2022-02-25 清华大学深圳研究生院 介电梯度材料及其应用
JP7434758B2 (ja) * 2019-08-29 2024-02-21 株式会社レゾナック 電子部品装置を製造する方法、及び電子部品装置
CN110752189B (zh) 2019-10-23 2020-08-21 杭州见闻录科技有限公司 一种emi屏蔽材料、emi屏蔽工艺以及通信模块产品
JP7361343B2 (ja) * 2021-09-29 2023-10-16 三安ジャパンテクノロジー株式会社 モジュール

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214592A (ja) * 1998-01-21 1999-08-06 Hitachi Ltd 半導体装置および電子装置
JPH11297556A (ja) * 1998-04-14 1999-10-29 Sanyo Special Steel Co Ltd 金属磁性粉末圧粉コア材の製造方法
JP2001303111A (ja) * 2000-04-25 2001-10-31 Fukuda Metal Foil & Powder Co Ltd 扁平状軟磁性金属粉末の製造方法
JP2002016167A (ja) * 2000-06-28 2002-01-18 Kyocera Corp 半導体素子収納用パッケージ部品及びこれを用いた半導体素子収納用パッケージ
JP2004200568A (ja) * 2002-12-20 2004-07-15 Mitsubishi Materials Corp 放熱体及びその製造方法
JP2004207322A (ja) * 2002-12-24 2004-07-22 Sony Corp 磁気メモリ装置
US7906376B2 (en) * 2008-06-30 2011-03-15 Intel Corporation Magnetic particle-based composite materials for semiconductor packages
JP5521955B2 (ja) * 2010-09-29 2014-06-18 Ｔｄｋ株式会社 電子回路モジュール部品
JP2013229354A (ja) * 2012-04-24 2013-11-07 Panasonic Corp コイル部品
JP6187800B2 (ja) * 2012-12-27 2017-08-30 ナガセケムテックス株式会社 磁性シート

Also Published As

Publication number Publication date
JP2019135770A (ja) 2019-08-15
CN107424961A (zh) 2017-12-01
JP6791287B2 (ja) 2020-11-25
TW201737271A (zh) 2017-10-16
TWI732947B (zh) 2021-07-11
CN107424961B (zh) 2020-04-24
JP6536539B2 (ja) 2019-07-03
TW201807719A (zh) 2018-03-01
JP2017188647A (ja) 2017-10-12

Similar Documents

Publication Publication Date Title
TWI606472B (zh) 使用複合磁性密封材料之電子電路封裝
JP6380615B2 (ja) 複合磁性封止材料及びこれをモールド材として用いた電子回路パッケージ
JP6394719B2 (ja) 電子回路パッケージ
TWI668820B (zh) 電子電路封裝
US9966343B2 (en) Electronic circuit package
TWI634639B (zh) 電子電路封裝
CN110034075B (zh) 使用具有导电性的模制材料的电路封装
US20190035744A1 (en) Electronic circuit package using composite magnetic sealing material
TWI681522B (zh) 使用複合磁性密封材料之電子電路封裝
US10256194B2 (en) Electronic circuit package using composite magnetic sealing material
TWI606918B (zh) 複合磁性密封材料