JPWO2013054408A1 - 大容量モジュールの周辺回路用の回路基板、及び当該回路基板を用いる周辺回路を含む大容量モジュール - Google Patents

大容量モジュールの周辺回路用の回路基板、及び当該回路基板を用いる周辺回路を含む大容量モジュール Download PDF

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Abstract

【課題】パワー回路上へのドライブ回路等の周辺回路の積層により小型軽量化、低サージ化、及び低損失化を図ろうとする大容量モジュールにおいて、パワー回路上に配設されるパワー半導体素子の端子と周辺回路の電極との位置合わせが不十分であることに起因するパワー半導体素子の端子と周辺回路の電極との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減する。
【解決手段】周辺回路基板の表面に段差を設け、当該段差とパワー半導体素子の側面との接触によりパワー回路と周辺回路との積層時に周辺回路基板の電極とパワー半導体素子の端子との位置合わせをより正確に行うことにより、上記のような問題を軽減する。
【選択図】 図１

Description

本発明は、大容量モジュールの周辺回路用の回路基板に関する。より詳細には、本発明は、例えば、ハイブリッドカーや電気自動車において使用されるインバータ等のパワーモジュールを始めとする大容量モジュールにおいて、パワー半導体素子を含む回路と積層される周辺回路用の回路基板に関する。更に、本発明は、当該回路基板を用いる周辺回路を含む大容量モジュールにも関する。
従来、インバータ等のパワーモジュールを始めとする大容量（大電力）モジュールにおいては、例えば、スイッチング素子（例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等）等のパワー半導体素子を含む回路（以降、「パワー回路」とも称する）と、例えば、かかるパワー半導体素子を制御する周辺回路（以降、「ドライブ回路」とも称する）とが平面的に配置されることや、これらの回路を接続するための配線（ワイヤ）を配置するための面積が必要であることが、大容量モジュールの小型軽量化を妨げる要因となってきた。
尚、本明細書において、大容量モジュールとは、２００Ｖ以上の電圧又は１０Ａ以上の大電力を扱うモジュールを指す。かかる大容量モジュールの具体例としては、例えば所謂「パワーモジュール」等を挙げることができる。
また、上記のような大容量モジュールを構成する各種回路を接続するワイヤの引き回しにより配線長が長くなり、モジュール全体としての損失が大きく、ワイヤの等価インダクタンスに起因してスイッチング時に発生するサージ電圧が大きくなる等の懸念点が認められていた。過大なサージ電圧は、例えば、ドライブ回路の半導体素子等を損傷させる虞がある。
ところで、近年では、例えば、ハイブリッドカーや電気自動車の普及等に伴い、インバータ等のパワーモジュールを始めとする大容量（大電力）モジュールにおいても、例えば、小型軽量化、低サージ化（サージ抑制）、及び高効率化（低損失化）等の更なる性能向上が求められるようになってきている。
そこで、上記のような大容量モジュールを構成する各種回路の基板を積層して大容量モジュールの小型軽量化を図ると共に、大容量モジュールを構成する各種回路基板間の接続形態を改良して低サージ化や低損失化を図る試みが提案されている（例えば、特許文献１乃至特許文献３を参照）。
上記のように大容量モジュールを構成する各種回路基板を積層して当該モジュールを小型軽量化する場合、配線（ワイヤ）による接続（ワイヤボンド）の代わりに、配線基板の表面に設けられた表面電極やリードフレーム端子に半導体素子の端子を直接接続する方法が知られている（例えば、特許文献１を参照）。
しかしながら、上記方法には、半導体素子の端子と配線基板の表面電極やリードフレーム端子との位置合わせが難しいという問題があった。半導体素子の端子と配線基板の表面電極やリードフレーム端子との位置合わせが不十分である場合、半導体素子の端子と配線基板の表面電極やリードフレーム端子とによって構成される接合部において電気抵抗が大きくなったり、隣り合う接合部の間における絶縁耐圧が不十分になったりする問題が生ずる場合があった。
具体的には、半導体素子の端子と配線基板の表面電極やリードフレーム端子との位置合わせが不十分である場合、接合部における半導体素子の端子と配線基板の表面電極やリードフレーム端子との接触面積が小さくなる。その結果、当該接合部における電気抵抗が大きくなり、大容量モジュールに必要とされる大きさの電流を流すことができなくなる場合がある。また、接合部における半導体素子の端子と配線基板の表面電極やリードフレーム端子との配置がずれることにより、隣り合う接合部の間の間隔が小さくなる。その結果、これらの接合部において、大電流、高電圧の電流を流すのに必要とされる絶縁耐圧を確保することができなくなる場合がある。
即ち、大容量モジュールを構成する各種回路基板を積層して当該モジュールを小型軽量化する場合、パワー半導体素子の端子と配線基板の表面電極やリードフレーム端子とによって構成される接合部において電気抵抗が大きくなったり、隣り合う接合部の間における絶縁耐圧が不十分になったりする問題を回避するためには、パワー半導体素子の端子と配線基板の表面電極やリードフレーム端子との位置合わせを正確に行うことが極めて重要である。
しかしながら、当該技術分野においては、大容量モジュールを構成する各種回路基板を積層して当該モジュールを小型軽量化する場合、パワー半導体素子の端子と配線基板の表面電極やリードフレーム端子とによって構成される接合部におけるパワー半導体素子の端子と配線基板の表面電極やリードフレーム端子との位置合わせを正確に行うことができる有効な技術は未だ提案されておらず、かかる技術に対する継続的な要求が存在する。
特開２００６−３０３００６号公報 特許第３４１０６９６号公報 特開２０１１−２３６５４号公報 特開２００７−０１２８３１号公報
郎 豊群、林 祐輔、仲川 博、青柳 昌宏、大橋 弘通、「アルミ電極を有するＳｉＣパワー素子の三次元実装技術」、第１８回マイクロエレクトロニクスシンポジウム、２００８年９月、ｐ．２１９−２２２
前述のように、当該技術分野においては、大容量モジュールを構成する各種回路基板を積層して当該モジュールを小型軽量化する場合、パワー半導体素子の端子と配線基板の表面電極やリードフレーム端子とによって構成される接合部におけるパワー半導体素子の端子と配線基板の表面電極やリードフレーム端子との位置合わせを正確に行うことができる有効な技術は未だ提案されておらず、かかる技術に対する継続的な要求が存在する。
本発明は、かかる要求に応えるために為されたものである。より具体的には、本発明は、パワー回路上へのドライブ回路等の周辺回路の積層により小型軽量化、低サージ化、及び低損失化を図ろうとする大容量モジュールにおいて、パワー回路上に配設されるパワー半導体素子の端子と周辺回路の電極との位置合わせが不十分であることに起因するパワー半導体素子の端子と周辺回路の電極との接合部における電気抵抗の増大や隣り合う接合部の間での絶縁耐圧の低下等の問題を軽減することを１つの目的とする。
上記目的は、
パワー半導体素子を含む第１電子回路の前記パワー半導体素子が配設されている側に前記パワー半導体素子を介して積層される第２電子回路に用いられる第２電子回路基板である基板であって、
前記基板が、誘電体層からなる基材と、前記基材の内部に埋設された内層電極と、前記基板の前記第１電子回路側の表面である第１表面に形成された第１表面電極と、前記第１表面に設けられた少なくとも１つの段差と、を含んでなり、
前記内層電極及び前記第１表面電極の少なくとも一部の前記第１表面に直交する方向における厚みが５０μｍ以上であり、
前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子及び前記基板が前記パワー半導体素子の前記第１表面に対向する表面に交差する側面と前記段差の前記第１表面に交差する側面との接触によって規定される相対的な位置関係にある場合に、前記パワー半導体素子の個々の端子と個々の前記第１表面電極とが対向するように、前記段差が形成されている、
基板によって達成される。
前述のように、本発明に係る基板は、例えばインバータ等のパワーモジュールを始めとする大容量モジュール等の小型軽量化を目的として、パワー半導体素子を含む（第１）電子回路（例えば、パワー回路）と積層して使用される（第２）電子回路（例えば、ドライブ回路等の周辺回路）において用いられる。
本発明に係る基板においては、上記のように、第２電子回路基板の表面に段差を設け、当該段差とパワー半導体素子の側面との接触により第１電子回路と第２電子回路との積層時に第２電子回路基板の電極とパワー半導体素子の端子との位置合わせをより正確に行うことにより、パワー半導体素子の端子と周辺回路の電極との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減することができる。
第１表面に設けられた窪み（凹部）によって形成された段差を有する本発明の１つの実施態様に係る基板及び当該基板を含む大容量モジュールの構成を示す模式図である。 第２電子回路基板上にヒートシンクが配設された、図１に示す実施態様の変形例に係る基板及び当該基板を含む大容量モジュールの構成を示す模式図である。 第１表面に設けられた突起によって形成された段差を有する本発明の１つの実施態様に係る基板及び当該基板を含む大容量モジュールの構成を示す模式図である。 第１表面電極がリードフレームによって形成された、図３に示す実施態様の変形例に係る基板及び当該基板を含む大容量モジュールの構成を示す模式図である。 従来技術に係る基板を周辺回路基板（第２電子回路基板）として用いる大容量モジュールにおける充填材料の充填状況を示す模式図である。 本発明の１つの実施態様に係る基板を周辺回路基板（第２電子回路基板）として用いる大容量モジュールにおける充填材料の充填状況を示す模式図である。 本発明の実施態様に係る基板を周辺回路基板（第２電子回路基板）として用いる大容量モジュールにおける第２電子回路基板の第１表面に設けられた窪み（凹部）へのパワー半導体素子の嵌合状況を示す模式図である。
前述のように、本発明は、パワー回路上へのドライブ回路等の周辺回路の積層により小型軽量化、低サージ化、及び低損失化を図ろうとする大容量モジュールにおいて、パワー回路上に配設されるパワー半導体素子の端子と周辺回路の電極との位置合わせが不十分であることに起因するパワー半導体素子の端子と周辺回路の電極との接合部における電気抵抗の増大や隣り合う接合部の間での絶縁耐圧の低下等の問題を軽減することを１つの目的とする。
本発明者は、上記目的を達成すべく鋭意研究の結果、パワー回路上へのドライブ回路等の周辺回路の積層により小型軽量化、低サージ化、及び低損失化を図ろうとする大容量モジュール（例えばインバータを始めとするパワーモジュール等）において、周辺回路基板の表面に段差を設け、当該段差とパワー半導体素子の側面との接触によりパワー回路と周辺回路との積層時に周辺回路基板の電極とパワー半導体素子の端子との位置合わせをより正確に行うことにより、パワー半導体素子の端子と周辺回路の電極との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減することを想到するに至ったものである。
即ち、本発明の第１の実施態様は、
パワー半導体素子を含む第１電子回路の前記パワー半導体素子が配設されている側に前記パワー半導体素子を介して積層される第２電子回路に用いられる第２電子回路基板である基板であって、
前記基板が、誘電体層からなる基材と、前記基材の内部に埋設された内層電極と、前記基板の前記第１電子回路側の表面である第１表面に形成された第１表面電極と、前記第１表面に設けられた少なくとも１つの段差と、を含んでなり、
前記内層電極及び前記第１表面電極の少なくとも一部の前記第１表面に直交する方向における厚みが５０μｍ以上であり、
前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子及び前記基板が前記パワー半導体素子の前記第１表面に対向する表面に交差する側面と前記段差の前記第１表面に交差する側面との接触によって規定される相対的な位置関係にある場合に、前記パワー半導体素子の個々の端子と個々の前記第１表面電極とが対向するように、前記段差が形成されている、
基板である。
前述のように、例えばインバータ等のパワーモジュールを始めとする大容量（大電力）モジュールの小型軽量化を行おうとする際に、例えばドライブ回路等の周辺回路（第２電子回路）を構成する基板として本実施態様に係る基板を用いて、当該第２電子回路を、パワー半導体素子を含む電子回路（第１電子回路）の当該パワー半導体素子が配設されている側に当該パワー半導体素子を介して積層することにより、当該モジュールの小型軽量化、低サージ化、及び低損失化を達成するのみならず、上記のように、第２電子回路基板である本実施態様に係る基板の第１表面に段差を設け、当該段差の側面とパワー半導体素子の側面との接触により第１電子回路と第２電子回路との積層時に第２電子回路基板の電極とパワー半導体素子の端子との位置合わせをより正確に行うことにより、パワー半導体素子の端子と周辺回路の電極との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減することができる。
ここで、第２電子回路基板である本実施態様に係る基板の第１表面に設けられた段差の側面とパワー半導体素子の側面との接触により第１電子回路と第２電子回路との積層時に第２電子回路基板の電極とパワー半導体素子の端子との位置合わせを行うとは、当該段差の側面とパワー半導体素子の側面とが直接接触することによって第２電子回路基板の電極とパワー半導体素子の端子との位置合わせを行う実施態様のみならず、パワー半導体素子の端子と周辺回路の電極との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減する本発明の効果が損なわれない範疇において、当該段差の側面とパワー半導体素子の側面との間に空隙が存在する実施態様をも含む概念である。
例えば、本発明に係る基板においては、後述するように、第１電子回路と第２電子回路との積層時にパワー半導体素子が複数の段差の間に挟まれる又は囲まれる実施態様、あるいは第１電子回路と第２電子回路との積層時に段差の側面と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合される実施態様が想定される。かかる実施態様において、複数の段差によって挟まれる又は囲まれる空間あるいは段差の側面と第１表面とによって画定される窪みへのパワー半導体素子の嵌合を容易なものとすることを目的として、かかる空間又は窪みの第１表面に平行な平面による断面がパワー半導体素子の第１表面に平行な平面による断面よりも若干大きくなるように構成してもよい。この場合、第２電子回路基板とパワー半導体素子との相対的な位置関係において、上記空間又は窪みとパワー半導体素子の外形との寸法差に起因する変動が生じ得る。しかしながら、当該寸法差が十分に小さくなるように段差を構成することにより、上述のような本発明の効果の損失を回避することができる。
尚、上記大容量モジュールは、上記のように、例えばインバータ等のパワーモジュールであってもよく、あるいは大電力を扱う他の大容量モジュールであってもよい。また、上記のように、上記大容量モジュールがインバータ等のパワーモジュールである場合、上記パワー半導体素子としては、例えばスイッチング素子等を挙げることができるが、本実施態様におけるパワー半導体素子はスイッチング素子に限定されるものではなく、大容量モジュールにおいて大容量の電力を扱う何れの素子であってもよい。更に、上記パワー半導体素子がスイッチング素子である場合、スイッチング素子としては、例えばＩＧＢＴやＭＯＳＦＥＴ等を挙げることができるが、本実施態様におけるスイッチング素子はＩＧＢＴやＭＯＳＦＥＴに限定されるものではなく、当該技術分野において知られている何れのスイッチング素子であってもよい。
本実施態様に係る基板は、上記のように、パワー半導体素子を含む第１電子回路の前記パワー半導体素子が配設されている側に前記パワー半導体素子を介して積層される第２電子回路に用いられる第２電子回路基板である基板であって、誘電体層からなる基材と、当該基材の内部に埋設された内層電極と、当該基板の第１電子回路側の表面である第１表面に形成された第１表面電極と、第１表面に設けられた少なくとも１つの段差と、を含んでなる。
上記誘電体層の材質は特に限定されるものではなく、例えば、樹脂、ガラス、セラミック等の絶縁材料を含んでなる誘電体材料を用いることができる。上記内層電極及び第１表面電極は、例えば、金属等の導体のめっき、エッチング加工、導体パターンの埋設、導体ペーストの印刷等、当該技術分野において周知の種々の手法により、上記基板の表面及び／又は内部に設けることができる。また、上記第１表面電極は、第１表面に配設されたリードフレームによって形成されていてもよい。尚、何れの場合であっても、上記内層電極及び第１表面電極は、小さい電気抵抗を有する良導体からなることが望ましい。
また、上記段差は、例えば、第１表面に設けられた突起の側面（第１表面に交差する面）によって形成されていてもよく、積層時にパワー半導体素子の側面を取り囲むように設けられたフランジ状の構造によって形成されていてもよく、あるいは積層時にパワー半導体素子が嵌合するように設けられた窪み（凹部）によって形成されていてもよい。
上記突起やフランジ状の構造や窪みは、パワー半導体素子の形状や第１電子回路における配置、第１電子回路と第２電子回路とを積層する製造ラインの構成等に応じて、適切な大きさ、形状、位置に配設することができる。例えば、パワー半導体素子の第１表面に平行な平面による断面の形状が方形である場合、第１電子回路と第２電子回路との積層時にパワー半導体素子の（第１表面に対向する表面に交差する）４つの側面のうちの何れか又は全ての側面と突起やフランジ状の構造や窪みによって形成される段差の（第１表面に交差する）側面との接触により、パワー半導体素子の個々の端子と個々の第１表面電極とが対向するように、１つ以上の突起やフランジ状の構造や窪みを第１表面上に配設してもよい。
上記において、突起やフランジ状の構造や窪みによって形成される段差の側面は、必ずしもパワー半導体素子の全ての側面に接触し得るように形成する必要が無い場合もあり得る。例えば、第１電子回路と第２電子回路とを積層する製造ラインの構成により、積層時におけるパワー半導体素子の端子と第１表面電極との配置がずれ得る方向が特定の方向に限定される場合がある。かかる場合においては、当該方向に交わるパワー半導体素子の側面と段差の側面とが接触し得るように少なくとも１つの段差を設けることにより、パワー半導体素子の端子と第１表面電極との配置がずれることを防止することができる。一方、１つの段差によっては、第１電子回路と第２電子回路との積層時にパワー半導体素子の端子と第１表面電極との相対的な位置関係を一意に定めることができない場合には、本実施態様に係る基板の第１表面に複数の段差を設けて、積層時におけるパワー半導体素子の端子と第１表面電極との相対的な位置関係を一意に定めることができる。
一方、本実施態様に係る基板におけるようにパワー半導体素子の端子と第１表面電極との配置がずれることを防止することができない場合は、前述のように、パワー半導体素子の端子と第１表面電極との位置合わせが不十分（不正確）となり、パワー半導体素子の端子と第１表面電極とによって構成される接合部において電気抵抗が大きくなったり、隣り合う接合部の間における絶縁耐圧が不十分になったりする問題が生ずる虞がある。
具体的には、パワー半導体素子の端子と第１表面電極との位置合わせが不十分である場合、パワー半導体素子の端子と第１表面電極との接合部において、パワー半導体素子の端子と第１表面電極とが正しく対向せず、互いにずれた状態となり、パワー半導体素子の端子と第１表面電極との接触面積が小さくなる。その結果、当該接合部における電気抵抗が大きくなり、大容量モジュールに必要とされる大きさの電流を流すことができなくなる虞がある。また、接合部におけるパワー半導体素子の端子と第１表面電極との配置がずれることにより、例えば、隣り合う２つの接合部の間において、一方の接続部を構成するパワー半導体素子の端子と、他方の接続部を構成する第１表面電極との間隔が、位置合わせが正確に行われた場合と比較して小さくなる。その結果、これら２つの接合部の間において、大電流、高電圧の電流を流すのに必要とされる絶縁耐圧を確保することができなくなる虞がある。
しかしながら、本実施態様に係る基板においては、パワー半導体素子の側面と段差の側面との接触によってパワー半導体素子と第２電子回路基板である当該基板との位置合わせが正確に行われ、パワー半導体素子の個々の端子と個々の第１表面電極とが正しく対向する。その結果、パワー半導体素子の端子と第１表面電極とによって構成される接合部において電気抵抗が大きくなったり、隣り合う接合部の間における絶縁耐圧が不十分になったりする問題が低減される。
尚、例えば、本実施態様に係る基板が用いられる大容量モジュールの設計仕様や構成によっては、必ずしもパワー半導体素子の全ての端子と全ての第１表面電極とが電気的に接続されていなくてもよい場合があり得る。換言すれば、本実施態様は、パワー半導体素子の全ての端子と全ての第１表面電極とが電気的に接続されていることを要件とするものではないことを、念の為、申し述べておく。
上記のように、本実施態様に係る基板においては、第１電子回路と第２電子回路との積層時にパワー半導体素子の個々の端子と個々の第１表面電極とが正確に対向するように、第１電子回路上に配設されるパワー半導体素子と第２電子回路基板である本実施態様に係る基板との位置合わせが正確に行われる。これにより、本実施態様に係る基板を用いる大容量モジュールにおいては、ワイヤボンド等の従来技術と比較して、パワー半導体素子と第２電子回路とをより短い距離で接続することができる。その結果、パワー半導体素子を含む第１電子回路（例えばパワー回路）と本実施態様に係る基板を含む第２電子回路（例えば、ドライブ回路等の周辺回路）との間のインダクタンスをより小さくすることができる。これにより、これらの回路を含む大容量モジュール（例えば、パワーモジュール等）において、例えばスイッチング時のサージ電圧を抑制（低サージ化）することができる。
尚、本実施態様に係る基板の第１表面に配設された第１表面電極とパワー半導体素子の端子との電気的接続は、例えば、はんだ付けによって達成することができるが、これらの接続方法は特定の手法に限定されるものではなく、第１表面電極を構成する導体とパワー半導体素子の端子との電気的接続は、当該技術分野において知られている何れの手法を用いて達成されてもよい。
本実施態様に係る基板は、前述のように、パワー半導体素子を含む第１電子回路の前記パワー半導体素子が配設されている側に前記パワー半導体素子を介して積層される第２電子回路に用いられる第２電子回路基板である。従って、当該基板が備える内層電極や第１表面電極には大電流が流れることが想定される。従って、本実施態様に係る基板においては、内層電極及び第１表面電極の少なくとも一部の（第１表面に直交する方向における）厚みは５０μｍ以上、より好ましくは１００μｍ以上であることが望ましい。これにより、本実施態様に係る基板を使用する電子回路を含むモジュール全体としての損失を小さくすることができる。
前述のように、本実施態様に係る基板における第１表面電極は、本実施態様に係る基板を含む第２電子回路（例えば、ドライブ回路等の周辺回路）と第１電子回路（例えば、パワー回路）に含まれるパワー半導体素子とを電気的に接続する。従って、第１表面電極には大電流が流れることが想定されるため、第１表面電極における損失をより小さくするには、パワー半導体素子と第１表面電極との接続面積をより大きくすることが望ましい。同様に、第１表面電極を構成する導体の厚みもまた、より大きくすることが望ましい。
尚、前述のように、本実施態様に係る基板は、例えばインバータ等のパワーモジュールを始めとする大容量モジュール等の小型軽量化を目的として、パワー半導体素子を介して、パワー半導体素子を含む第１電子回路（例えば、パワー回路）と積層して使用される第２電子回路（例えば、ドライブ回路等の周辺回路）において用いられる基板である。従って、本実施態様に係る基板（第２電子回路基板）の第１電子回路とは反対側の表面（第２表面）には、例えば、ドライブ回路等の周辺回路を構成する種々の回路素子を配設することができる。
上記のように、本実施態様に係る基板を用いる大容量モジュールにおいては、第１電子回路基板と第２電子回路基板との間にパワー半導体素子が挟まれた構成を有する。このような構成においては、一般的に、パワー半導体素子からの発熱を外部に放出することが困難になりがちである。しかしながら、本実施態様に係る基板においては、前述のように、パワー半導体素子の端子と第１表面電極とが、ワイヤ等を介すること無く、直接的に接続される。これにより、本実施態様に係る基板においては、パワー半導体素子からの発熱を効率良く伝達することができるので、例えば、本実施態様に係る基板の第２表面側にヒートシンク等の放熱機構を配設して、パワー半導体素子からの発熱を効率良く放出させることができる。この場合、本実施態様に係る基板を用いる大容量モジュールにおいては、第１電子回路基板の第２電子回路とは反対側の表面のみならず、第２電子回路基板である本実施態様に係る基板の第２表面にも、ヒートシンク等の放熱機構を配設して、これらの両方の表面から、パワー半導体素子からの発熱を、より効率良く放出することもできる。
また、前述のように、本実施態様に係る基板においては、第１電子回路と第２電子回路との積層時にパワー半導体素子及び基板がパワー半導体素子の側面と段差の側面との接触によって規定される相対的な位置関係にある場合に、パワー半導体素子の個々の端子と個々の第１表面電極とが対向するように、段差が形成されている。このようにパワー半導体素子の側面と段差の側面との接触によってパワー半導体素子と第２電子回路基板である本実施態様に係る基板との相対的な位置関係を確実且つ容易に規定し、パワー半導体素子と第２電子回路基板との位置合わせを正確に行うためには、前記第１表面に直交する方向における段差の高さがある程度大きいことが必要である。
一方、前記第１表面に直交する方向における段差の高さが過大であると、パワー半導体素子の端子の第２電子回路側の表面と第２電子回路基板が備える第１表面電極との間に空隙が生じ、パワー半導体素子の端子と第１表面電極との間の電気的接続を確保することが困難となる虞がある。従って、本実施態様に係る基板においては、段差の第１表面に直交する方向における高低差が適切な範囲に入っていることが必要である。
即ち、本発明の第２の実施態様は、
本発明の前記第１の実施態様に係る基板であって、
前記第１表面に直交する方向における前記段差の高さと前記第１表面電極の表面との間の高低差が、１０μｍ以上であり、且つ前記第１表面に直交する方向における前記パワー半導体素子の端子の前記第２回路側の表面と前記第１回路に用いられる第１回路基板の前記第２回路側の表面との間の高低差以下である、
基板である。
上記のように、本実施態様に係る基板において、第１表面に直交する方向における段差の高さと第１表面電極の表面との間の高低差（以降、単に「段差の高低差」と称する場合がある）は１０μｍ以上、より好ましくは２０μｍ以上であることが望ましい。段差の高低差が１０μｍ未満であると、パワー半導体素子の（第１表面に対向する表面に交差する）側面と段差の（第１表面に交差する）側面とが接触したかどうかの確認が困難となり、パワー半導体素子と第２電子回路基板との位置合わせを容易に行うことができるという、本発明の利点を十分に発揮することが困難となる虞があるので望ましくない。
一方、本実施態様に係る基板において、段差の高低差は、パワー半導体素子の端子の第２電子回路側の表面と第１電子回路に用いられる第１電子回路基板の第２電子回路側の表面との第１表面に直交する方向における高低差以下であることが望ましい。段差の高低差が、パワー半導体素子の端子の第２電子回路側の表面と第１電子回路に用いられる第１電子回路基板の第２電子回路側の表面との高低差を超えると、段差の第１表面から遠い側の端部が第１電子回路基板の表面に接触するまで第１電子回路基板と第２電子回路基板とを近付けてもパワー半導体素子の端子の第２電子回路側の表面と第２電子回路基板が備える第１表面電極とを接触させることができず、これらの間に空隙が生じ、パワー半導体素子の端子と第１表面電極との間の電気的接続を確保することが困難となる虞があるので望ましくない。
ところで、前述のように、本発明に係る基板の第１表面に形成される段差の側面は、必ずしもパワー半導体素子の全ての側面に接触し得るように形成する必要が無い場合もあり得る。例えば、前述のように、積層時にパワー半導体素子の端子と第１表面電極との配置がずれ得る方向が特定の方向に限定される場合は、当該方向に交わるパワー半導体素子の側面と段差の側面とが接触し得るように段差を設けることにより、パワー半導体素子の端子と第１表面電極との配置がずれることを防止することができる。
上記のような場合においては、パワー半導体素子の側面と段差の側面とが、点接触又は線接触によって互いに接触し得るように形成されていても、パワー半導体素子と本発明に係る基板との位置合わせを正確に行うことができる。しかしながら、一般的には、積層時におけるパワー半導体素子の端子と第１表面電極との配置のずれは、パワー半導体素子の端子と第１表面電極との接触面に平行な面内における種々の方向において起こり得る。また、積層時におけるパワー半導体素子の端子と第１表面電極との配置のずれは、パワー半導体素子の端子と第１表面電極との接触面に垂直な軸を中心とする回転方向にも起こり得る。
従って、パワー半導体素子と本発明に係る基板との位置合わせを正確且つ確実に行うには、複数の点又は線においてパワー半導体素子の側面と段差の側面とが接触し得るように構成することが望ましい。より好ましくは、パワー半導体素子の側面と段差の側面とが、面接触によって、互いに接触し得るように構成することが望ましい。
従って、本発明の第３の実施態様は、
本発明の前記第１又は前記第２の実施態様の何れかに係る基板であって、
前記段差のうち少なくとも一部の段差において、前記段差の前記第１表面に交差する側面が、前記パワー半導体素子の前記第１表面に対向する表面に交差する側面に平行な面として形成されている、
基板である。
上記のように、本実施態様に係る基板においては、第１表面に設けられた少なくとも１つの段差のうち少なくとも一部の段差において、前記段差の前記第１表面に交差する側面が、パワー半導体素子の第１表面に対向する表面に交差する側面に平行な面として形成されている。これにより、本実施態様に係る基板によれば、パワー半導体素子の側面と段差の側面とが、面接触によって、互いに接触し得るので、パワー半導体素子と本発明に係る基板との位置合わせを正確且つ確実に行うことができる。
ところで、前述のように、本発明に係る基板の第１表面に設けられる段差は、例えば、第１表面に設けられた突起の側面（第１表面に交差する面）によって形成されていてもよく、積層時にパワー半導体素子の側面を取り囲むように設けられたフランジ状の構造によって形成されていてもよく、あるいは積層時にパワー半導体素子が嵌合するように設けられた窪み（凹部）によって形成されていてもよい。また、かかる突起やフランジ状の構造や窪みは、パワー半導体素子の形状や第１電子回路における配置、第１電子回路と第２電子回路とを積層する製造ラインの構成等に応じて、適切な大きさ、形状、位置に配設することができる。
更に、上記突起やフランジ状の構造や窪みによって形成される段差の側面は、第１電子回路と第２電子回路との積層時に、少なくともパワー半導体素子の前記第１表面に対向する表面に交差する側面と対向する領域において、少なくとも１つの微小突起が設けられていてもよい。
即ち、本発明の第４の実施態様は、
本発明の前記第１乃至前記第３の実施態様の何れか１つに係る基板であって、
前記第１電子回路と前記第２電子回路との積層時に、前記段差の前記側面の少なくとも前記パワー半導体素子の前記側面と対向する領域において、少なくとも１つの微小突起が設けられており、
前記パワー半導体素子の前記側面と前記突起との接触によって、前記パワー半導体素子と前記基板との相対的な位置関係が規定される、
基板である。
上記のように、本実施態様に係る基板においては、第１電子回路と第２電子回路との積層時に、第１表面に設けられた少なくとも１つの段差の第１表面に交差する側面の少なくともパワー半導体素子の第１表面に対向する表面に交差する側面と対向する領域において、少なくとも１つの微小突起が設けられている。本実施態様に係る基板においては、かかる構成により、段差の側面とパワー半導体素子の側面との接触面積を小さくすることができるので、例えば、後述するように、第１電子回路と第２電子回路との積層時に、パワー半導体素子が複数の段差の間に挟まれる実施態様、あるいは段差の側面と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合される実施態様において、パワー半導体素子を段差の間の空間や窪みに挿入する際の摩擦抵抗を低減することができる。
ところで、前述のように、積層時におけるパワー半導体素子の端子と第１表面電極との配置がずれ得る方向が上記特定の方向における一方の向きにのみ限定される場合は、第２電子回路基板とパワー半導体素子との位置合わせが不十分であることに起因する、パワー半導体素子の端子と第２電子回路基板の第１表面電極との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減するには、当該一方の向きへのパワー半導体素子の端子と第１表面電極との配置のずれを防止すれば十分である。従って、かかる場合においては、上記特定の方向に交わるパワー半導体素子の側面のうち、当該一方の向きに向いている側面と接触し得るように、少なくとも１つの段差を設ければ十分である。
一方、積層時におけるパワー半導体素子の端子と第１表面電極との配置が、上記特定の方向における当該一方の向きのみならず、他方の向き（当該一方の向きとは逆の向き）にもずれ得る場合は、上記特定の方向に交わるパワー半導体素子の側面のうち、当該一方の向きに向いている側面と接触し得る少なくとも１つの段差に加えて、他方の向き（当該一方の向きとは逆の向き）に向いている側面と接触し得る少なくとも１つの段差を更に設ける必要がある。即ち、かかる場合においては、上記特定の方向において、少なくとも２つの段差を第２電子回路基板の第１表面上に設けて、第１電子回路と第２電子回路との積層時に、これらの段差によりパワー半導体素子を挟むように構成する必要がある。但し、この場合、これら少なくとも２つの段差は、上記特定の方向に平行な同一の線上に設けられていてもよく、あるいは、上記特定の方向に平行な個別の線上にそれぞれ設けられていてもよい。
更に、積層時におけるパワー半導体素子の端子と第１表面電極との配置がずれ得る方向が上記特定の方向に限定されない場合（即ち、積層時におけるパワー半導体素子の端子と第１表面電極との配置が、上記特定の方向のみならず、上記特定の方向以外の別の方向においてもずれ得る場合）においては、上記特定の方向以外の別の方向に交わるパワー半導体素子の側面と段差の側面とが接触し得るように更なる段差を設けることにより、パワー半導体素子の端子と第１表面電極との配置がずれることを防止することができる。
上記の場合においても、上記特定の方向以外の別の方向においてパワー半導体素子の端子と第１表面電極との配置がずれ得る方向が上記特定の方向以外の別の方向における一方の向きにのみ限定される場合は、上述のように、上記特定の方向以外の別の方向に交わるパワー半導体素子の側面のうち、当該一方の向きに向いている側面と接触し得るように、少なくとも１つの段差を設ければ十分である。
一方、積層時におけるパワー半導体素子の端子と第１表面電極との配置が、上記特定の方向以外の別の方向における当該一方の向きのみならず、他方の向き（当該一方の向きとは逆の向き）にもずれ得る場合は、上述のように、上記特定の方向以外の別の方向に交わるパワー半導体素子の側面のうち、当該一方の向きに向いている側面と接触し得る少なくとも１つの段差に加えて、他方の向き（当該一方の向きとは逆の向き）に向いている側面と接触し得る少なくとも１つの段差を更に設ける必要がある。即ち、かかる場合においては、上記特定の方向以外の別の方向において、少なくとも２つの段差を第２電子回路基板の第１表面上に設けて、第１電子回路と第２電子回路との積層時に、これらの段差によりパワー半導体素子を挟むように構成する必要がある。但し、この場合、これら少なくとも２つの段差は、上記特定の方向以外の別の方向に平行な同一の線上に設けられていてもよく、あるいは、上記特定の方向以外の別の方向に平行な個別の線上にそれぞれ設けられていてもよい。
従って、上記の場合は、結果として、上記特定の方向及び上記特定の方向以外の別の方向において、それぞれ少なくとも２つ（１対）の段差を第２電子回路基板の第１表面上に設けて、第１電子回路と第２電子回路との積層時に、これらの少なくとも４つ（２対）の段差によりパワー半導体素子を囲むように構成する必要がある。但し、この場合、これら少なくとも２対の段差のぞれぞれの対を構成する少なくとも２つの段差は、上記特定の方向又は上記特定の方向以外の別の方向に平行な同一の線上に設けられていてもよく、あるいは、上記特定の方向又は上記特定の方向以外の別の方向に平行な個別の線上にそれぞれ設けられていてもよい。
尚、上記説明においては、積層時におけるパワー半導体素子の端子と第１表面電極との配置がずれ得る方向が特定の方向における一方の向きに限定されない場合に、第２電子回路基板とパワー半導体素子との位置合わせを十分に行い、パワー半導体素子の端子と第１表面電極との配置のずれを防止して、パワー半導体素子の端子と第２電子回路基板の第１表面電極との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減するための手法の具体例として、２つ（１対）又は４つ（２対）の段差によりパワー半導体素子を挟む又は囲む構成を例示した。
しかしながら、第２電子回路基板とパワー半導体素子との位置合わせを十分に行い、パワー半導体素子の端子と第１表面電極との配置のずれを防止するための手法は上記例示に限定されるものではない。例えば、第２電子回路基板の第１表面に３つの段差を設けて、第１電子回路と第２電子回路との積層時に、これら３つの段差の側面によってパワー半導体素子が囲まれるように構成することにより、パワー半導体素子と第２電子回路基板との相対的な位置関係を一意に規定することもできる。あるいは、５つ以上の段差によって、パワー半導体素子と第２電子回路基板との相対的な位置関係を規定してもよい。
従って、本発明の第５の実施態様は、
本発明の前記第１乃至前記第４の実施態様の何れか１つに係る基板であって、
前記基板が複数の段差を含んでなり、
前記複数の段差により、前記第１電子回路と前記第２電子回路との積層時に、前記パワー半導体素子及び前記基板の相対的な位置関係が一意に規定される、
基板である。
本実施態様に係る基板において、第１表面に設けられる複数の段差は、パワー半導体素子の形状や第１電子回路における配置、第１電子回路と第２電子回路とを積層する製造ラインの構成等に応じて、第１電子回路と第２電子回路との積層時に、これら複数の段差の側面とパワー半導体素子の側面との接触により、パワー半導体素子と第２電子回路基板との相対的な位置関係が一意に規定されるように、適切な位置に配設することができる。
より好ましい態様において、本発明に係る基板の第１表面に形成される段差の側面は、第１電子回路と第２電子回路との積層時に、パワー半導体素子の全ての側面と連続的に接触し得るように構成されていることが望ましい。
即ち、本発明の第６の実施態様は、
本発明の前記第１乃至前記第４の実施態様に係る基板であって、
前記段差の前記第１表面に交差する側面が、前記パワー半導体素子の前記第１表面に対向する表面に交差する全ての側面に平行な連続する面として形成されている、
基板である。
上記のように、本実施態様に係る基板においては、第１表面に設けられた段差の第１表面に交差する側面が、パワー半導体素子の第１表面に対向する表面に交差する全ての側面に平行な連続する面として形成されている。換言すれば、本実施態様に係る基板によれば、パワー半導体素子の全ての側面と段差の側面が、面接触によって、互いに接触し得る。更に換言すれば、本実施態様に係る基板においては、第１電子回路と第２電子回路との積層時に、段差の側面と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合する。これにより、積層時におけるパワー半導体素子と第２電子回路基板である本実施態様に係る基板との相対的な位置関係を一意に定めることができるので、パワー半導体素子と第２電子回路基板との位置合わせを、より正確且つ確実に行うことができる。
ところで、各種電子回路モジュールにおいては、基板上に実装された半導体素子等の回路素子の電気的接合部が、外力や応力によって破断したり、周囲環境における湿度によって腐食したりすることを防止することを目的として、電気的接合部の周囲を充填材料によって封止することが広く行われている。また、大容量モジュールにおいては、パワー半導体素子の端子と基板の電極との電気的接合部の間での絶縁耐圧を高めることを目的として、電気的接合部の周囲を充填材料によって封止することが広く行われている（例えば、特許文献４を参照）。かかる充填材料としては、例えば、樹脂やガラス等を用いることができる。また、かかる樹脂としては、例えばエポキシ樹脂やポリイミド樹脂等の液状硬化性樹脂を用いることができる。更に、かかる樹脂は、例えば酸化ケイ素等のフィラーを含有するコンポジットレジンであってもよい。尚、大容量モジュールにおいては、パワー半導体素子からの発熱による温度上昇が想定されるので、高い耐熱性を有するポリイミド樹脂やガラス等が充填材料として望ましい。
尚、従来技術に係る基板は、本実施態様に係る基板とは異なり、段差の側面と第１表面とによって画定される窪み（凹部）を備えていない。従って、上記のようにパワー半導体素子の端子と基板の電極との電気的接合部の周囲を充填材料によって封止する場合、第２電子回路基板として従来技術に係る基板を用いる大容量モジュールにおいては、パワー半導体素子の端子と当該基板の電極との電気的接合部の周囲のみならず、第１電子回路の基板と第２電子回路の基板とによって挟まれる領域全体を充填材料によって封止せざるを得ない。その結果、従来技術に係る基板を用いる大容量モジュールにおいては、比較的大量の充填材料が必要とされる。
一方、第２電子回路に用いられる基板として本実施態様に係る基板を用いる大容量モジュールにおいては、前述のように、本実施態様に係る基板の第１表面に形成される段差の側面と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合する。従って、当該窪みとパワー半導体素子との間の空隙のみを充填材料によって充填することにより、パワー半導体素子の端子と基板の電極との電気的接合部の周囲を封止することができる。これにより、封止に使用される充填材料の量を低減することができ、結果として、大容量モジュールの製造コストを削減することができる。特に、高い耐熱性を有するポリイミド樹脂は高価であるため、本実施態様に係る基板が段差の側面と第１表面とによって画定される窪みを備えることに起因するコスト削減効果は大きい。
ところで、本発明に係る基板においては、前述のように、第１電子回路と第２電子回路との積層時にパワー半導体素子が複数の段差の間に挟まれる又は囲まれる実施態様、あるいは第１電子回路と第２電子回路との積層時に段差の側面と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合される実施態様が想定される。これらの実施態様において、複数の段差によって挟まれる又は囲まれる空間あるいは段差の側面と第１表面とによって画定される窪みへのパワー半導体素子の嵌合を容易なものとするには、かかる空間又は窪みの第１表面に平行な平面による断面が、パワー半導体素子の第１表面に平行な平面による断面よりも若干大きいことが望ましい。但し、上記空間又は窪みとパワー半導体素子の外形との寸法差は、かかる実施態様に係る基板とパワー半導体素子との位置合わせを正確に行うことが困難となる程度にまで過大なものではないことが望ましい。
具体的には、上記寸法差によって生ずるパワー半導体素子の側面と段差の側面との間の空隙の大きさ（第１電子回路と第２電子回路との積層時にパワー半導体素子と第２電子回路基板との相対的な位置関係を規定するパワー半導体素子の側面と段差の側面又は側面に設けられた突起との距離）は、１０μｍ以上、より好ましくは２０μｍ以上であり、且つ５００μｍ未満、より好ましくは１００μｍ未満であることが望ましい。換言すれば、当該空隙の大きさは、パワー半導体素子の第１表面に平行な平面による断面の等価円直径の０．１％以上、より好ましくは０．２％以上であり、且つ１０％未満、より好ましくは２％未満であることが望ましい。
従って、本発明の第７の実施態様は、
本発明の前記第５又は前記第６の実施態様の何れか１つに係る基板であって、
前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子と前記基板との相対的な位置関係を規定する前記パワー半導体素子の前記側面と前記段差の前記側面又は前記側面に設けられた前記突起との距離が、１０μｍ以上であり、且つ５００μｍ未満である、
基板である。
上述のように、本実施態様に係る基板において、第１電子回路と第２電子回路との積層時にパワー半導体素子と第２電子回路基板との相対的な位置関係を規定するパワー半導体素子の第１表面に対向する表面に交差する側面と段差の第１表面に交差する側面又は当該側面に設けられた突起との距離は１０μｍ以上である。当該距離が１０μｍ未満であると、複数の段差によって挟まれる又は囲まれる空間あるいは段差の側面と第１表面とによって画定される窪みへのパワー半導体素子の嵌合が困難となるので望ましくない。より好ましくは、第１電子回路と第２電子回路との積層時にパワー半導体素子と第２電子回路基板との相対的な位置関係を規定するパワー半導体素子の第１表面に対向する表面に交差する側面と段差の第１表面に交差する側面又は当該側面に設けられた突起との距離は２０μｍ以上である。
一方、本実施態様に係る基板において、第１電子回路と第２電子回路との積層時にパワー半導体素子と第２電子回路基板との相対的な位置関係を規定するパワー半導体素子の第１表面に対向する表面に交差する側面と段差の第１表面に交差する側面又は当該側面に設けられた突起との距離は５００μｍ未満である。当該距離が５００μｍ以上であると、第２電子回路基板とパワー半導体素子との位置合わせを正確に行うことが困難となるので望ましくない。より好ましくは、第１電子回路と第２電子回路との積層時にパワー半導体素子と第２電子回路基板との相対的な位置関係を規定するパワー半導体素子の第１表面に対向する表面に交差する側面と段差の第１表面に交差する側面又は当該側面に設けられた突起との距離は１００μｍ未満である。
また、本発明の第８の実施態様は、
本発明の前記第５又は前記第６の実施態様の何れか１つに係る基板であって、
前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子と前記基板との相対的な位置関係を規定する前記パワー半導体素子の前記側面と前記段差の前記側面又は前記側面に設けられた前記突起との距離が、前記パワー半導体素子の前記第１表面に平行な平面による断面の等価円直径の０．１％以上であり、且つ１０％未満である、
基板である。
上述のように、本実施態様に係る基板において、第１電子回路と第２電子回路との積層時にパワー半導体素子と第２電子回路基板との相対的な位置関係を規定するパワー半導体素子の第１表面に対向する表面に交差する側面と段差の第１表面に交差する側面又は当該側面に設けられた突起との距離は、パワー半導体素子の第１表面に平行な平面による断面の等価円直径の０．１％以上である。当該距離が当該等価円直径の０．１％未満であると、複数の段差によって挟まれる又は囲まれる空間あるいは段差の側面と第１表面とによって画定される窪みへのパワー半導体素子の嵌合が困難となるので望ましくない。より好ましくは、第１電子回路と第２電子回路との積層時にパワー半導体素子と第２電子回路基板との相対的な位置関係を規定するパワー半導体素子の第１表面に対向する表面に交差する側面と段差の第１表面に交差する側面又は当該側面に設けられた突起との距離は、当該等価円直径の０．２％以上である。
一方、本実施態様に係る基板において、第１電子回路と第２電子回路との積層時にパワー半導体素子と第２電子回路基板との相対的な位置関係を規定するパワー半導体素子の第１表面に対向する表面に交差する側面と段差の第１表面に交差する側面又は当該側面に設けられた突起との距離は、パワー半導体素子の第１表面に平行な平面による断面の等価円直径の１０％未満である。当該距離が当該等価円直径の１０％以上であると、第２電子回路基板とパワー半導体素子との位置合わせを正確に行うことが困難となるので望ましくない。より好ましくは、第１電子回路と第２電子回路との積層時にパワー半導体素子と第２電子回路基板との相対的な位置関係を規定するパワー半導体素子の第１表面に対向する表面に交差する側面と段差の第１表面に交差する側面又は当該側面に設けられた突起との距離は、当該等価円直径の２％未満である１００μｍ未満である。
ところで、前述のように、大容量モジュールを構成する各種回路基板を積層して当該モジュールを小型軽量化する場合、スイッチング素子等のパワー半導体素子からの発熱により、大容量モジュールの温度が著しく上昇する場合がある。また、周辺回路基板（第２電子回路基板）の電極とパワー半導体素子の端子との電気的接続を形成する際にも、大容量モジュールの温度が著しく上昇する場合がある。このような場合、大きい熱膨張係数を有する材料（例えば、樹脂等）を第２電子回路基板の基材として使用すると、比較的小さい熱膨張係数を有する材料（例えば、シリコン等）によって構成されるパワー半導体素子との熱膨張の程度の違いにより、周辺回路基板（第２電子回路基板）の電極とパワー半導体素子の端子との接合部に応力が作用したり、周辺回路基板（第２電子回路基板）の電極とパワー半導体素子の端子との位置合わせの精度が低下したりする問題が生ずる虞がある。
一方、当該技術分野においては、ＩＧＢＴやＭＯＳＦＥＴ等を含むパワー半導体素子の損失改善策として、従来使用されてきたシリコン（Ｓｉ）ウェーハに代えて、シリコンカーバイド（ＳｉＣ）ウェーハを使用することが提案されている。このＳｉＣウェーハは、従来のＳｉウェーハと比較して、高温での動作が可能であるという特徴を有している（例えば、非特許文献１を参照）。これにより、従来のＳｉウェーハを使用するパワーモジュールにおいては必須であった冷却機構（例えば、ヒートシンクや水冷機構等）を大幅に簡略化することができる。その結果、ＳｉＣウェーハを使用することにより、パワーモジュールの小型軽量化を図ることができる。しかしながら、ＳｉＣウェーハの使用に伴うパワーモジュールの動作温度の上昇により、前述のようなパワー半導体素子からの発熱に起因する種々の問題がより一層厳しいものとなる傾向にある。
以上のような背景から、大容量モジュールにおいて、パワー半導体素子を含む第１電子回路のパワー半導体素子が配設されている側にパワー半導体素子を介して積層される第２電子回路に用いられる第２回路基板の基材は、小さい熱膨張係数を有する材料によって構成されることが望ましい。具体的には、第２電子回路基板として使用される本発明に係る基板の基材を構成する誘電体層は、主としてセラミックを含んでなることが望ましい。
従って、本発明の第９の実施態様は、
本発明の前記第１乃至前記第８の実施態様の何れかに係る基板であって、
前記誘電体層が、主としてセラミックを含んでなる、
基板である。
上記のように、本実施態様に係る基板においては、当該基板の基材を構成する誘電体層が主としてセラミックを含んでなる。セラミックは、例えば樹脂等の従来の基板の基材と比較して、より小さい熱膨張係数を有する材料である。従って、本実施態様に係る基板においては、前述のように、当該基板を用いる大容量モジュールの温度が著しく上昇した場合においても、パワー半導体素子との熱膨張の程度の違いが過大となることが抑制される。その結果、本実施態様に係る基板によれば、周辺回路基板（第２電子回路基板）の電極とパワー半導体素子の端子との接合部に応力が作用したり、周辺回路基板（第２電子回路基板）の電極とパワー半導体素子の端子との位置合わせの精度が低下したりする問題を低減することができる。
ところで、本実施態様に係る基板を製造する方法は、上記要件を満たす限り、如何なる方法であってもよく、当該技術分野においてセラミック製の基板の製造に使用される種々の方法から適宜選択することができる。本実施態様に係る基板を製造する方法の具体例としては、例えば、所謂「ゲルキャスト法」や「ドクターブレード法」等を挙げることができる。
上記ゲルキャスト法を採用する場合は、例えば、フィルム状または薄板状の保護基材の表面に、例えばスクリーン印刷法等の印刷法によって導体パターンを配設し、導体パターンが配設されなかった部分にはセラミック等の誘電体材料のスラリーを注入し、当該スラリーを固化させて得られる導体パターンが埋設された誘電体材料のシートを必要な枚数だけ積層して、導体パターンを表面電極や内層電極として構成し、焼成することによって、本実施態様に係る基板を得ることができる。
上記保護基材としては、ポリエチレンテレフタレート（ＰＥＴ）フィルム、ポリエチレンナフタレート（ＰＥＮ）フィルム等の樹脂フィルムを用いることが望ましく、また樹脂フィルム以外にも、ガラス板や紙、金属などのフィルム状または板状の種々の材料を用いることができる。但し、保護基材としては、剥離操作の容易性の観点から、可撓性を備えたものを用いることが好ましい。
また、例えば、上記誘電体材料のシートを保護基材から容易に剥離することができるようにすること等を目的として、上記保護基材の表面には、例えば、剥離剤等が塗布されていてもよい。かかる剥離剤には、例えば、当該技術分野において離型剤として知られている各種薬剤が含まれる。より具体的には、かかる剥離剤としては、公知のシリコーン系剥離剤、フッ素系剥離剤等を使用することができる。
上記導体パターンは、主成分として、例えば、金、銀、銅等から選ばれる少なくとも１種類以上の金属と熱硬化性樹脂前駆体を含んでなる導体ペーストを、例えば、スクリーン印刷等の方法により上記保護基材の表面上に形成することによって配設されることが望ましい。かかる熱硬化性樹脂前駆体としては、フェノール樹脂、レゾール樹脂、ウレタン樹脂、エポキシ樹脂、メラミン樹脂等を使用することができる。これらの中では、フェノール樹脂、レゾール樹脂であることが特に好ましい。かかる導体ペーストを上記保護基材の表面上に印刷した後、この導体ペーストに含まれるバインダーを硬化させることによって、導体パターンを得ることができる。
上記誘電体材料のスラリーとしては、例えば、樹脂、セラミック粉末、及び溶剤を含んでなるスラリーを挙げることができる。ここで、樹脂は所謂「バインダー」として機能するものであり、例えば、フェノール樹脂、レゾール樹脂、若しくはポリウレタン樹脂等の熱硬化性樹脂、又はポリオール及びポリイソシアネートを含んでなるポリウレタン前駆体等を使用することができる。これらの中では、ポリオール及びポリイソシアネートを含んでなる熱硬化性樹脂前駆体が特に好ましい。
セラミック粉末として使用されるセラミック材料としては、酸化物系セラミック又は非酸化物系セラミックの何れを使用してもよい。例えば、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、チタン酸バリウム（ＢａＴｉＯ３）、窒化珪素（Ｓｉ３Ｎ４）、炭化珪素（ＳｉＣ）、酸化バリウム（ＢａＯ）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化亜鉛（ＺｎＯ２）、酸化ネオジム（Ｎｄ２Ｏ３）等を使用することができる。また、これらの材料は、１種類単独で、または２種以上を組み合わせて使用してもよい。更に、スラリーを調製可能な限りにおいて、セラミック材料の粒子径は特に限定されない。
また、上記溶剤としては、上記バインダーとしての樹脂（及び、使用する場合には分散剤）を溶解するものであれば特に限定されない。溶剤の具体例としては、例えば、多塩基酸エステル（例えば、グルタル酸ジメチル等）、多価アルコールの酸エステル（例えば、トリアセチン（グリセリルトリアセテート）等）等の、２以上のエステル結合を有する溶剤を挙げることができる。
更に、上記誘電体材料のスラリーは、上述の樹脂、セラミック粉末、及び溶剤以外に、分散剤を含んでいてもよい。分散剤の具体例としては、例えば、ポリカルボン酸系共重合体、ポリカルボン酸塩等を挙げることができる。かかる分散剤を添加することにより、成形前のスラリーを低粘度とし、且つ高い流動性を有するものとすることができる。
ところで、前述のように、本発明は、大容量モジュールの周辺回路用の回路基板に関する。より詳細には、本発明は、例えば、ハイブリッドカーや電気自動車において使用されるインバータ等のパワーモジュールを始めとする大容量モジュールにおいて、パワー半導体素子を含む回路と積層される周辺回路用の回路基板に関する。更に、本発明は、当該回路基板を用いる周辺回路を含む大容量モジュールにも関する。
ここで、大容量モジュールとは、前述のように、例えば、インバータ等のパワーモジュールを始めとする、大電力を扱うモジュールを指す。かかる大容量モジュールは、前述のように、例えば、ハイブリッドカーや電気自動車等の普及に伴い、従来よりも更なる小型軽量化及び高効率化が益々強く求められている。
上述の要求に応えるには、大容量モジュールに含まれる周辺回路において、本発明に係る基板を用いることが望ましい。これにより、大容量モジュールを構成する各種回路基板を積層して当該モジュールを小型軽量化する際に、パワー半導体素子の端子と配線基板の表面電極やリードフレーム端子とによって構成される接合部におけるパワー半導体素子の端子と配線基板の表面電極やリードフレーム端子との位置合わせを正確に行い、パワー半導体素子の端子と配線基板の表面電極やリードフレーム端子とによって構成される接合部において電気抵抗が大きくなったり、隣り合う接合部の間における絶縁耐圧が不十分になったりする問題を低減することができる。従って、本発明の前述の各種実施態様及びその他の多種多様な変形例に係る基板を用いる周辺回路を含む大容量モジュールもまた、本発明の範囲に含まれる。
即ち、本発明の第１０の実施態様は、
パワー半導体素子を含む第１電子回路、
前記第１電子回路の前記パワー半導体素子が配設されている側に前記パワー半導体素子を介して積層される第２電子回路、
を含んでなる大容量モジュールであって、
前記第２電子回路に用いられる第２回路基板である基板が、誘電体層からなる基材と、前記基材の内部に埋設された内層電極と、前記基板の前記第１電子回路側の表面である第１表面に形成された第１表面電極と、前記第１表面に設けられた少なくとも１つの段差と、を含んでなり、
前記内層電極及び前記第１表面電極の少なくとも一部の前記第１表面に直交する方向における厚みが５０μｍ以上であり、
前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子及び前記基板が前記パワー半導体素子の前記第１表面に対向する表面に交差する側面と前記段差の前記第１表面に交差する側面との接触によって規定される相対的な位置関係にある場合に、前記パワー半導体素子の個々の端子と個々の前記第１表面電極とが対向するように、前記段差が形成されている、
大容量モジュールである。
また、本発明の第１１の実施態様は、
本発明の前記第１０の実施態様に係る大容量モジュールであって、
前記第１表面に直交する方向における前記段差の高さと前記第１表面電極の表面との間の高低差が、１０μｍ以上であり、且つ前記第１表面に直交する方向における前記パワー半導体素子の端子の前記第２回路側の表面と前記第１回路に用いられる第１回路基板の前記第２回路側の表面との間の高低差以下である、
大容量モジュールである。
更に、本発明の第１２の実施態様は、
本発明の前記第１０又は前記第１１の実施態様の何れか１つに係る大容量モジュールであって、
前記段差のうち少なくとも一部の段差において、前記段差の前記第１表面に交差する側面が、前記パワー半導体素子の前記第１表面に対向する表面に交差する側面に平行な面として形成されている、
大容量モジュールである。
加えて、本発明の第１３の実施態様は、
本発明の前記第１０乃至前記第１２の実施態様の何れか１つに係る大容量モジュールであって、
前記第１電子回路と前記第２電子回路との積層時に、前記段差の前記側面の少なくとも前記パワー半導体素子の前記側面と対向する領域において、少なくとも１つの微小突起が設けられており、
前記パワー半導体素子の前記側面と前記突起との接触によって、前記パワー半導体素子と前記基板との相対的な位置関係が規定される、
大容量モジュールである。
上記のように、本実施態様に係る大容量モジュールにおいては、第１電子回路と第２電子回路との積層時に、第１表面に設けられた少なくとも１つの段差の第１表面に交差する側面の少なくともパワー半導体素子の第１表面に対向する表面に交差する側面と対向する領域において、少なくとも１つの微小突起が設けられている。本実施態様に係る基板においては、かかる構成により、段差の側面とパワー半導体素子の側面との接触面積を小さくすることができるので、例えば、後述するように、第１電子回路と第２電子回路との積層時に、パワー半導体素子が複数の段差の間に挟まれる実施態様、あるいは段差の側面と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合される実施態様において、パワー半導体素子を段差の間の空間や窪みに挿入する際の摩擦抵抗を低減することができる。加えて、段差の間の空間や窪みにおけるパワー半導体素子の位置を更に正確且つ確実に固定することができる。
更に、段差の側面と第１表面とによって画定される窪みにパワー半導体素子が嵌合される実施態様においては、前述のように、パワー半導体素子の端子と第２電子回路基板の第１表面電極との電気的接合部の周囲を充填材料によって封止して、当該電気的接合部が外力や応力によって破断したり、周囲環境における湿度によって腐食したりすることを防止することができる。かかる場合において、本実施態様に係る大容量モジュールによれば、段差の側面に設けられた微小突起により、段差の側面と第１表面とによって画定される窪みとパワー半導体素子との間の空隙を確実且つ均一に確保することができる。
また、本発明の第１４の実施態様は、
本発明の前記第１０乃至前記第１３の実施態様の何れか１つに係る大容量モジュールであって、
前記基板が複数の段差を含んでなり、
前記複数の段差により、前記第１電子回路と前記第２電子回路との積層時に、前記パワー半導体素子及び前記基板の相対的な位置関係が一意に規定される、
大容量モジュールである。
更に、本発明の第１５の実施態様は、
本発明の前記第１０乃至前記第１３の実施態様の何れか１つに係る大容量モジュールであって、
前記段差の前記第１表面に交差する側面が、前記パワー半導体素子の前記第１表面に対向する表面に交差する全ての側面に平行な連続する面として形成されている、
大容量モジュールである。
ところで、上記のように、本実施態様に係る大容量モジュールにおいては、第１表面に設けられた段差の第１表面に交差する側面が、パワー半導体素子の第１表面に対向する表面に交差する全ての側面に平行な連続する面として形成されている。換言すれば、本実施態様に係る大容量モジュールにおいては、第２電子回路基板の第１表面に形成される段差の側面と第１表面とによって画定される窪み（凹部）にパワー半導体素子が嵌合している。従って、当該窪みとパワー半導体素子との間の空隙のみを充填材料によって充填することにより、パワー半導体素子の端子と基板の電極との電気的接合部の周囲を封止することができる。これにより、封止に使用される充填材料の量を低減することができ、結果として、大容量モジュールの製造コストを削減することができる。特に、高い耐熱性を有するポリイミド樹脂は高価であるため、本実施態様に係るモジュールに用いられる第２電子回路基板が段差の側面と第１表面とによって画定される窪みを備えることに起因するコスト削減効果は大きい。
従って、本発明の第１６の実施態様は、
本発明の前記第１５の実施態様に係る大容量モジュールであって、
前記段差の前記第１表面に交差する側面及び前記第１表面によって画定される凹部と当該凹部に嵌合された前記パワー半導体素子の前記第１表面に対向する表面及び当該表面に交差する側面との間の空隙に絶縁材料が充填されている、
大容量モジュールである。
また、本発明の第１７の実施態様は、
本発明の前記第１４又は前記第１５の実施態様の何れか１つに係る大容量モジュールであって、
前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子と前記基板との相対的な位置関係を規定する前記パワー半導体素子の前記側面と前記段差の前記側面又は前記側面に設けられた前記突起との距離が、１０μｍ以上であり、且つ５００μｍ未満である、
大容量モジュールである。
更に、本発明の第１８の実施態様は、
本発明の前記第１４又は前記第１５の実施態様の何れか１つに係る大容量モジュールであって、
前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子と前記基板との相対的な位置関係を規定する前記パワー半導体素子の前記側面と前記段差の前記側面又は前記側面に設けられた前記突起との距離が、パワー半導体素子の第１表面に平行な平面による断面の等価円直径の０．１％以上であり、且つ１０％未満である、
大容量モジュールである。
加えて、本発明の第１９の実施態様は、
本発明の前記第１０乃至前記第１８の実施態様の何れか１つに係る大容量モジュールであって、
前記誘電体層が、主としてセラミックを含んでなる、
大容量モジュールである。
以下、本発明の幾つかの実施態様に係る基板及び大容量モジュールの構成等につき、添付図面等を参照しつつ説明する。但し、以下に述べる説明はあくまでも例示を目的とするものであり、本発明の範囲が以下の説明に限定されるものと解釈されるべきではない。
実施例１．本発明の実施態様に係る基板及び当該基板を含む大容量モジュールの構成
前述のように、図１は、第１表面に設けられた窪み（凹部）によって形成された段差を有する本発明の１つの実施態様に係る基板及び当該基板を含む大容量モジュールの構成を示す模式図である。図１に示すように、本実施例に係る大容量モジュールにおいては、本発明の１つの実施態様に係る基板である第２電子回路基板１０の第１表面に設けられた窪み（凹部）によって段差１１が形成されている。また、第１電子回路基板１０は、誘電体層からなる基材１４と、基材１４の内部に埋設された内層電極１５と、基板の第１電子回路側の表面である第１表面に形成された第１表面電極１６と、を含んでなる。本実施例においては、第１表面電極１６は、基材１４の内部に埋設され、パワー半導体素子２１の端子に対向する面が第１表面において露出している。
第２電子回路基板１０の第１表面電極１６とは反対側の表面である第２表面上には、３つの回路素子１２が配設されている。回路素子１２は、第１電子回路基板１０の基材１４の内部に埋設された内層電極１５を介して、第１表面電極１６と電気的に接続されている。一方、第１電子回路基板２０のパワー半導体素子２１が配設されている表面とは反対側の表面には、パワー半導体素子２１から発生する熱を放出するためのヒートシンク２２が設けられている。更に、ヒートシンク２２及び第２電子回路基板１０の外縁部には、ヒートシンク２２と第２電子回路基板１０とを接続するケース３０が設けられている。
第１表面電極１６は、第１電子回路２０と第２電子回路１０との積層時に、段差１１を形成する窪み（凹部）に第１電子回路基板２０上に配設されたパワー半導体素子２１が嵌合することによって第２電子回路基板１０とパワー半導体素子２１との位置合わせが行われた状態においてパワー半導体素子２１の端子と対向するように、段差１１を形成する窪み（凹部）の底面に配設されている。かかる構成により、本実施例に係る大容量モジュールにおいては、第２電子回路基板１０とパワー半導体素子２１との位置合わせを正確且つ容易に行うことができる。即ち、本実施例に係る大容量モジュールにおいては、第２電子回路基板１０の第１表面電極１６とパワー半導体素子２１の端子との位置合わせをより正確に行うことができる。その結果、本実施例に係る大容量モジュールにおいては、パワー半導体素子２１の端子と第２電子回路基板１０の第１表面電極１６との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減することができる。
実施例２．本発明の実施態様に係る基板及び当該基板を含む大容量モジュールの構成
前述のように、図２は、第２電子回路基板上にヒートシンクが配設された、図１に示す実施態様の変形例に係る基板及び当該基板を含む大容量モジュールの構成を示す模式図である。図２に示すように、本実施例に係る大容量モジュールは、第２電子回路基板１０の第２表面上に配設された３つの回路素子１２のうち、中央の回路素子１２がヒートシンク１３に置き換えられている点を除き、図１に示す大容量モジュールと同じ構成を有する。
本実施例に係る大容量モジュールにおいては、パワー半導体素子２１の端子と第１表面電極１６とが、ワイヤ等を介すること無く、直接的に接続されているので、パワー半導体素子２１から発生する熱を、第２電子回路基板１０の第２表面側に配設されたヒートシンク１３に効率良く伝達することができる。従って、本実施例に係る基板を用いる大容量モジュールにおいては、第１電子回路基板２０の第２電子回路とは反対側の表面及び第２電子回路基板１０の第２表面に、ヒートシンク２２及び１３がそれぞれ配設されており、これらの両方のヒートシンクにより、パワー半導体素子２１から発生する熱を、より効率良く放出することができる。
実施例３．本発明の実施態様に係る基板及び当該基板を含む大容量モジュールの構成
前述のように、図３は、第１表面に設けられた突起によって形成された段差を有する本発明の１つの実施態様に係る基板及び当該基板を含む大容量モジュールの構成を示す模式図である。図３に示すように、本実施例に係る大容量モジュールは、第１表面に設けられた突起によって段差１１が形成されている点、及び第１表面電極１６が、第２電子回路基板１０の（基材１４の内部に埋設されているのではなく）第１表面上に配設されている点を除き、図１に示す大容量モジュールと同様の構成を有する。
本実施例に係る大容量モジュールにおいても、図１に示す実施態様と同様に、段差１１を形成する突起の間にパワー半導体素子２１が嵌合することによって第２電子回路基板１０とパワー半導体素子２１との位置合わせが行われる。これにより、本実施例に係る大容量モジュールにおいては、第２電子回路基板１０とパワー半導体素子２１との位置合わせを正確且つ容易に行うことができる。即ち、本実施例に係る大容量モジュールにおいては、第２電子回路基板１０の第１表面電極１６とパワー半導体素子２１の端子との位置合わせをより正確に行うことができる。その結果、本実施例に係る大容量モジュールにおいては、パワー半導体素子２１の端子と第２電子回路基板１０の第１表面電極１６との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減することができる。
実施例４．本発明の実施態様に係る基板及び当該基板を含む大容量モジュールの構成
前述のように、図４は、第１表面電極がリードフレームによって形成された、図３に示す実施態様の変形例に係る基板及び当該基板を含む大容量モジュールの構成を示す模式図である。図４に示すように、本実施例に係る大容量モジュールは、第１表面電極１６が第２電子回路基板１０の第１表面上に配設されたリードフレーム１７に置き換えられている点、及び段差１１を形成する突起の高さ（高低差）がより大きい点を除き、図３に示す大容量モジュールと同様の構成を有する。
本実施例に係る大容量モジュールにおいては、第１表面電極１６がリードフレーム１７に置き換えられている（リードフレーム１７が第１表面電極１６を構成している）しており、パワー半導体素子２１の端子との接触面が、第２電子回路基板１０の第１表面から大きく突出している。従って、第２電子回路基板１０とパワー半導体素子２１との位置合わせを正確且つ容易に行うためには、本実施例に係る大容量モジュールにおけるように、段差１１１を形成する突起の高さ（高低差）をより大きくすることが望ましい。
比較例１．従来技術に係る基板及び当該基板を含む大容量モジュールの構成
前述のように、図５は、従来技術に係る基板を周辺回路基板（第２電子回路基板）として用いる大容量モジュールにおける充填材料の充填状況を示す模式図である。図５に示すように、従来技術に係る基板には段差１１が形成されていない。従って、従来技術に係る基板は、本発明に係る基板とは異なり、第２電子回路基板１０とパワー半導体素子２１との正確且つ容易な位置合わせを可能とすることはできない。その結果、本比較例に係る大容量モジュールにおいては、第２電子回路基板１０とパワー半導体素子２１との位置合わせが不十分であることに起因する、パワー半導体素子２１の端子と第２電子回路基板１０の第１表面電極１６との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題が生ずる虞がある。
また、本比較例に係る大容量モジュールにおいて第２電子回路基板１０として用いられる従来技術に係る基板は、第１電子回路基板２０との積層時にパワー半導体素子２１を嵌合させる窪み（凹部）を備えていない。従って、前述のように第２電子回路基板１０の第１表面電極１６とパワー半導体素子２１の端子との電気的接合部の破断や腐食の防止及び絶縁耐圧の向上を目的として、電気的接合部の周囲を充填材料によって封止しようとする場合は、図５に示すように、第２電子回路基板１０、第１電子回路基板２０、及びケース３０によって囲まれる領域に含まれる全ての空隙全体を充填材料３１によって封止せざるを得ない。その結果、従来技術に係る基板を用いる本比較例に係る大容量モジュールにおいては、比較的大量の充填材料が必要とされる。
実施例５．本発明の実施態様に係る基板及び当該基板を含む大容量モジュールの構成
前述のように、図６は、本発明の１つの実施態様に係る基板を周辺回路基板（第２電子回路基板）として用いる大容量モジュールにおける充填材料の充填状況を示す模式図である。図６に示すように、本実施例に係る大容量モジュールは、段差１１を形成する第２電子回路基板１０の第１表面に設けられた窪み（凹部）の内壁面と当該窪み（凹部）に嵌合しているパワー半導体素子２１の外壁面との間の空隙に充填材料３１が充填されている点を除き、図２に示す大容量モジュールと同様の構成を有する。
図６に示すように、第２電子回路基板１０として本発明の１つの実施態様に係る基板を用いる本実施例に係る大容量モジュールにおいては、前述の比較例１に係る大容量モジュールとは異なり、第２電子回路基板１０の第１表面に形成される窪み（凹部）とパワー半導体素子２１との間の空隙のみを充填材料３１によって充填することにより、パワー半導体素子２１の端子と第２電子回路基板１０の第１表面電極１６との電気的接合部の周囲を封止することができる。これにより、封止に使用される充填材料３１の量を低減することができ、結果として、大容量モジュールの製造コストを削減することができる。
実施例６．本発明の実施態様に係る基板及び当該基板を含む大容量モジュールの構成
前述のように、図７は、本発明の実施態様に係る基板を周辺回路基板（第２電子回路基板）として用いる大容量モジュールにおける第２電子回路基板の第１表面に設けられた窪み（凹部）へのパワー半導体素子の嵌合状況を示す模式図である。より詳しくは、図７（ａ）は、図１に示す大容量モジュールの線Ａ−Ａ’による横断面図である。また、図７（ｂ）は、第２電子回路基板の第１表面に設けられた窪みによって形成された段差の側面に突起を有する本発明の１つの実施態様に係る基板を含む大容量モジュールの横断面図である。尚、図７においては、（ａ）及び（ｂ）の何れにおいても、第２電子回路基板１０の内部に埋設された内層電極は省略されている。
図７（ａ）に示す実施例に係る大容量モジュールにおいては、第２電子回路基板１０の第１表面に設けられた段差によって画定される窪みにパワー半導体素子２１が嵌合している。本実施例においては、第２電子回路基板１０の第１表面に設けられた段差によって画定される窪みへのパワー半導体素子２１の嵌合を容易なものとするために、当該窪みの第１表面に平行な平面による断面が、パワー半導体素子２１の第１表面に平行な平面による断面よりも若干大きくなるように構成されている。本実施例におけるパワー半導体素子２１の側面と段差の側面との間の空隙の大きさは、前述のように、１０μｍ以上、より好ましくは２０μｍ以上であり、且つ５００μｍ未満、より好ましくは１００μｍ未満である。換言すれば、当該空隙の大きさは、パワー半導体素子２１の第１表面に平行な平面による断面の等価円直径の０．１％以上、より好ましくは０．２％以上であり、且つ１０％未満、より好ましくは２％未満である。
一方、図７（ｂ）に示す実施例に係る大容量モジュールにおいては、第２電子回路基板１０の第１表面に設けられた段差の側面に設けられた複数の微小突起１８によって画定される空間にパワー半導体素子２１が嵌合している。本実施例においては、第２電子回路基板１０の第１表面に設けられた段差の側面に設けられた微小突起１８によって画定される空間へのパワー半導体素子２１の嵌合を容易なものとするために、当該空間の第１表面に平行な平面による断面が、パワー半導体素子２１の第１表面に平行な平面による断面よりも若干大きくなるように構成されている。本実施例においては、パワー半導体素子２１の側面と段差の側面に設けられた微小突起１８との間の空隙の大きさが、前述のように、１０μｍ以上、より好ましくは２０μｍ以上であり、且つ５００μｍ未満、より好ましくは１００μｍ未満である。換言すれば、当該空隙の大きさは、パワー半導体素子２１の第１表面に平行な平面による断面の等価円直径の０．１％以上、より好ましくは０．２％以上であり、且つ１０％未満、より好ましくは２％未満である。
図７（ａ）及び（ｂ）に示す何れの実施例に係る大容量モジュールにおいても、第２電子回路基板１０の第１表面に設けられた段差によって画定される窪み又は第２電子回路基板１０の第１表面に設けられた段差の側面に設けられた複数の微小突起１８によって画定される空間にパワー半導体素子２１が嵌合することによって、第２電子回路基板１０とパワー半導体素子２１との位置合わせが正確且つ確実に行われる。これにより、これらの実施例に係る大容量モジュールにおいても、第２電子回路基板とパワー半導体素子２１との位置合わせを正確且つ容易に行うことができる。その結果、これらの実施例に係る大容量モジュールにおいては、パワー半導体素子２１の端子と第２電子回路基板１０の第１表面電極との接合部における電気抵抗の増大や隣り合う接合部間での絶縁耐圧の低下等の問題を軽減することができる。
また、図７（ｂ）に示す実施例に係る大容量モジュールにおいては、第２電子回路基板１０の第１表面に設けられた段差の側面に設けられた複数の微小突起１８により、第１電子回路と第２電子回路との積層時にパワー半導体素子２１と第２電子回路基板１０との接触面積を低減するので、パワー半導体素子２１を第２電子回路基板１０に挿入する際の摩擦抵抗を低減することができる。
以上、本発明を説明することを目的として、特定の構成を有する幾つかの実施態様について説明してきたが、本発明の範囲は、これらの例示的な実施態様に限定されるものではなく、請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることができることは言うまでも無い。
１０…第２電子回路基板、１１…段差、１２…回路素子、１３…ヒートシンク、１４…基材、１５…内層電極、１６…第１表面電極、１７…リードフレーム、１８…微小突起、２０…第１電子回路基板、２１…パワー半導体素子、２２…ヒートシンク、３０…ケース、及び３１…充填材料。

Claims (19)

  1. パワー半導体素子を含む第１電子回路の前記パワー半導体素子が配設されている側に前記パワー半導体素子を介して積層される第２電子回路に用いられる第２回路基板である基板であって、
    前記基板が、誘電体層からなる基材と、前記基材の内部に埋設された内層電極と、前記基板の前記第１電子回路側の表面である第１表面に形成された第１表面電極と、前記第１表面に設けられた少なくとも１つの段差と、を含んでなり、
    前記内層電極及び前記第１表面電極の少なくとも一部の前記第１表面に直交する方向における厚みが５０μｍ以上であり、
    前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子及び前記基板が前記パワー半導体素子の前記第１表面に対向する表面に交差する側面と前記段差の前記第１表面に交差する側面との接触によって規定される相対的な位置関係にある場合に、前記パワー半導体素子の個々の端子と個々の前記第１表面電極とが対向するように、前記段差が形成されている、
    基板。
  2. 請求項１に記載の基板であって、
    前記第１表面に直交する方向における前記段差の高さと前記第１表面電極の表面との間の高低差が、１０μｍ以上であり、且つ前記第１表面に直交する方向における前記パワー半導体素子の端子の前記第２回路側の表面と前記第１回路に用いられる第１回路基板の前記第２回路側の表面との間の高低差以下である、
    基板。
  3. 請求項１又は２の何れか１項に記載の基板であって、
    前記段差のうち少なくとも一部の段差において、前記段差の前記第１表面に交差する側面が、前記パワー半導体素子の前記第１表面に対向する表面に交差する側面に平行な面として形成されている、
    基板。
  4. 請求項１乃至３の何れか１項に記載の基板であって、
    前記第１電子回路と前記第２電子回路との積層時に、前記段差の前記側面の少なくとも前記パワー半導体素子の前記側面と対向する領域において、少なくとも１つの微小突起が設けられており、
    前記パワー半導体素子の前記側面と前記突起との接触によって、前記パワー半導体素子と前記基板との相対的な位置関係が規定される、
    基板。
  5. 請求項１乃至４の何れか１項に記載の基板であって、
    前記基板が複数の段差を含んでなり、
    前記複数の段差により、前記第１電子回路と前記第２電子回路との積層時に、前記パワー半導体素子及び前記基板の相対的な位置関係が一意に規定される、
    基板。
  6. 請求項１乃至４の何れか１項に記載の基板であって、
    前記段差の前記第１表面に交差する側面が、前記パワー半導体素子の前記第１表面に対向する表面に交差する全ての側面に平行な連続する面として形成されている、
    基板。
  7. 請求項５又は６の何れか１項に記載の基板であって、
    前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子と前記基板との相対的な位置関係を規定する前記パワー半導体素子の前記側面と前記段差の前記側面又は前記側面に設けられた前記突起との距離が、１０μｍ以上であり、且つ５００μｍ未満である、
    基板。
  8. 請求項５又は６の何れか１項に記載の基板であって、
    前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子と前記基板との相対的な位置関係を規定する前記パワー半導体素子の前記側面と前記段差の前記側面又は前記側面に設けられた前記突起との距離が、前記パワー半導体素子の前記第１表面に平行な平面による断面の等価円直径の０．１％以上であり、且つ１０％未満である、
    基板。
  9. 請求項１乃至８の何れか１項に記載の基板であって、
    前記誘電体層が、主としてセラミックを含んでなる、
    基板。
  10. パワー半導体素子を含む第１電子回路、
    前記第１電子回路の前記パワー半導体素子が配設されている側に前記パワー半導体素子を介して積層される第２電子回路、
    を含んでなる大容量モジュールであって、
    前記第２電子回路に用いられる第２回路基板である基板が、誘電体層からなる基材と、前記基材の内部に埋設された内層電極と、前記基板の前記第１電子回路側の表面である第１表面に形成された第１表面電極と、前記第１表面に設けられた少なくとも１つの段差と、を含んでなり、
    前記内層電極及び前記第１表面電極の少なくとも一部の前記第１表面に直交する方向における厚みが５０μｍ以上であり、
    前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子及び前記基板が前記パワー半導体素子の前記第１表面に対向する表面に交差する側面と前記段差の前記第１表面に交差する側面との接触によって規定される相対的な位置関係にある場合に、前記パワー半導体素子の個々の端子と個々の前記第１表面電極とが対向するように、前記段差が形成されている、
    大容量モジュール。
  11. 請求項１０に記載の大容量モジュールであって、
    前記第１表面に直交する方向における前記段差の高さと前記第１表面電極の表面との間の高低差が、１０μｍ以上であり、且つ前記第１表面に直交する方向における前記パワー半導体素子の端子の前記第２回路側の表面と前記第１回路に用いられる第１回路基板の前記第２回路側の表面との間の高低差以下である、
    大容量モジュール。
  12. 請求項１０又は１１の何れか１項に記載の大容量モジュールであって、
    前記段差のうち少なくとも一部の段差において、前記段差の前記第１表面に交差する側面が、前記パワー半導体素子の前記第１表面に対向する表面に交差する側面に平行な面として形成されている、
    大容量モジュール。
  13. 請求項１０乃至１２の何れか１項に記載の大容量モジュールであって、
    前記第１電子回路と前記第２電子回路との積層時に、前記段差の前記側面の少なくとも前記パワー半導体素子の前記側面と対向する領域において、少なくとも１つの微小突起が設けられており、
    前記パワー半導体素子の前記側面と前記突起との接触によって、前記パワー半導体素子と前記基板との相対的な位置関係が規定される、
    大容量モジュール。
  14. 請求項１０乃至１３の何れか１項に記載の大容量モジュールであって、
    前記基板が複数の段差を含んでなり、
    前記複数の段差により、前記第１電子回路と前記第２電子回路との積層時に、前記パワー半導体素子及び前記基板の相対的な位置関係が一意に規定される、
    大容量モジュール。
  15. 請求項１０乃至１３の何れか１項に記載の大容量モジュールであって、
    前記段差の前記第１表面に交差する側面が、前記パワー半導体素子の前記第１表面に対向する表面に交差する全ての側面に平行な連続する面として形成されている、
    大容量モジュール。
  16. 請求項１５に記載の大容量モジュールであって、
    前記段差の前記第１表面に交差する側面及び前記第１表面によって画定される凹部と当該凹部に嵌合された前記パワー半導体素子の前記第１表面に対向する表面及び当該表面に交差する側面との間の空隙に絶縁材料が充填されている、
    大容量モジュール。
  17. 請求項１４又は１５の何れか１項に記載の大容量モジュールであって、
    前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子と前記基板との相対的な位置関係を規定する前記パワー半導体素子の前記側面と前記段差の前記側面又は前記側面に設けられた前記突起との距離が、１０μｍ以上であり、且つ５００μｍ未満である、
    大容量モジュール。
  18. 請求項１４又は１５の何れか１項に記載の大容量モジュールであって、
    前記第１電子回路と前記第２電子回路との積層時に前記パワー半導体素子と前記基板との相対的な位置関係を規定する前記パワー半導体素子の前記側面と前記段差の前記側面又は前記側面に設けられた前記突起との距離が、パワー半導体素子の第１表面に平行な平面による断面の等価円直径の０．１％以上であり、且つ１０％未満である、
    大容量モジュール。
  19. 請求項１０乃至１８の何れか１項に記載の大容量モジュールであって、
    前記誘電体層が、主としてセラミックを含んでなる、
    大容量モジュール。
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