JP3277751B2 - 平型半導体装置およびその製造方法 - Google Patents

平型半導体装置およびその製造方法

Info

Publication number
JP3277751B2
JP3277751B2 JP10552395A JP10552395A JP3277751B2 JP 3277751 B2 JP3277751 B2 JP 3277751B2 JP 10552395 A JP10552395 A JP 10552395A JP 10552395 A JP10552395 A JP 10552395A JP 3277751 B2 JP3277751 B2 JP 3277751B2
Authority
JP
Japan
Prior art keywords
semiconductor device
chip
insulating ring
contact terminal
terminal body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10552395A
Other languages
English (en)
Other versions
JPH08162579A (ja
Inventor
良和 高橋
静安 吉田
一志 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP10552395A priority Critical patent/JP3277751B2/ja
Publication of JPH08162579A publication Critical patent/JPH08162579A/ja
Application granted granted Critical
Publication of JP3277751B2 publication Critical patent/JP3277751B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、対向する二つの主面に
それぞれ第一、第二の主電極を有する半導体チップを組
み込み、上下に主電極をもつ平型半導体装置に関する。
【0002】
【従来の技術】絶縁ゲートトランジスタ(以下IGBT
と略す)は、電圧駆動型で扱い易く、また少数キャリア
の注入による伝導度変調によりオン電圧が小さい等の特
長があり、パワースイッチングデバイスとして、モータ
PWM制御インバータなどに幅広く使われている。最
近の市場の要求は、IGBTの大容量化へと向かってき
ている。このような中で、IGBTの大容量化のため
に、一個のチップを大容量化する他に、チップを複数
個、同一パッケージ内に集積したモジュール構造が採用
されてきている。
【0003】ところで、IGBTのようなMOS(金属
−酸化膜−半導体)構造の制御電極をもつパワーデバイ
スでは、半導体チップの一主面上にエミッタ電極とゲー
ト電極とが並んで作られている。このために、IGBT
チップをパッケージ容器に組み込む場合に、下面側に作
られたコレクタ電極は、IGBTチップを放熱体兼用の
金属ベース上にマウントして外部に引き出すことができ
るが、エミッタ電極と、ゲート電極とは別々に外部リー
ド端子を介して引き出す必要がある。そこで、従来のパ
ッケージ組立構造では、前記の金属ベースとともにパッ
ケージ容器の上面側にエミッタ、ゲート用の外部リード
端子を装備しエミッタ電極と外部リード端子、およびゲ
ート電極と外部リード端子との間に線径300μm 程度
のアルミニウム導線をワイヤボンディングして、引き出
すようにしていた。ところで、前記した従来の組立構造
では、コレクタ側からの放熱はできるが、エミッタ側か
らの放熱は殆ど行われないために電流容量が大幅に制限
される。また、大電流容量のものではエミッタ電極に接
続したボンディングワイヤの本数も多くなり、特に複数
個のIGBTチップを同一パッケージ内に組み込んでモ
ジュール化した構成では、ワイヤ本数が数百本にもおよ
ぶため、内部配線インダクタンスが増大して、スイッチ
ング動作時に大きなサージが発生するといった問題や、
信頼性的な問題なども発生する。
【0004】そこで、前記のワイヤボンディング構造に
よる放熱性、配線インダクタンスの問題解消を狙って、
平型半導体と同様にIGBTチップを平型パッケージに
組み込み、その主面に形成されたエミッタ電極、コレク
タ電極をそれぞれパッケージの上下面に露出する電極板
に面接触させて引き出すようにすることが考えられる。
しかしながら、IGBTはゲート電極にパッケージ側の
電極板を加圧接触させると、ゲート構造に加圧力が加わ
って、応力の生じる恐れがあり、従来の平型半導体装置
のままでは実用に供し得ない。
【0005】このため、MOS構造のデバイスのエミッ
タ側にMOS構造をつくらずに電流通路と放熱を目的と
した、集電極とよばれる部分を設け、その集電極上に、
コンタクト端子体を位置決めガイドによって正確に配置
する方法が取られている。図5(a)は、IGBTチッ
プ1のエミッタ側平面図であり、エミッタ電極と接続さ
れたMOS構造を持たない集電極2が配置され、この部
分にコンタクト端子体が加圧接触される構造となって
いる。他に、ゲート電極と接続され、ゲートリードを取
り出すためのゲートパッド3が設けられている。図5
(b)は、IGBTチップ1の上に接触するコンタクト
端子体4の断面図である。IGBTチップ1の集電極2
に対応する凸状のチップ加圧部5がある。6は、パッケ
ージの上部板と接触する上部加圧面である。図4は、複
数(この場合は二個)のIGBTチップ1を実装したパ
ッケージの断面図を示す。上部板7と下部板8との間
に、下から基板9、基板9にはんだ10によってはんだ
付けされたチップ1、コンタクト端子体4のそれぞれが
位置決めガイド11によって、位置決めされている。1
2は上部板7と下部板8とに固着され、IGBTチップ
1を包含する絶縁環である。使用時は、上部板7と下部
板8とに圧力を加えることにより、チップ1とコンタク
ト端子体4の間で良好な面接触を得ている。なお、一ウ
ェハが一個の半導体素子とされる通常の電力用半導体装
置と同様に、絶縁環12も円環状で、パッケージの外形
も円形である。
【0006】
【発明が解決しようとする課題】しかしながら、図4の
構造においては、下記の不具合が生じる。コンタクト
端子体の偏荷重によるIGBTチップの破損。コンタ
クト端子体の浮き上がりによるずれ。以下その発生機構
を図によって説明する。図5(c)は、従来のコンタク
ト端子体4に対し、偏荷重が加わった場合のコンタクト
端子体4の振る舞いを説明したものである。図5(c)
中の点線で示したように、従来のコンタクト端子体4に
おいては、偏荷重Fがかかった時にチップ加圧部5のエ
ッジを支点にして回転モーメントが生じて反対側が浮き
上がり、またチップ加圧部5のエッジが当たった部分に
大きな応力集中を生じ、チップ1を損傷することがあ
る。また、上部板7と下部板8に加圧していない状態
や、上記の片側が浮き上がった状態では、コンタクト端
子体4とIGBTチップ1との間が離れ横方向にずれる
ことがある。
【0007】また、IGBTチップの形状は、10〜2
5mm角の方形で、それらのチツプの定格電流は50〜
150Aである。いま、例えば定格電流1200Aの大
容量半導体装置を、チツプサイズが20mm角の定格電
流100AのIGBTチップで製作するには、一つのパ
ッケージに収容されるべきチツプ数は、12個となる。
これらの方形のチップを従来型の円環状の絶縁環を用い
た円形のパッケージに収容しようとすると、そのパッケ
ージの外形寸法は直径が150mm以上となり、パッケ
ージ内外の空間の利用効率が悪く、加圧力の分布も不均
一になり易く、かつパッケージの製造が困難である。
【0008】以上の問題に鑑み、本発明の目的は、加圧
力の偏り、素子輸送時の振動、衝撃などに対し、半導体
チップの損傷およびチップとコンタクト端子体間の位置
ずれが起こらない、また角型チップを効率良く収納し、
しかも放熱の良好な両面冷却型の平型半導体装置を提供
することにある。
【0009】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体素子は、対向する二つの主面にそ
れぞれ第一、第二の主電極を有する半導体チップと、そ
の第一の主電極に接触する凸状のチップ加圧部をもつコ
ンタクト端子体と、それらの半導体チップとコンタクト
端子体とを上下から挟む上部板と下部板と、それら上部
板と下部板とに固着され半導体チップを包含する絶縁環
とを備える平型半導体装置において、コンタクト端子体
のチップ加圧部のある面と対向する面に、チップ加圧部
の外周を結んだ線をその面に投影した線より内側に凸部
を有するものとする。
【0010】半導体装置がMOS構造の制御電極を有す
るものであってもよい。また、前記上部板と下部板とに
加圧しない状態で、コンタクト端子体を半導体チップに
押しつけるばねを有するものとする。更に、前記ばね
が、コンタクト端子体の凸部の周囲に配置されていても
よく、また、前記ばねが、コンタクト端子体の位置決め
を兼ねているものとすることができる。
【0011】また、平型半導体装置の上部板と下部板と
に固着され半導体チップを包含する絶縁環が、直線部分
とその直線部分をつなぐ円弧状のコーナー部とからなる
ものとする。そしてその絶縁環のコーナー部の内側の円
弧の半径が2mm以上であることや、絶縁環のコーナー
部が、直線部分より肉厚であることが重要である。
【0012】また、絶縁環のコーナー部の外側の円弧の
中心が、内側の円弧の中心より外側にあることがよい。
更に、複数の半導体チップを包含することもできる。上
記のような平型半導体装置の製造方法としては、絶縁環
をプレス成型および焼成により製造することが重要であ
る。
【0013】
【作用】上記の手段を講じて、コンタクト端子体のチッ
プ加圧部のある面と対向する面に、チップ加圧部の外周
を結んだ線をその面に投影した線より内側に凸部を有す
るものとすることによって、加圧力に偏りが生じた場合
にも、コンタクト端子体に回転モーメントが働かず、チ
ップに対するコンタクト端子の浮きが生じないしま
た、チップ加圧部のエッジによつてチップに応力集中す
ることがなく均一な加圧接触が達成できる。
【0014】また、前記上部板と下部板とに加圧しない
状態で、コンタクト端子体を半導体チップに押しつける
ばねがあれば、チップに対するコンタクト端子の浮きが
生じないので、素子の輸送時における、振動、衝撃に対
しても、素子無加圧時においても、上部電極との間で常
に一定の圧力がかかっている状態を保ち、輸送等による
半導体チップとコンタクト端子体との間のずれを少なく
できる。
【0015】前記ばねが、コンタクト端子体の凸部の周
囲に配置されていれば、ばねのための余分なスペースを
必要としない。そして、前記ばねが、コンタクト端子体
の位置決めを兼ねていれば、コンタクト端子体と半導体
チップ間のずれをより少なくできる。また、平型半導体
装置の上部板と下部板とに固着され半導体チップを包含
する絶縁環が、直線部分とその直線部分をつなぐ円弧状
のコーナー部とからなるものとすれば、角型の半導体チ
ップに沿ったパツケージとなり、無駄な空間が省かれる
とともに、均一加圧が可能になる。
【0016】そしてその絶縁環のコーナー部の内側の円
弧の半径が2mm以上であることや、絶縁環のコーナー
部が、直線部分より肉厚であることは、応力集中を避
け、絶縁環の変形や割れを起こさないための工夫であ
る。また、絶縁環のコーナー部の外側の円弧の中心が、
内側の円弧の中心より外側にあることも応力集中を避け
るための工夫である。
【0017】更に、複数の半導体チップを包含すれば、
電流容量に応じた各種の半導体装置ができる。上記のよ
うな平型半導体装置の製造方法として、絶縁環をプレス
成型および焼成により製造すれば、シート成型等に比
べ、高さの高いすなわち高耐圧半導体装置向けのパッケ
ージが形成できる。
【0018】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図1(a)は、複数(図の場合は二個)のI
GBTチップ1を実装した半導体装置の断面図を示す。
セラミック製の絶縁環12と、それに固着されたベロー
部をもつ上部板7、下部板8からなるパッケージ内に、
下から下部板8と上部板7との間に、基板9、基板9に
はんだ10によりはんだ付けされたチップ1、コンタク
ト端子体4、その上部凸部14の周囲に挿入されたばね
15の順にそれぞれが位置決めガイド11によって、正
確に位置決めされている。基板9は図示されない手段に
よって、パッケージの下部板7に位置決めされている。
16は半田逃げ部である。位置決めガイド11は基板9
に設けられた溝13によって位置決めされている。それ
ぞれのコンタクト端子体4が素子加圧時以外でも、ばね
15によってパッケージ内で予備加圧されている。使用
時は、上部板7と下部板8とに、この予備加圧以上の圧
力を加えることにより、チップ1とコンタクト端子体4
との間で良好な面接触を得る。なお、IGBTチップ1
のゲート電極は、コンタクト端子体4と位置決めガイド
11の穴を通って、基板9上に設けられた図示されてい
ない絶縁端子を介して絶縁環12のゲート端子17にワ
イヤボンディングされている。前述のようにIGBTは
電圧駆動型であり、ゲート信号は僅かな電流ですむの
で、ゲートリードはワイヤボンディング方式でも構わな
い。図1(b)は、図1(a)の半導体装置の上部板7
を除いた状態の平面図である。絶縁環12内に、基板9
の溝13に置かれた位置決めガイド11、その中にばね
15が見られ、更にその内側にコンタクト端子体4の上
部凸部14が見えている。ここで、セラミック製の絶縁
環12は、直線部分とその直線部分をつなぐ円弧状のコ
ーナー部とからなるほぼ角型にして、従来の円環状のも
のに比べ、無駄な空間を大幅に削減したものであるが、
その細部については、後で述べることにする。
【0019】図2(a)は、コンタクト端子体4の平面
図、図2(b)は、その断面図を示す。コンタクト端子
体4は、IGBTチップのエミッタ側を加圧するために
設けた凸状のチップ加圧部5と、その対向する面に上部
凸部14が設けられている。本コンタクト端子の構造と
しては、上部凸部14がチップ加圧部5の外側を結んだ
線を対向する面に投影した線の範囲内に設けられてい
る。このコンタクト端子体4は、電流通路と冷却体とを
兼ねているので、この上部凸部14を余り狭くすると熱
抵抗が大きくなるなどの問題がおきるが、コンタクト端
子体の80%程度の面積までは問題なかった。
【0020】図2(c)は、本発明によるコンタクト端
子体4に対し、偏荷重Fが加わった場合のコンタクト端
子の挙動を説明した図である。図に示すように、本発明
のコンタクト端子体4においては、偏荷重がかかった時
にも、上部凸部14がチップ加圧部5より内側に配置さ
れているため、従来のような回転モーメントは発生せ
ず、従来の様に片側が浮き上がったりせず、安定した加
圧が得られ、チップに対する損傷もなくなる。
【0021】図3は、図1の実施例に使用したばね15
の斜視図である。外形がほぼ正方形の環状のばね材を折
り曲げ、ばねとした。このばね15をコンタクト端子体
4の上部凸部14に合わせて組み立てることにより、素
子無加圧時においても、上部板7との間で常に一定の圧
力がかかっている状態を保ち、輸送時等の半導体チップ
1とコンタクト端子体4とのずれを防ぐことができる。
図には板ばねの例を示したが、板ばねに限らず、コイル
バネなどでもよい。
【0022】また、ばね15の内寸および外寸は、コン
タクト端子体4の上部凸部14の形状および位置決めガ
イド11の内寸にそれぞれ合わせてあるので、ばね15
がコンタクト端子体4の正確な位置決め手段としても働
く。以上述べたように、平型パッケージに組み込まれる
半導体チツプのエミッタ側に設けられたMOS構造を持
たない集電極に対して、パッケージ側の共通電極板との
間に面接触するコンタクト端子体を介して、加圧接触さ
せることにより、半導体チップのMOS制御構造に不当
な加圧力を加えることなしに、エミッタ電極側でもコン
タクト端子体4を介してパッケージの外面に露出する共
通電極板より、放熱が行われる。これにより、コレクタ
側からの放熱と合わせて放熱性が飛躍的に向上するので
半導体装置の電流容量の増大が図れる。また、主電極の
接続には、ボンディングワイヤを使用しないので、内部
インダクタンスも小さくなる。しかも、偏荷重に対して
もチップが損傷することがなく、チップと、コンタクト
端子体の間がずれない半導体装置が実現できる。
【0023】次に、角型の絶縁環12について述べる。
角型の絶縁環12を得るまでにはかなりの試作実験を繰
り返した。一般に、セラミックスの焼結体は、セラミッ
クスの粉体を成形し、高温で焼結することにより得られ
るが、この際、15〜25%の収縮が生じる。円環状や
管状の成形体では、その収縮は、ほぼ全体にまた均一に
生じるため、変形や割れなどは少ない。
【0024】しかし、角形のセラミックス枠で成形体に
コーナーが有る場合、そのコーナー部では、原料の投入
や成形時の成形密度の不均一による収縮の違いと、その
差により過大な応力が発生し、割れや変形が多発する。
なお、割れは、コーナー部に多く発生し、変形は、コー
ナー部から辺の部分にかけて発生した。試作実験を繰り
返して得られた重要なポイントは次の点である。図6
(a)に本発明の実施例の絶縁環の平面図、(b)にそ
のコーナー部の図を示す。
【0025】図6(b)のコーナー部において、内側
の円弧の中心軸Aに対して、外側の円弧の中心軸Bを外
側方向に位置させる。直線部分の肉厚より、コーナー
部の肉厚が厚くなるようにする。このようにすることに
よって、焼結時における収縮が安定し、割れや変形が発
生しない、角型の絶縁環が得られるようになった。この
理由としては、次のような点が考えられる。
【0026】 (ア)コーナー部の成形面積および容積が多くとれるこ
とから、成形時に、コーナー部のセラミックス原料の充
填が十分になされ、かつ、成形時の加圧面積が広いた
め、面内加圧力が安定化されてコーナー部での成形体の
成形密度が均一化するためと思われる。 (イ)コーナー部の肉厚が直線部分より厚くなることか
ら機械的強度が増し、成形時の割れおよび焼成収縮によ
り発生する歪みにも耐えられる。
【0027】(ウ)外側の円弧部と直線部分との接点
を、内側の円弧部の中心軸と内側の円弧部と直線部分と
の接点とを結んだ線の延長線上よりずらすことができる
ため、直線部分と円弧部との接点に加わる応力の集中を
緩和することができる。上記のポイントを考慮に入れ、
次のような工程で絶縁環を製造した。内枠135×10
5、外枠146×116mm(いずれも直線部分の寸法、
以下同じ)の加圧成形用金型を作成した。その金型のコ
ーナー部の円弧は内側曲率半径を13mm、外側曲率半径
を17mmとし、また外側円弧の中心軸を内側円弧の中心
軸より外側1.5mmの位置とした。
【0028】その金型を用い、油圧プレスにより、90
〜96%アルミナセラミックス成形原料粉を入れ、成形
圧700〜1000kg/cm2 で、成形体の高さが2
0mmになるように成形した。そして成形後、この成形体
の側面にゲート端子用の穴をドリルで開けた。プレス成
形法は、他のシート成形法等に比較して高さの高い成形
体すなわち、高耐圧半導体用のパツケージに向いた成形
体が容易に製造できる。
【0029】この成形した絶縁環を、金型を用いて上記
と同様の条件で成形した146×116mm、高さが5mm
の成形体の板の上に置いた。更に、これらを耐火性台板
上に置き、1550〜1650℃で焼成した。焼成後の
寸法は、内側108×84mm、外側117×93mm、高
さ16、内側の円弧の曲率半径は10.5mm、外側の曲
率半径は13.5mmであった。
【0030】この絶縁環の焼結体を、着色材を含む溶剤
に漬け、各コーナー部の割れを観察したが割れは認めら
れなかった。また顕著な変形も無かった。このようにし
て、割れや変形の無い絶縁環の成形・焼結が可能とな
り、角形のセラミックスパッケージの製造が可能になっ
た。なお、上記の絶縁環は、20mm角のIGBTチップ
を12個収容するパッケージのためのものである。従
来、20mm角のIGBTチップを12個収容するために
使用していた円形のパッケージでは、絶縁環の内径が1
30mmであったのに比べて、大幅に小型化された。
【0031】以下に、図7(a)、(b)にそれぞれ示
す本発明の実施例の半導体装置の断面図および上部板を
除去した状態の平面図を参照しながら、パッケージの製
造方法および組立方法を説明する。アルミナセラミック
スの絶縁環12の外表面にガラス質の釉薬を塗布し、1
350〜1500℃で焼付けした。更に絶縁環12の端
面にMo−Mn粉ペーストをスクリーン印刷により塗布
し、またゲート端子17用の穴は、刷毛塗りで塗布し、
それらを加湿水素中1400〜1550℃で焼付けた。
その後、ニッケルメッキを行い、絶縁環12の両端面と
ゲート端子17用の穴に強固な金属層を形成した。
【0032】これらの導電性処理をした絶縁環12の端
面の一方に、四角い銅の下部板8をしぼり構造を有する
絞り板25を介して、銀ろう材により、780〜830
℃の非酸化性雰囲気中でろう付を行った。また同時に、
絶縁環12の他方の端面にFe−Ni合金の溶接板21
を、ゲート端子用の穴にFe−Ni−Co合金のゲート
端子17をそれぞれろう付けした。
【0033】Moの基板9の周辺に、絶縁体の上端に導
電体を有するゲートライナー18を設置し、基板9上
に、20mm角のIGBTチップ1を12個、縦横3×4
個に配置し、IGBTチップ1上のゲートパッドとゲー
トライナー18とをアルミ線22にて接続する。このI
GBTチップ1を配置した基板9を下部板8等をろう付
けした角形の絶縁環12に収納し、ゲートライナー18
間の接続とゲートライナー18とゲート端子17とをA
g線のゲート線19にて接続する。
【0034】図7(a)に示すように、各IGBTチッ
プ1上に、上部板7と接続するためのコンタクト端子体
4を置き、その上方より、しぼり構造を有するFe−N
i合金の絞り板24を介して、周辺にFe−Ni合金の
溶接板20をろう付した四角形の銅の上部板7を被せ、
絶縁環12にろう付された、Fe−Ni合金の溶接板2
1と溶接板20との先端同志を溶接する。
【0035】このようにして、角型の絶縁環を有するパ
ッケージに定格電流1200Aの大容量IGBT素子と
してパッケージングすることができた。従来の円環状の
絶縁環のパッケージのものに比べ、外形が縮小でき大き
なパッケージが不要になるとともに、パッケージ内外の
無駄な空間を大幅に減らすことができる。また、パッケ
ージ内のチップの配置が均一に行われるので、複数のチ
ップの加圧が均一に行われ、接触不良や偏荷重等の問題
が起こらない。
【0036】本発明によれば、半導体チップの枚数によ
り、定格電流を任意に設定できる。例えば、方形の半導
体チップを1,2,4,6,9,12,16個収容した
各種容量の半導体装置における配置例を図8(a)から
(g)に示す。1はIGBTチップ、9は基板、12は
絶縁環である。 このようにして、定格電流100Aの
20mm角のIGBTチップを1枚では、100A素子と
し、2枚では、200A、4枚では、400Aの様に、
シリコンチップ1の配置を1〜複数個とすることによ
り、大容量素子の容量のシリーズ化ができる。
【0037】ここで特に20mm角のシリコンチップを1
枚を収納するセラミックスパッケージを製作するために
おこなつた実験について述べる。内枠28×28mm、外
枠32×32mmの加圧成形用金型を、金型のコーナー部
の円弧を内側曲率半径を1.5mm、外側曲率半径5mmと
したものと内側曲率半径を2mm、外側曲率半径を5.5
mmとしたものの2種類を製作した。油圧プレスにより、
前記の実施例と同様に、90〜96%アルミナセラミッ
クス成形原料粉を入れ、成形圧700〜1000kg/
cm2 で、成形体の高さが20mmになるように、油圧プ
レスにより成形し、その後1550〜1650℃で焼結
した。
【0038】その結果、絶縁環の成形時のコーナー部の
円弧の内側曲率半径が1.5mmのものでは、コーナー部
に割れや変形が多く発生した。内側曲率半径が2mmのも
のでは、やや変形が認められるものもあったが、割れの
発生は無かった。更に実験を重ねた結果、内側の円弧の
曲率半径が2mm未満では、コーナー部に成形密度差や応
力集中が起き、割れや変形を生じ易いことがわかった。
従って、次の第三のポイントが得られた。
【0039】コーナー部の内側の円弧の曲率半径を2
mm以上にする。このポイントを踏まえて、コーナー部の
円弧の内側曲率半径が2mmの絶縁環を製造し、前記の製
造方法と同様に、施釉、金属層の形成と銅電極のろう付
け等をして、シリコンチップを1枚を収納する角型のパ
ッケージとした。以上の実施例において、セラミックス
パッケージの外周部における汚損耐電圧を向上させるた
め、図9に示すように、1段或いは数段のひだ26を設
けることも、従来の円形の平型セラミックスパッケージ
と同様に行うことができる。また施釉しない着色アルミ
ナセラミックスを用いることがきることはいうまでも
ない。
【0040】
【発明の効果】以上述べたように、本発明によれば、半
導体チップのMOS制御電極構造に不当な加圧力を加え
ることなしに、複数個の半導体チップを平型パッケージ
内に組み込んで面接触による均一な加圧接触が達成でき
るとともに、半導体チップの両面からの放熱が可能とな
り、電流容量の大幅な増加が図れるほか、主電極からの
電流引き出しにボンディングワイヤを使用しないので、
内部配線インダクタンスも小さくなり、ハーメチックシ
ール構造の平型パッケージと組み合わせて、半導体素子
の信頼性の大幅な向上が図れる。また、加えて、素子に
偏荷重がかかった場合においても、チップに損傷を与え
ることなく、安定した加圧構造が達成できることと、輸
送時などの素子無加圧状態においても、チップ、コンタ
クト端子それぞれがフリーになることがなく、常に予備
加圧された状態にあり、信頼性を高めることができる。
【0041】平型パッケージについても、セラミックス
の絶縁環のコーナー部の円弧の内側曲率半径を2mm以上
とし、外側円弧の中心軸を内側円弧の中心軸より、外側
にし、また直線部分の肉厚より、コーナー部の肉厚を厚
くすることによって、成形時の成形密度と焼成時の収縮
率の均一化、応力の低減、更には、コーナー部の強度の
向上等により、割れや変形の無い角型のパッケージがで
きた。
【0042】そして、その角型パッケージを使用するこ
とによって、各種容量に応じたチップ数を収容した平型
半導体装置が製造でき、均一加圧を実現するとともに、
平型半導体装置の小型化、さらには電力変換装置の小型
化に貢献するものである。
【図面の簡単な説明】
【図1】(a)は本発明の実施例の半導体装置の断面
図、(b)はその平面図
【図2】(a)は図1の実施例のコンタクト端子体の平
面図、(b)はその断面図、(c)はそのコンタクト端
子体の偏荷重時の挙動の説明図
【図3】図1の実施例のばねの斜視図
【図4】従来の半導体装置の断面図
【図5】(a)はIGBTのチップの平面図、(b)は
従来のコンタクト端子体の断面図、(c)は従来のコン
タクト端子体の偏荷重時の挙動を説明する図
【図6】(a)は本発明に係わる絶縁環の平面図、
(b)はそのコーナー部の拡大図
【図7】(a)は別の実施例の組み立て後の断面図、
(b)は上部板を除去した状態の平面図
【図8】(a)から(g)はシリコンチップの配置例の
【図9】さらに別の実施例における外観図
【符号の説明】
1 IGBTチップ 2 エミッタ集電極 3 ゲートパッド 4 コンタクト端子体 5 チップ加圧部 6 上部加圧面 7 上部板 8 下部板 9 金属基板 10 半田 11 位置決めガイド 12 絶縁環 13 溝 14 上部凸部 15 ばね 16 半田逃げ部 17 ゲート端子 18 ゲートライナー 19 ゲート線 20、21 溶接板 22 Al線 23 接続線 24、25 絞り板 26 ひだ
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 23/48 H01L 25/04 H01L 23/52

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項1】対向する二つの主面にそれぞれ第一、第二
    の主電極を有する半導体チップと、その第一の主電極に
    接触する凸状のチップ加圧部をもつコンタクト端子体
    と、それらの半導体チップとコンタクト端子体とを上下
    から挟む上部板と下部板と、それら上部板と下部板とに
    固着され半導体チップを包含する絶縁環とを備えるもの
    において、コンタクト端子体のチップ加圧部のある面と
    対向する面に、チップ加圧部の外周を結んだ線をその面
    に投影した線より内側に凸部を有することを特徴とする
    平型半導体装置。
  2. 【請求項2】半導体チップの第一の主面に第一の主電極
    とMOS(金属−酸化膜−半導体)構造の制御電極とを
    有し、第一の主電極はMOS構造をもたない集電極であ
    ることを特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】前記上部板と下部板とに加圧しない状態
    で、コンタクト端子体を半導体チップに押しつけるばね
    を有することを特徴とする請求項1または2に記載の平
    型半導体装置。
  4. 【請求項4】前記ばねが、コンタクト端子体の凸部の周
    囲に配置されていることを特徴とする請求項3に記載の
    平型半導体装置。
  5. 【請求項5】前記ばねが、コンタクト端子体の位置決め
    を兼ねていることを特徴とする請求項4に記載の平型半
    導体装置。
  6. 【請求項6】前記絶縁環が、直線部分と直線部分をつな
    ぐ円弧状のコーナー部からなることを特徴とする請求項
    から5のいずれかに記載の平型半導体装置。
  7. 【請求項7】対向する二つの主面にそれぞれ第一、第二
    の主電極を有する半導体チップと、その第一の主電極に
    接触する凸状のチップ加圧部をもつコンタクト端子体
    と、それらの半導体チップとコンタクト端子体とを上下
    から挟む上部板と下部板と、それら上部板と下部板とに
    固着され半導体チップを包含する絶縁環とを備えるもの
    において、前記絶縁環が、直線部分と直線部分をつなぐ
    円弧状のコーナー部からなることを特徴とする平型半導
    体装置。
  8. 【請求項8】前記絶縁環のコーナー部の内側の円弧の半
    径が2mm以上であることを特徴とする請求項6または
    7に記載の平型半導体装置。
  9. 【請求項9】前記絶縁環のコーナー部が、直線部分より
    肉厚であることを特徴とする請求項8に記載の平型半導
    体装置。
  10. 【請求項10】前記絶縁環のコーナー部の外側の円弧の
    中心が、内側の円弧の中心より外側にあることを特徴と
    する請求項9に記載の平型半導体装置。
  11. 【請求項11】複数の半導体チップを包含することを特
    徴とする請求項10に記載の平型半導体装置。
  12. 【請求項12】前記絶縁環をプレス成型および焼成によ
    り製造することを特徴とする請求項6から11のいずれ
    かに記載の平型半導体装置の製造方法。
JP10552395A 1994-10-03 1995-04-28 平型半導体装置およびその製造方法 Expired - Fee Related JP3277751B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10552395A JP3277751B2 (ja) 1994-10-03 1995-04-28 平型半導体装置およびその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP6-238717 1994-10-03
JP23871794 1994-10-03
JP10552395A JP3277751B2 (ja) 1994-10-03 1995-04-28 平型半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH08162579A JPH08162579A (ja) 1996-06-21
JP3277751B2 true JP3277751B2 (ja) 2002-04-22

Family

ID=26445793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10552395A Expired - Fee Related JP3277751B2 (ja) 1994-10-03 1995-04-28 平型半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP3277751B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3018971B2 (ja) * 1995-12-18 2000-03-13 富士電機株式会社 半導体装置
JP5336413B2 (ja) 2010-04-02 2013-11-06 株式会社豊田中央研究所 パワーモジュール
CN103168355B (zh) 2011-10-12 2017-04-05 日本碍子株式会社 大容量模块的外围电路用的电路基板及包含使用该电路基板的外围电路的大容量模块
JP6486550B2 (ja) * 2016-03-03 2019-03-20 三菱電機株式会社 電力用半導体装置及び電力用半導体コアモジュール

Also Published As

Publication number Publication date
JPH08162579A (ja) 1996-06-21

Similar Documents

Publication Publication Date Title
KR100305227B1 (ko) 턴오프고전력반도체컴포넌트
JP3291977B2 (ja) 圧接型半導体素子及びその製造方法並びに圧接型半導体装置
JP3846699B2 (ja) 半導体パワーモジュールおよびその製造方法
JPH0794673A (ja) 加圧接触形半導体装置およびその組立方法
US3577633A (en) Method of making a semiconductor device
EP2159837B1 (en) Electronic component storing package and electronic device
JP3284811B2 (ja) 半田接合方法および半導体製造治具と半導体装置の製造方法
JP3277751B2 (ja) 平型半導体装置およびその製造方法
KR102588854B1 (ko) 파워모듈 및 그 제조방법
CN213988456U (zh) 一种散热式无感厚膜功率电阻器
JP7351134B2 (ja) 半導体装置及び半導体装置の製造方法
CN217933787U (zh) 一种大功率整流器件
CN221201173U (zh) 一种碳化硅高压硅堆
CN217334074U (zh) 汽车用塑封器件
CN212365965U (zh) 一种快恢复整流二极管模块
CN218482234U (zh) 功率半导体器件封装结构
CN213583770U (zh) 半导体分立器件封装结构
CN214672580U (zh) 集成晶闸管模块的新型封装结构
CN116913792B (zh) 一种双面散热封装模块及制作方法
JP3264190B2 (ja) 半導体装置
CN210429794U (zh) 一种半导体模块及封装结构
CN214672582U (zh) 集成igbt模块的新型封装结构
US20240055392A1 (en) Method of manufacturing semiconductor device
CN211238226U (zh) 功率半导体封装器件
JP3353570B2 (ja) 平型半導体素子

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080215

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090215

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090215

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090215

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100215

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees