JPWO2012124106A1 - 差動電流源および差動カレントミラー回路 - Google Patents
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Abstract
差動電流源は、ソースがそれぞれ電源に接続された2個のソーストランジスタと、2個のソーストランジスタのドレインにそれぞれ接続された第1端子および第2端子と、それぞれが出力端子である第3端子および第4端子と、を有するミキサ回路と、を備え、ミキサ回路は、ローカル信号に応じて、第1端子と第3端子を接続すると共に第2端子と第4端子を接続した第1接続状態と、第1端子と第4端子を接続すると共に第2端子と第3端子を接続した第2接続状態と、の間で接続状態を変化させ、1/fノイズを低減する。
Description
本発明は、差動電流源および差動カレントミラー回路に関する。
アナログ回路では、電流源が広く使用される。
図1は、NチャネルMOS(Nch)トランジスタを使用した一般的な電流源の回路図およびノイズ特性を示す図であり、(A)が回路図を、(B)がノイズ特性を示す。
図1の(A)に電流源の一例を示す。電流源は、カスケード(直列)接続されたトランジスタTrsおよびトランジスタTrcを有する。TrsおよびTrcは、Nchトランジスタである。Trsは、ソースが電源(ここではグランド)に接続され、Trcは、ソースがTrsのドレインに接続される。Trsのゲートには所定の電圧V1が印加され、Trcのゲートには所定の電圧V2が印加される。Trcのドレインが電流源の出力端子である。このような電流源は、アナログ回路の電流源として広く使用されている。
なお、Nchトランジスタの代わりに、Pchトランジスタが使用された電流源もある。以下、NチャネルMOS(Nch)を使用した電流源を例として説明を行う。
図1の(B)に示すように、MOSトランジスタで形成される電流源は、出力に1/fノイズが発生することが知られている。図1の(B)において、破線はMOSトランジスタのサイズが相対的に大きな場合の1/fノイズを、実線はMOSトランジスタのサイズが相対的に小さな場合の1/fノイズを、それぞれ示す。
このような電流源を使用する回路で必要な信号が低周波成分の場合、この1/fノイズは低周波で大きくなるため、SN比を劣化させる。1/fノイズは、一般的にトランジスタのゲート面積の1/2乗に反比例するため、1/fノイズを小さくするためには、MOSトランジスタのサイズを大きくする必要があった。これは、チップ面積を増大させ、コストアップにつながる。そのため、MOSトランジスタのサイズを大きくせずに1/fノイズを低減した電流源が要望されていた。
一方、近年のアナログ回路では差動回路が主流であり、例えば差動型のOTA(Operational Transconductance Amplifier)を使用した回路では、差動電流源が使用される。
図2は、一般的な差動電流源の回路図である。この差動電流源は、図2に示すように、電流Ipを出力する第1のパスと、電流Imを出力する第2のパスと、を有する。第1のパスは、カスケード接続した2個のNchトランジスタTr1およびTr1cを有し、Tr1のソースが電源(ここではグランド)に接続され、Tr1cのドレインが差動電流源の一方の出力端子である。第2のパスは、カスケード接続した2個のNchトランジスタTr2およびTr2cを有し、Tr2のソースが電源(ここではグランド)に接続され、Tr2cのドレインが差動電流源の他方の出力端子である。バイアス回路10は、Tr1およびTr2のゲートに印加する第1バイアス電圧と、Tr1cおよびTr2cのゲートに印加する第2バイアス電圧と、を発生する。言い換えれば、図2の差動電流源は、図1の単相の電流源を2つ並列に設けた構成を有する。
図3は、差動電流源の使用例を示す図であり、(A)が使用時の回路図であり、(B)が入力信号InpおよびInmの電圧を、(C)が出力信号OpおよびOmの電流を、示す。図3の(A)に示すように、低電位側差動電流源100は、並列に設けられた電流源101および102を有し、高電位側差動電流源200は、並列に設けられた電流源201および202を有する。電流源101と電流源201の間に信号入力トランジスタが接続され、信号入力トランジスタのゲートに差動入力信号の正側電圧信号Inpが印加され、信号入力トランジスタと電流源201の接続ノードから差動出力信号の負側電流信号Omが得られる。電流源102と電流源202の間に信号入力トランジスタが接続され、信号入力トランジスタのゲートに差動入力信号の負側電圧信号Inmが印加され、信号入力トランジスタと電流源202の接続ノードから差動出力信号の正側電流信号Opが得られる。
差動入力信号InpおよびInmは、図3の(B)に示すように、差動電圧信号である。差動出力信号OpおよびOmは、図3の(C)に示すように、差動電流信号である。
図2に示すように、差動電流源は、単相電流源と同様の構成を有しており、MOSトランジスタに起因する1/fノイズが発生する。そのため、MOSトランジスタのサイズを大きくせずに1/fノイズを低減した差動電流源が要望されていた。
実施形態によれば、回路構成により1/fノイズを低減した差動電流源が実現される。
発明の一観点によれば、ソースがそれぞれ電源に接続された2個のソーストランジスタと、2個のソーストランジスタのドレインにそれぞれ接続された第1端子および第2端子と、それぞれが出力端子である第3端子および第4端子と、を有するミキサ回路と、を有し、ミキサ回路は、ローカル信号に応じて、第1端子と第3端子を接続すると共に第2端子と第4端子を接続した第1接続状態と、第1端子と第4端子を接続すると共に第2端子と第3端子を接続した第2接続状態と、の間で接続状態を変化させる差動電流源が提供される。
発明の別の観点によれば、ソースがそれぞれ電源に接続された2個のソーストランジスタと、2個のソーストランジスタのドレインにそれぞれ接続された第1端子および第2端子と、それぞれが出力端子である第3端子および第4端子と、を有するミキサ回路と、を有し、ミキサ回路は、ローカル信号に応じて、第1端子と第3端子を接続すると共に第2端子と第4端子を接続した第1接続状態と、第1端子と第4端子を接続すると共に第2端子と第3端子を接続した第2接続状態と、の間で接続状態を変化させる差動電流源と、一方の端子が第3端子および第4端子にそれぞれ接続され、他方の端子がそれぞれ差動電流源の出力端子として動作する2個のカスケードトランジスタと、ゲートが2個のカスケードトランジスタのゲートと共通に接続された2個の参照トランジスタと、を有し、2個の参照トランジスタの一方は、参照電流源と第3端子の間に接続され、2個の参照トランジスタの他方は、参照電流源と第4端子の間に接続された差動カレントミラー回路が提供される。
発明の観点によれば、MOSトランジスタのサイズを大きくせずに、回路構成により1/fノイズを低減した差動電流源が実現される。
図4は、第1実施形態の差動電流源の回路図である。第1実施形態の差動電流源は、低電位側の差動電流源である。
第1実施形態の差動電流源は、第1ソーストランジスタTr1と、第2ソーストランジスタTr2と、ミキサ回路20と、ソースがミキサ(MIXER)回路20と、第1カスケードトランジスタTr1cと、第2カスケードトランジスタTr2cと、バイアス回路10と、を有する。バイアス回路10の一例は、図2に示したバイアス回路と同じ構成を有する。
第1および第2ソーストランジスタTr1、Tr2は、Nchトランジスタで、ソースが低電位側電源(グランド)に接続されている。
ミキサ回路20は、Tr1のドレインに接続される第1端子と、Tr2のドレインに接続される第2端子と、Tr1cのソースに接続される第3端子と、Tr2cのソースに接続される第4端子と、を有する。ミキサ回路20は、第1端子と第3端子の間に接続された第1トランジスタTr11と、第2端子と第4端子の間に接続された第2トランジスタTr12と、第1端子と第4端子の間に接続された第3トランジスタTr13と、第2端子と第3端子の間に接続された第4トランジスタTr14と、を有する。Tr11からTr14は、Nchトランジスタである。
第1トランジスタTr11および第2トランジスタTr12のゲートには、差動ローカル信号の一方の信号LOが印加される。第3トランジスタTr13および第4トランジスタTr14のゲートには、差動ローカル信号の他方の信号XLOが印加される。これにより、Tr11およびTr12は、Tr13およびTr14と逆相で動作する。言い換えれば、Tr11およびTr12がオン(導通)状態の時には、Tr13およびTr14はオフ(遮断)状態であり、Tr11およびTr12がオフ状態の時には、Tr13およびTr14はオン状態である。
差動ローカル信号は、第1実施形態の差動電流源を使用する回路が対象とする周波数範囲より、高い周波数であることが望ましい。
第1カスケードトランジスタTr1cは、Nchトランジスタであり、ソースがミキサ回路20の第3端子に接続され、ドレインが差動電流源の出力端子として動作する。第2カスケードトランジスタTr2cは、Nchトランジスタであり、ソースがミキサ回路20の第4端子に接続され、ドレインが差動電流源の出力端子として動作する。
このように、第1実施形態の差動電流源は、通常のカスケード接続された電流源を並列に設け、2個のソーストランジスタと2個のカスケードトランジスタの間に、ミキサ回路20を挿入した構成を有する。ミキサ回路20は、必要な信号帯域より高いローカル信号LO/XLOで駆動される。
図5は、第1実施形態の差動電流源の動作を説明する図である。
ローカル信号の一方の信号LOが“H”で、他方の信号XLOが“L”の場合、図5の(A)に示すように、Tr11およびTr12がオン状態に、Tr13およびTr14がオフ状態になる。これにより、Tr1、Tr11およびTr1cを通るパスが形成され、Tr1の電流は出力電流Ipとして出力される。同時に、Tr2、Tr12およびTr2cを通るパスが形成され、Tr2の電流は出力電流Imとして出力される。
次に、LOが“L”で、他方の信号XLOが“H”の場合、図5の(B)に示すように、Tr11およびTr12がオフ状態に、Tr13およびTr14がオン状態になる。これにより、Tr1、Tr13およびTr2cを通るパスが形成され、Tr1の電流は出力電流Imとして出力される。同時に、Tr2、Tr14およびTr1cを通るパスが形成され、Tr2の電流は出力電流Ipとして出力される。
このように、ローカル信号の極性によって、Tr1とTr2の電流が入れ替わって出力される。これを等価回路で表わすと図6の(A)に示すようになる。Tr1およびTr2から発生するノイズは、ミキサ回路20を通してIp、Imとして出力されることになる。したがって、Tr1およびTr2から発生した図6の(C)に示した低周波領域の1/fノイズは、図6の(B)に示すように、ローカル信号LO/XLOの周波数に変換され、高周波側にシフトされる。これにより、低周波領域では1/fノイズが削減されるため低周波信号のSN比が向上する。ノイズは信号帯域外の高周波に変換されるためSN比の劣化を引き起こさない。
特許文献1は、カレントミラー回路の参照パスと動作パスの2つのパスにおいて、パスの接続を所定の周波数で切り換えることにより、トランジスタの閾値電圧の差による影響を低減したカレントミラー回路を記載している。
図7は、特許文献1に記載された構成を差動電流源に適用した場合に考えられる回路構成を示す図である。差動電流源の2つのパスは動作パスであるため、2つのパスをそれぞれ2重パスとして、接続を切り換えることが考えられる。そのため、素子数の増加を招くことになる。
これに対して、第1実施形態の差動電流源は、2つのパスは動作パスであるが、その接続を切り換えることが可能であることに着目したものであり、差動電流源における接続の切り換えを、少ない素子数で実現するものである。
例えば、図7に示すように、特許文献1に記載された構成を適用して、差動電流源の2つのパスをそれぞれ2重パスとして、接続を切り換えるミキサ回路を設ける場合、ミキサ回路のスイッチ・トランジスタは6個必要である。すなわち、差動電流源の一方について6個のトランジスタが必要になる。これに対して、第1実施形態では、差動電流源のミキサ回路は4個のトランジスタで構成され、差動電流源の一方については2個のトランジスタで構成できる。
また、図7に示す回路では、カスケードトランジスタ330から発生するノイズが出力電流に加算されてノイズが増加するという問題がある。これは、次のような動作のためである。
・Tr330aに発生するノイズにより、aとcの電位がずれる。
・この電位差に起因する電流I_noise_aが、スイッチング周期ごとに発生する。
・bとdの間にも、Tr330bに発生するノイズに関係した電位差が発生する。
・この電位差に起因する電流I_noise_bが、スイッチング周期ごとに発生する。
・I_noise_aとI_noise_bは、異なった電流パスの電流値であるため、IpとImにはTr330aおよびTr330bに起因した差動ノイズ電流が出力される。言い換えれば、差動電流源の2つのパスをそれぞれ2重パスとした場合、接続の切り換えによるノイズの周波数変換は、それぞれの独立した2重パスで行うためである。
これに対して、第1実施形態の差動電流源では、Tr1と、Tr11およびTr13と、の接続ノードにはTr2cのノイズに起因する電位が発生し、Tr2と、Tr12およびTr14と、の接続ノードにはTr1cのノイズに起因する電位が発生する。しかし、IpおよびImには両方とも、上記の2つのノードの電位差に起因する同量のノイズ電流が出力されるため、Tr1cおよびTr2cのノイズに起因した低周波の差動電流は発生しない。
図8は、第1実施形態の差動電流源と図7の回路を同サイズで構成した場合の、両回路のノイズ・シミュレーション結果を示す図であり、Pが第1実施形態の差動電流源の場合を、Qが図7の回路の場合を示す。図8で、Rは、第1実施形態の差動電流源でスイッチング周波数に現れる周波数変換されたノイズを示す。図8から、低周波数領域において、1/fノイズが低減されることが分かる。
図9は、第1実施形態の差動電流源の使用例を示す図である。参照番号100で示す部分が、低電位側差動電流源として働く第1実施形態の差動電流源であり、200が高電位側差動電流源であり、その間に、信号入力トランジスタTripおよびTrimが接続される。Tripのゲートには差動入力信号の一方Inpが印加され、Trimのゲートには差動入力信号の他方Inmが印加される。出力Omは、高電位側差動電流源の一方の電流源201とTripの接続ノードから出力され、出力Opは、高電位側差動電流源の他方の電流源202とTrimの接続ノードから出力される。
図10は、第2実施形態の差動電流源の回路図である。
第2実施形態の差動電流源では、第1実施形態のミキサ回路20のトランジスタを、PchトランジスタTr21−Tr24とし、差動ローカル信号LOおよびXLOを、ハイパスフィルタ30を介してTr21−Tr24に印加することが、第1実施形態と異なる。ハイパスフィルタ30は、Tr21およびTr22のゲートとグランドの間およびTr23およびTr24のゲートとグランドの間にそれぞれ接続された2個の抵抗と、Tr21−Tr24のゲートと抵抗の接続ノードにそれぞれ接続された2個の容量と、を有する。差動ローカル信号LOおよびXLOは、2個の容量の容量を介してそれぞれ供給される。
第1実施形態の差動電流源において、1/fノイズは、Tr1およびTr2で主として発生するが、ミキサ回路20の4個のNchトランジスタTr11−Tr14でもある程度発生し、ノイズを増加させる。一般に、Nchトランジスタで発生する1/fノイズの方が、Pchトランジスタで発生する1/fノイズより大きいことが知られている。そこで、第2実施形態では、ミキサ回路20のトランジスタを、PchトランジスタTr21−Tr24として、ノイズの発生を抑制している。
そのため、第2実施形態の差動電流源は、第1実施形態の差動電流源に比べて、ノイズが一層低減される。
図11は、第3実施形態の差動電流源の回路図である。
第3実施形態の差動電流源では、第2実施形態において、ミキサ回路20の第3端子と第4端子間、すなわち、Tr21およびTr24とTr1cの接続ノードと、Tr22およびTr23とTr2cの接続ノードと、の間に、容量Cを接続することが異なる。容量Cを設けることにより、ミキサ回路からのスイッチングノイズ(ローカルリーク)を削減することができる。
なお、第3実施形態の容量Cを設ける構成は、第1実施形態でも同様に有効である。
第1から第3実施形態の差動電流源は、低電位側差動電流源であったが、その構成は、高電位側差動電流源にも同様に適用可能である。
図12は、第4実施形態の差動電流源の回路図である。第4実施形態の差動電流源は、高電位側差動電流源である。第4実施形態の差動電流源は、図4の第1実施形態の差動電流源において、トランジスタTr1、Tr2、Tr11−Tr14、Tr1cおよびTr2cを、NchトランジスタからPchトランジスタに変更したことが異なる。バイアス回路10’は、Pchトランジスタに適合した電圧を発生する。
図13の(A)は、第5実施形態の差動カレントミラー回路の回路図であり、図13の(B)は、一般的な折り返しカスケード型カレントミラー回路の構成を示す図である。
図13の(B)に示すように、低電位側のカレントミラー回路は、共通トランジスタTrxと、参照パストランジスタTrrと、動作パストランジスタTrcと、を有する。共通トランジスタTrxは、Nchトランジスタで、ソースがグランドに接続される。参照パストランジスタTrrは、Nchトランジスタで、ソースがTrxのドレインに接続され、ドレインが参照電流パスに接続される。参照電流パスは、参照電流源に接続される。動作パストランジスタTrcは、Nchトランジスタで、ソースがTrxのドレインに接続され、ドレインが動作パスに接続され、電流が出力される。
第5実施形態の差動カレントミラー回路は、第2実施形態の差動電流源において、カソードトランジスタTr1cおよびTr2cと並列に参照パストランジスタTr1rおよびTr2rを設けたことが第2実施形態と異なる。参照パストランジスタTr1rおよびTr2rのゲートには、バイアス回路10で発生されたカソードトランジスタTr1cおよびTr2cのゲートに印加される電圧が共通に印加される。参照パストランジスタTr1rは、第1の参照パスと、Tr1cと第3端子(Tr21およびTr24)の接続ノードと、の間に接続される。参照パストランジスタTr2rは、第2の参照パスと、Tr2cと第4端子(Tr22およびTr23)の接続ノードと、の間に接続される。第1の参照パスには、第1の参照電流Iref_pが流れ、第2の参照パスには、第2の参照電流Iref_mが流れる。Tr1rが接続される第1の参照パスとTr1cのドレインが接続されるパスがカレントミラー回路を形成し、Iref_pとIpがカレントミラー信号の関係になる。Tr2rが接続される第2の参照パスとTr2cのドレインが接続されるパスがカレントミラー回路を形成し、Iref_mとImがカレントミラー信号の関係になる。
図13の(A)の第5実施形態の差動カレントミラー回路を使用することにより、1/fノイズが小さいカレントミラー回路を構成できる。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
10 バイアス回路
20 ミキサ回路
Tr1,Tr2 ソーストランジスタ
Tr1c,Tr2c カソードトランジスタ
Tr11−Tr14 ミキサ回路トランジスタ
20 ミキサ回路
Tr1,Tr2 ソーストランジスタ
Tr1c,Tr2c カソードトランジスタ
Tr11−Tr14 ミキサ回路トランジスタ
Claims (10)
- ソースがそれぞれ電源に接続された2個のソーストランジスタと、
前記2個のソーストランジスタのドレインにそれぞれ接続された第1端子および第2端子と、それぞれが出力端子である第3端子および第4端子と、を有するミキサ回路と、を備え、
前記ミキサ回路は、ローカル信号に応じて、前記第1端子と前記第3端子を接続すると共に前記第2端子と前記第4端子を接続した第1接続状態と、前記第1端子と前記第4端子を接続すると共に前記第2端子と前記第3端子を接続した第2接続状態と、の間で接続状態を変化させることを特徴とする差動電流源。 - 一方の端子が前記第3端子および前記第4端子にそれぞれ接続され、他方の端子がそれぞれ当該差動電流源の出力端子として動作する2個のカスケードトランジスタを備える請求項1記載の差動電流源。
- 前記ミキサ回路は、
前記第1端子と前記第3端子の間に接続された第1トランジスタと、
前記第2端子と前記第4端子の間に接続された第2トランジスタと、
前記第1端子と前記第4端子の間に接続された第3トランジスタと、
前記第2端子と前記第3端子の間に接続された第4トランジスタと、を備え、
前記ローカル信号は、差動ローカル信号であり、
前記差動ローカル信号の一方が、前記第1トランジスタおよび前記第2トランジスタのゲートに印加され、
前記差動ローカル信号の他方が、前記第3トランジスタおよび前記第4トランジスタのゲートに印加される請求項1または2記載の差動電流源。 - 前記差動ローカル信号は、抵抗と容量を含むハイパスフィルタを介して、前記第1から第4トランジスタのゲートに印加される請求項3記載の差動電流源。
- 前記ミキサ回路の前記第1から第4トランジスタは、前記2個のソーストランジスタと同じ極性のトランジスタである請求項1から4のいずれか1項記載の差動電流源。
- 前記ミキサ回路の前記第1から第4トランジスタは、前記2個のソーストランジスタと異なる極性のトランジスタである請求項1から4のいずれか1項記載の差動電流源。
- 前記第3端子と前記第4端子の間に接続された容量を備える請求項1から6のいずれか1項記載の差動電流源。
- 前記2個のソーストランジスタおよび前記ミキサ回路の前記第1から第4トランジスタは、Nチャネルトランジスタである請求項5記載の差動電流源。
- 前記2個のソーストランジスタは、Nチャネルトランジスタであり、前記ミキサ回路の前記第1から第4トランジスタはPチャネルトランジスタである請求項6記載の差動電流源。
- ソースがそれぞれ電源に接続された2個のソーストランジスタと、前記2個のソーストランジスタのドレインにそれぞれ接続された第1端子および第2端子と、それぞれが出力端子である第3端子および第4端子と、を有するミキサ回路と、を備え、前記ミキサ回路は、ローカル信号に応じて、前記第1端子と前記第3端子を接続すると共に前記第2端子と前記第4端子を接続した第1接続状態と、前記第1端子と前記第4端子を接続すると共に前記第2端子と前記第3端子を接続した第2接続状態と、の間で接続状態を変化させる差動電流源と、
一方の端子が前記第3端子および前記第4端子にそれぞれ接続され、他方の端子がそれぞれ前記差動電流源の出力端子として動作する2個のカスケードトランジスタと、
ゲートが前記2個のカスケードトランジスタのゲートと共通に接続された2個の参照トランジスタと、を備え、
前記2個の参照トランジスタの一方は、参照電源と前記第3端子の間に接続され、
前記2個の参照トランジスタの他方は、前記参照電源と前記第4端子の間に接続された差動カレントミラー回路。
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Citations (4)
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US7000A (en) * | 1850-01-08 | Smut-machine | ||
JPH07221566A (ja) * | 1993-12-16 | 1995-08-18 | Advanced Micro Devices Inc | カレントミラー装置 |
JP2006129416A (ja) * | 2004-09-28 | 2006-05-18 | Sharp Corp | 電圧−電流変換回路、それを用いた増幅器、ミキサ回路および携帯機器 |
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US7000A (en) * | 1850-01-08 | Smut-machine | ||
JPH07221566A (ja) * | 1993-12-16 | 1995-08-18 | Advanced Micro Devices Inc | カレントミラー装置 |
JP2006129416A (ja) * | 2004-09-28 | 2006-05-18 | Sharp Corp | 電圧−電流変換回路、それを用いた増幅器、ミキサ回路および携帯機器 |
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