JPWO2012111203A1 - 積層型インダクタ素子 - Google Patents

Abstract

表面に部品を実装した場合に信頼性が低減する可能性を抑制することができる積層型インダクタ素子を提供する。磁性体層（４）を含む複数層が積層されてなる積層基板（２）と、積層基板（２）の層間に設けられたコイル導体（７）を、積層基板（２）の積層方向に接続したインダクタ（３）と、積層方向において積層基板（２）を挟み込むように、積層基板（２）に積層された一対の非磁性体層（５）と、を備え、非磁性体層（５）は低温同時焼成セラミックのカバー層（６）を有している。

Description

本発明は、磁性体層を備える積層基板にコイル導体を設けてインダクタを構成した積層型インダクタ素子に関する。

近年、電子部品の小型化又は薄型化が進んでいる。例えば、ガラスセラミックスからなる絶縁層が積層されたセラミック基板の内部にコイル導体を形成した積層型セラミック電子部品がある（例えば、特許文献１参照）。図１は特許文献１に記載の積層型セラミック電子部品の断面図である。

特許文献１に記載の積層型セラミック電子部品は、セラミック積層体１０１を備えている。セラミック積層体１０１は、内部または外部にコイルを構成する導体パターンが形成されたセラミック基材層１０２と、セラミック基材層１０２の上下主面に積層されたセラミック補助層１０３，１０４とを有している。セラミック積層体１０１は、内部または外部に導体パターンを形成している。セラミック積層体１０１の表面には、表面実装部品１０９，１１０などのＩＣ（Integrated Circuit）が搭載され、内部には導体パターン１０６，１０７が形成される。

高いインダクタンス値を得るためには、セラミック基材層１０２は磁性体フェライトであることが望ましく、セラミック補助層１０３，１０４は、磁性体フェライトからなるセラミック基材層１０２との収縮差等による焼成時の構造欠陥を防ぐために、低透磁率または非磁性のフェライト（例えば，Ｆｅ，Ｚｎ，Ｃｕ）であることが望ましい。導体パターン１０６，１０７に電流が流れることにより、不要な磁場が発生し、例えば、表面実装部品１０９，１１０やセラミック基材層１０２に内蔵されたコイルパターン１０８の電気的特性に影響を及ぼすことがあるが、セラミック補助層１０３，１０４が、低透磁率または非磁性のフェライトとすることで、導体パターン１０６，１０７からの不要な磁場の発生を抑制することができる。

国際公開第２００７／１４５１８９号公報

フェライト材料は有機酸に弱いことが一般的に知られているが、特許文献１では、表面実装部品１０９，１１０等を半田によりセラミック補助層１０３に実装している。このため、セラミック補助層１０３を非磁性フェライトで形成した場合、半田に含まれるフラックスやメッキ処理等によりフェライト材料に悪影響を及ぼすことが想定され、電子機器の組み立て工程等で電子部品に対してどのような処理がなされるか分からないため、何らかのコーティング処理がなされていることが望ましい。

そこで、本発明の目的は、表面に部品を実装した場合に信頼性が低減する可能性を抑制することができる積層型インダクタ素子を提供することにある。

本発明に係る積層型インダクタ素子は、磁性体層を含む複数層が積層されてなる積層基板と、該積層基板の層間に設けられたコイル導体を、前記積層基板の積層方向に接続したインダクタと、前記積層方向において前記積層基板を挟み込むように、前記積層基板に積層された一対の非磁性体層と、を備え、前記非磁性体層は低温同時焼成セラミックを有している。

この構成では、最外層である非磁性体層が低温同時焼成セラミックを有するため、非磁性体層に電子部品を実装する際の半田付けやメッキ等の処理に対する耐環境性を確保することができると共に、表面に部品を実装しても信頼性を損なうことを防止できる。また、非磁性体層が低温同時焼成セラミックを有するため、積層した磁性体層を焼成する際に同時焼成が可能となり、積層型インダクタ素子の生産性を高めることができる。

なお、非磁性体層は、表面の一部の必要箇所にのみ低温同時焼成セラミックが設けられて（塗布されて）いてもよいし、表面全体に設けられていてもよい。また、非磁性体層の主成分を低温同時焼成セラミックとしてもよい。

本発明に係る積層型インダクタ素子において、前記非磁性体層は、表面に形成された導体パターンと、該導体パターンおよび前記コイル導体を電気的に接続するビア導体と、を有することが好ましい。

この構成では、表面に形成した導体パターンと、磁性体層のコイル導体とを導通させることができ、配線構造を単純にできる。

本発明に係る積層型インダクタ素子において、前記積層基板は前記コイル導体の周囲に空隙を形成している構成でもよい。

この構成では、コイル導体の間に空隙が設けられるため、軽負荷領域での積層型インダクタ素子におけるインダクタンス値を大きくすることができ、さらに、重負荷領域での直流重畳特性を維持させることができる。

本発明に係る積層型インダクタ素子において、前記磁性体層の熱膨張係数と前記非磁性体層の熱膨張係数との差分は、０ｐｐｍ／℃より大きく、１ｐｐｍ／℃未満である構成が好ましい。

この構成では、磁性体層および非磁性体層の熱膨張係数の差を小さくすることで、焼成時に、インダクタンス値を大きくするために設けた空隙にクラックが入ることを防止することができる。

本発明によれば、積層型インダクタ素子の表面に部品を実装しても信頼性を損なうことを防止でき、また、積層型インダクタ素子の生産性を高めることができる。

特許文献１に記載の積層型セラミック電子部品の断面図。 積層型インダクタ素子の模式断面図。 図２に示す積層型インダクタ素子の焼成前の各層を示す積み図。 積層型インダクタ素子の他の例の模式断面図。

図２は積層型インダクタ素子の模式断面図である。図３は図２に示す積層型インダクタ素子の焼成前の各層を示す積み図である。本実施形態に係る積層型インダクタ素子は、例えば、携帯電話機等に搭載される非絶縁型ＤＣ−ＤＣコンバータに用いられる。

積層型インダクタ素子１は、積層基板２とインダクタ３とを備える。積層基板２は、合わせて１６層の磁性体層４と非磁性体層５とを積層した構成である。積層基板２の上面から数えて第１層、第８層、第１６層が非磁性体層５となっており、それ以外の層が磁性体層４となっている。なお、図３に示す括弧書きは各層の番号を示している。例えば第１層の場合は（１）とする。

磁性体層４は、磁性を有するフェライトとセラミック材料とを主成分とするものである。磁性体層４は、焼成後の厚みが１００〜２０００μm程度であり、透磁率が２９０程度であることが好ましい。

非磁性体層５は、非磁性なフェライトとセラミック材料とを主成分とするものである。非磁性体層５は、焼成後の厚みが１０〜１００μm程度であり、透磁率が１程度であることが好ましい。最外層（第１層および第１６層）となる非磁性体層５は、ＬＴＣＣ（低温同時焼成セラミックス）からなり、焼成後の厚みが１０〜４００μm程度のカバー層６を有している。

カバー層６を形成するＬＴＣＣは、約９００℃程度以下の「低温」で焼成することが可能である。従って、これにより融点の低いＣｕやＡｇを使った後述のコイル導体等を内部に作りこんだ積層型インダクタ素子１は、カバー層６を同時に焼成して一体化することが可能となる。

このカバー層６には、実装する電子部品の実装用端子となる実装ランド１０Ａ，１０Ｂが設けられている。非磁性体層５の表面にＬＴＣＣのカバー層６を設けることで、実装ランド１０Ａ，１０Ｂに電子部品を半田により実装する場合、カバー層６により半田が非磁性体層５に浸食することを防止できる。これにより、積層型インダクタ素子１の信頼性が低下することを防止できる。

インダクタ３は、積層基板２の基板積層方向を軸方向として複数のコイル導体７を、ビアホール導体（不図示）を介して螺旋状に接続した構成である。コイル導体７は、積層基板２の第７層と第９層とを除く第５層から第１２層までの各層上面に設けられる。

インダクタ３の一端部、具体的には、第５層上面に設けられたコイル導体７の一端部は、ビアホール導体８Ａを介して積層基板２の第２層上面に設けられた導体９Ａに接続されている。第１層上面には、実装ランド１０Ａが設けられており、第１層に形成されたビアホール導体１１Ａを介して導体９Ａと実装ランド１０Ａとが導通している。

また、インダクタ３の他端部、具体的には、第１２層上面に設けられたコイル導体７の一端部は、ビアホール導体８Ｂを介して積層基板２の第１６層上面に設けられた導体９Ｂに接続されている。第１６層下面には、実装ランド１０Ｂが設けられており、第１６層に形成されたビアホール導体１１Ｂを介して導体９Ｂと実装ランド１０Ｂとが導通している。

なお、コイル導体７が形成されていない第７層および第９層の磁性体層４には、上下層のコイル導体７を導通させるためのビアホール導体８Ｃ，８Ｄが形成されている。

すなわち、実装ランド１０Ａ，１０Ｂの間にコイルが接続された構成となり、実装ランド１０Ａ，１０Ｂの一方が入力端子となり、他方が出力端子となる。

積層基板２において、インダクタ３が形成される第５層から第１２層までの領域内、第７層の上面側および第９層の上面側には空隙部１２が設けられている。製造段階では、図３に示すように第７層の上面側および第９層の上面側にカーボンや樹脂等の焼失材ペースト１２Ａを塗布し、焼失材ペースト１２Ａを積層基板２の焼成時に焼失させて、空隙部１２が形成される。焼失材ペースト１２Ａは環状に塗布していて、これにより螺旋状に形成されるインダクタ内に空隙部１２が設けられるようにしている。

空隙部１２を設けないと、磁性体層４の熱膨張係数と非磁性体層５の熱膨張係数との差により、焼成後の積層基板２内には圧縮応力がかかるため、鉄損によるコイルの効率低下が生じることとなる。このため、空隙部１２を設けることで、コイル導体７の周辺部の応力を緩和させることができ、鉄損抑制による電圧の変換率向上、あるいはインダクタンス値の向上などのコイル特性を向上させることができる。

またここでは、インダクタ３が形成される第５層から第１２層までの領域の中間（第８層）に非磁性体層５を２層挿入することで、磁気ギャップを備えたインダクタとして各インダクタ３を構成している。インダクタ３に磁気ギャップを設けることによってインダクタンス値を向上させることができる。そして、それらの非磁性体層５の両面がコイル導体７で挟まれるように構成して、このことにより直流重畳特性を改善するようにしている。

また、空隙部１２を設ける場合、積層型インダクタ素子１において、磁性体層４の熱膨張係数と非磁性体層５の熱膨張係数との差分は、０より大きく、１ｐｐｍ／℃未満であることが好ましい。熱膨張係数の差を小さくすることで、焼成時に、インダクタンス値を大きくするために設けた空隙部１２を起点とするクラックの抑制を図ることができる。

なお、積層型インダクタ素子１の製造には、未焼成のセラミックグリーンシートを積層して焼成する製法であればどのような製法を用いてもよい。そのため、例えば無収縮工法によって積層型インダクタ素子１を製造することもできる。

無収縮工法は、低温焼成可能なセラミックグリーンシートと低融点金属による導体パターンとを積層してなる未焼成の多層セラミック体を構成し、その上下両主面にアルミナ等による拘束層材料を５０〜１０００μｍ挟み、８５０〜９９０℃程度で焼成させた後、拘束層材料を除去するという工法である。この工法によれば、基板の反りや歪みを抑制することができる。

なお、図２では、非磁性体層５の表面一面にカバー層６を設けているが、実装ランド９Ａ，９Ｂ以外の部分にカバー層を設けてもよい。図４は積層型インダクタ素子１の他の例の模式断面図である。図４に示すように、実装ランド１０Ａ，１０Ｂは非磁性体層５の表面に直接設け、実装ランド１０Ａ，１０Ｂの周囲、すなわち、非磁性体層５が露出している部分にのみＬＴＣＣからなるカバー層６を設けるようにしてもよい。

なお、積層型インダクタ素子１の具体的構成などは、適宜設計変更可能であり、上述の実施形態に記載された作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、上述の実施形態に記載されたものに限定されるものではない。

１−積層型インダクタ素子
２−積層基板
３−インダクタ
４−磁性体層
５−非磁性体層
６−カバー層（低温同時焼成セラミック）
７−コイル導体
１０Ａ，１０Ｂ−実装ランド（導体パターン）
１１Ａ，１１Ｂ−ビアホール導体（ビア導体）
１２−空隙部

Claims (4)

1. 磁性体層を含む複数層が積層されてなる積層基板と、
   該積層基板の層間に設けられたコイル導体を、前記積層基板の積層方向に接続したインダクタと、
   前記積層方向において前記積層基板を挟み込むように、前記積層基板に積層された一対の非磁性体層と、
   を備え、
   前記非磁性体層は低温同時焼成セラミックを有している、積層型インダクタ素子。
2. 前記非磁性体層は、
   表面に形成された導体パターンと、
   該導体パターンおよび前記コイル導体を電気的に接続するビア導体と、
   を有する請求項１に記載の積層型インダクタ素子。
3. 前記積層基板は前記コイル導体の周囲に空隙を形成している、請求項１又は２に記載の積層型インダクタ素子。
4. 前記磁性体層の熱膨張係数と前記非磁性体層の熱膨張係数との差分は、０ｐｐｍ／℃より大きく、１ｐｐｍ／℃未満である、請求項３に記載の積層型インダクタ素子。

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