JPWO2011125277A1 - 放射線検出器およびそれを製造する方法 - Google Patents

Abstract

グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲とすることで、グラファイト基板１１上に積層形成される半導体層１３の膜質が安定し、グラファイト基板１１と半導体層１３との密着性を向上させることができる。グラファイト基板１１と半導体層１３との間に電子阻止層１２が介在する場合でも電子阻止層１２は薄く、グラファイト基板１１の表面の凹凸が電子阻止層１２に転写されるので、電子阻止層１２の表面の凹凸もほぼ当該範囲となり、グラファイト基板１１に半導体層１３を直接に接触して形成した構造とほぼ同じ効果を奏する。

Description

この発明は、医療分野、工業分野、さらには原子力分野等に用いられる放射線検出器およびそれを製造する方法に関する。

従来、高感度な放射線検出器の材料として各種の半導体材料、特にＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）の結晶体が研究・開発され、一部製品化されている。ＣｄＴｅやＺｎＴｅやＣｄＺｎＴｅで形成された半導体層は多結晶膜である（例えば、特許文献１参照）。
特開２００１−２４２２５６号公報

しかしながら、このような構成を有する場合には、一部のみにリーク電流の多い箇所、いわゆる「リークスポット」が発生したり、あるいは積層形成される半導体層の密着性が悪かったり、ボーラス（多孔質）な膜質が成膜されるという問題がある。

この発明は、このような事情に鑑みてなされたものであって、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる放射線検出器およびそれを製造する方法を提供することを目的とする。

発明者らは、上記の問題を解決するために鋭意研究した結果、次のような知見を得た。

すなわち、従来では半導体層を積層形成する基板表面の状態を規定しておらず、基板表面の状態によってどのような問題が発生するのかが不明であった。そこで、基板に着目して、実験により基板の表面の凹凸が半導体層に影響を及ぼすことが判明した。具体的には、基板としてグラファイト基板を採用したときにおける図５（ａ）〜図５（ｃ）に示す実験データにより、凹凸が大きいと積層形成される半導体層の結晶成長に悪影響を及ぼし、リークスポットが発生し、逆に凹凸が小さいと積層形成される半導体層の密着性が悪く、ポーラスな膜質が成膜されてしまう。

図５（ａ）は、基板の表面の凹凸（表面粗さ）を１μｍ〜８μｍの範囲としたものに半導体層を積層形成（成膜）し、×１００倍で観察した画像を示し、図５（ｂ）は、当該凹凸が１μｍ未満の基板に半導体層を成膜した×１００倍の画像を示し、図５（ｃ）は、当該凹凸が８μｍを超えた基板に半導体層を成膜した×５００倍の画像を示す。図５（ａ）〜図５（ｃ）では基板以外の成膜条件については全て同じとし、表面の相違だけによる差を画像上から見ている。凹凸が１μｍ未満の基板上に積層形成された半導体層については、図５（ａ）と比較すると、図５（ｂ）からも明らかなように膜質が粗くポーラスになっていることがわかる。凹凸が８μｍを超えた基板上に積層形成された半導体層については、図５（ｃ）示すように、画像上の左上から右下にかけて半導体層の膜質の境目があることがわかる。凹凸が８μｍを超えた基板では、このような境目が点在し、その部分ではリーク電流が過大に流れるリークスポット箇所となってしまう。

以上の図５（ａ）〜図５（ｃ）の実験データから、基板の表面の凹凸が１μｍ〜８μｍの範囲であれば、図５（ａ）に示すように上述の課題を解決することができるという知見を得た。

このような知見に基づくこの発明は、次のような構成をとる。
すなわち、この発明に係る放射線検出器は、放射線を検出する放射線検出器であって、放射線の入射により放射線の情報を電荷情報に変換し、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極を有した読み出し基板とを備え、前記グラファイト基板に前記半導体層を積層形成し、半導体層と前記画素電極とが内側に貼り合わされるように、半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記グラファイト基板の表面の凹凸が１μｍ〜８μｍの範囲であることを特徴とするものである。

［作用・効果］この発明に係る放射線検出器によれば、ＣｄＴｅ、ＺｎＴｅまたはＣｄＺｎＴｅで形成された多結晶膜の半導体層であって、基板として電圧印加電極と支持基板とを兼用したグラファイト基板を採用し、読み出し基板側に画素電極を有した場合において、グラファイト基板の表面の凹凸を１μｍ〜８μｍの範囲としている。かかる範囲にすることで、凹凸が１μｍ未満の基板では半導体層の膜質が粗くポーラスになって基板と半導体層との密着性が悪くなっていたのを防ぎ、逆に凹凸が８μｍを超えた基板ではリークスポットが発生したのを防ぐ。その結果、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる。

また、上述の放射線検出器とは別の放射線検出器は、放射線を検出する放射線検出器であって、放射線の入射により放射線の情報を電荷情報に変換し、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、読み出しパターンが形成された読み出し基板とを備え、前記グラファイト基板に前記半導体層を積層形成し、前記半導体層に前記画素電極を積層形成し、画素電極が前記読み出し基板側に貼り合わされるように、画素電極とともに半導体層が積層形成されたグラファイト基板と読み出し基板とを貼り合わせて、それぞれを構成したときに、前記グラファイト基板の表面の凹凸が１μｍ〜８μｍの範囲であることを特徴とするものである。

［作用・効果］この発明に係る放射線検出器によれば、ＣｄＴｅ、ＺｎＴｅまたはＣｄＺｎＴｅで形成された多結晶膜の半導体層であって、基板として電圧印加電極と支持基板とを兼用したグラファイト基板を採用し、グラファイト基板側に画素電極を有した場合において、グラファイト基板の表面の凹凸を１μｍ〜８μｍの範囲としている。かかる範囲にすることで、凹凸が１μｍ未満の基板では半導体層の膜質が粗くポーラスになって基板と半導体層との密着性が悪くなっていたのを防ぎ、逆に凹凸が８μｍを超えた基板ではリークスポットが発生したのを防ぐ。その結果、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる。

また、上述の放射線検出器とはさらに別の放射線検出器は、放射線を検出する放射線検出器であって、放射線の入射により放射線の情報を電荷情報に変換し、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜の半導体層と、この半導体層にバイアス電圧を印加する電圧印加電極と、前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、前記電圧印加電極、前記半導体層および画素電極を支持し、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成された支持基板と、読み出しパターンが形成された読み出し基板とを備え、前記支持基板に前記電圧印加電極を積層形成し、前記電圧印加電極に前記半導体層を積層形成し、前記半導体層に前記画素電極を積層形成し、画素電極が前記読み出し基板側に貼り合わされるように、画素電極および半導体層とともに電圧印加電極が積層形成された支持基板と前記読み出し基板とを貼り合わせて、それぞれを構成したときに、前記支持基板の表面の凹凸が１μｍ〜８μｍの範囲であることを特徴とするものである。

［作用・効果］この発明に係る放射線検出器によれば、ＣｄＴｅ、ＺｎＴｅまたはＣｄＺｎＴｅで形成された多結晶膜の半導体層であって、基板として電圧印加電極とは独立して支持する支持基板を採用し、支持基板側に画素電極を有した場合において、支持基板の表面の凹凸を１μｍ〜８μｍの範囲としている。かかる範囲にすることで、凹凸が１μｍ未満の基板では半導体層の膜質が粗くポーラスになって基板と半導体層との密着性が悪くなっていたのを防ぎ、逆に凹凸が８μｍを超えた基板ではリークスポットが発生したのを防ぐ。その結果、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる。なお、支持基板を採用した場合には、支持基板は、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成されていればよい。また、支持基板と半導体層との間には電圧印加電極が介在するが、電圧印加電極は薄く、支持基板の表面の凹凸が電圧印加電極に転写されるので、支持基板の表面の凹凸を１μｍ〜８μｍの範囲とすると、電圧印加電極の表面の凹凸もほぼ当該範囲となり、支持基板に半導体層を積層形成した構造とほぼ同じ効果を奏する。

上述したこれらの発明に係る放射線検出器では、電子阻止層、正孔阻止層の少なくとも一つを半導体層に直接に接触して形成するのが好ましい。特に、グラファイト基板あるいは支持基板と半導体層との間に電子阻止層あるいは正孔阻止層が介在する場合には、阻止層は薄く、グラファイト基板あるいは支持基板の表面の凹凸が阻止層に転写されるので、グラファイト基板あるいは支持基板の表面の凹凸を１μｍ〜８μｍの範囲とすると、阻止層の表面の凹凸もほぼ当該範囲となり、グラファイト基板あるいは支持基板に半導体層を直接に接触して形成した構造とほぼ同じ効果を奏する。

上述したこれらの発明に係る放射線検出器を製造する方法において、基板の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、基板の表面の凹凸を１μｍ〜８μｍの範囲に加工することが可能である。また、上述の表面処理を行う前に、基板を洗浄する洗浄処理を行うのが好ましい。洗浄によって基板表面の不純物やパーティクル等を取り除くことで、基板の表面の凹凸を１μｍ〜８μｍの範囲に加工しやすくなる。

この発明に係る放射線検出器およびそれを製造する方法によれば、基板（グラファイト基板または支持基板）の表面の凹凸を１μｍ〜８μｍの範囲とすることで、基板上に積層形成される半導体層の膜質が安定し、基板と半導体層との密着性を向上させることができる。

実施例１に係る放射線検出器のグラファイト基板側の構成を示す縦断面図である。 実施例1に係る放射線検出器の読み出し基板側の構成を示す縦断面図である。 読み出し基板および周辺回路の構成を示す回路図である。 実施例１に係るグラファイト基板側の構成と読み出し基板側の構成とを貼り合わせたときの縦断面図である。 基板としてグラファイト基板を採用したときの実験データであり、（ａ）は基板の表面の凹凸を１μｍ〜８μｍの範囲としたものに半導体層を成膜し、×１００倍で観察した画像、（ｂ）は当該凹凸が１μｍ未満の基板に半導体層を成膜した×１００倍の画像、（ｃ）は当該凹凸が８μｍを超えた基板に半導体層を成膜した×５００倍の画像である。 グラファイト基板と半導体層との間に電子阻止層が介在する場合における凹凸の転写の説明に供する模式図である。 実施例２に係る放射線検出器においてグラファイト基板側の構成と読み出し基板側の構成とを貼り合わせたときの縦断面図である。 実施例３に係る放射線検出器において支持基板側の構成と読み出し基板側の構成とを貼り合わせたときの縦断面図である。 支持基板と半導体層との間に電圧印加電極および電子阻止層が介在する場合における凹凸の転写の説明に供する模式図である。

１１ … グラファイト基板
１１ａ … 支持基板
１１ｂ … 電圧印加電極
１２ … 電子阻止層
１３ … 半導体層
１４ … 正孔阻止層
１５、２２ … 画素電極
２１ … 読み出し基板

以下、図面を参照してこの発明の実施例１を説明する。
図１は、実施例１に係る放射線検出器のグラファイト基板側の構成を示す縦断面図であり、図２は、実施例1に係る放射線検出器の読み出し基板側の構成を示す縦断面図であり、図３は、読み出し基板および周辺回路の構成を示す回路図であり、図４は、実施例１に係るグラファイト基板側の構成と読み出し基板側の構成とを貼り合わせたときの縦断面図である。

放射線検出器は、図１〜図４に示すようにグラファイト基板１１と読み出し基板２１とに大別される。図１、図４に示すようにグラファイト基板１１に、電子阻止層１２、半導体層１３、正孔阻止層１４の順に積層形成する。図２、図４に示すように読み出し基板２１には後述する画素電極２２を有し、コンデンサ２３や薄膜トランジスタ２４などをパターン形成する（図２では読み出し基板２１、画素電極２２のみ図示）。グラファイト基板１１は、この発明におけるグラファイト基板に相当し、電子阻止層１２は、この発明における電子阻止層に相当し、半導体層１３は、この発明における半導体層に相当し、正孔阻止層１４は、この発明における正孔阻止層に相当し、読み出し基板２１は、この発明における読み出し基板に相当し、画素電極２２は、この発明における画素電極に相当する。

図１に示すようにグラファイト基板１１は、後述する実施例３の支持基板１１ａと電圧印加電極１１ｂとを兼用している。つまり、半導体層１３にバイアス電圧（各実施例１〜３では−０．１Ｖ／μｍ〜１Ｖ／μｍのバイアス電圧）を印加し、支持基板１１ａを兼用した電圧印加電極用のグラファイト基板１１で本実施例１に係る放射線検出器を構築している。グラファイト基板１１は、導電性カーボングラファイトの板材からなり、半導体層１３の熱膨張係数と一致させるために焼成条件を調整した平坦な板材（厚み約２ｍｍ）を使用する。

半導体層１３は、放射線（例えばＸ線）の入射により放射線の情報を電荷情報（キャリア）に変換する。半導体層１３については、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜を使用する。なお、これらの半導体層１３の熱膨張係数は、ＣｄＴｅが約５ｐｐｍ／ｄｅｇ、ＺｎＴｅが約８ｐｐｍ／ｄｅｇで、ＣｄＺｎＴｅはＺｎ濃度に応じてこれらの中間値を採る。

電子阻止層１２については、ＺｎＴｅ、Ｓｂ_２Ｓ_３、Ｓｂ_２Ｔｅ_３などのＰ型半導体を使用し、正孔阻止層１４については、ＣｄＳ、ＺｎＳ、ＺｎＯ、Ｓｂ_２Ｓ_３などのＮ型もしくは超高抵抗半導体を使用する。なお、図１や図４では正孔阻止層１４を連続的に形成しているが、正孔阻止層１４の膜抵抗が低い場合には画素電極２２に対応して分割形成してもよい。なお、画素電極２２に対応して正孔阻止層１４を分割形成する場合には、グラファイト基板１１と読み出し基板２１との貼り合わせの際に、正孔阻止層１４と画素電極２２との位置合わせが必要になる。また、放射線検出器の特性上問題がなければ、電子阻止層１２、正孔阻止層１４のいずれか、もしくは両方を省略してもよい。

図２に示すように読み出し基板２１は、後述するコンデンサ２３の容量電極２３ａ（図４を参照）の箇所（画素領域）に導電性材料（導電ペースト、異方導電性フィルム（ＡＣＦ）、異方導電性ペースト等）によってグラファイト基板１１との貼り合わせの際にバンプ接続することで、その箇所に画素電極２２を形成する。このように画素電極２２は、画素ごとに応じて形成されており、半導体層１３で変換されたキャリアを読み出す。読み出し基板２１については、ガラス基板を使用する。

図３に示すように読み出し基板２１は、電荷蓄積容量であるコンデンサ２３と、スイッチング素子としての薄膜トランジスタ２４とを画素毎に分割してパターン形成している。なお、図３では、３×３画素分しか示していないが、実際には二次元放射線検出器の画素数に合わせたサイズ（例えば１０２４×１０２４画素分）の読み出し基板２１が使用される。

図４に示すように読み出し基板２１の面に、コンデンサ２３の容量電極２３ａと、薄膜トランジスタ２４のゲート電極２４ａとを積層形成して、絶縁層２５で覆う。その絶縁層２５に、コンデンサ２３の基準電極２３ｂを、絶縁層２５を介在させて容量電極２３ａに対向するように積層形成し、薄膜トランジスタ２４のソース電極２４ｂおよびドレイン電極２４ｃを積層形成し、画素電極２２の接続部分を除いて絶縁層２６で覆う。なお、容量電極２３ａとソース電極２４ｂとは相互に電気的に接続される。図４のように容量電極２３ａおよびソース電極２４ｂを一体的に同時形成すればよい。基準電極２３ｂについては接地する。絶縁層２５、２６については、例えばプラズマＳｉＮを使用する。

図３に示すようにゲート線２７は、図４に示す薄膜トランジスタ２４のゲート電極２４ａに電気的に接続され、データ線２８は、図４に示す薄膜トランジスタ２４のドレイン電極２４ｃに電気的に接続されている。ゲート線２７は、各々の画素の行方向にそれぞれ延びており、データ線２８は、各々の画素の列方向にそれぞれ延びている。ゲート線２７およびデータ線２８は互いに直交している。これらゲート線２７やデータ線２８を含めて、コンデンサ２３や薄膜トランジスタ２４や絶縁層２５、２６については、半導体薄膜製造技術や微細加工技術を用いてガラス基板からなる読み出し基板２１の表面にパターン形成される。

さらに、図３に示すように読み出し基板２１の周囲には、ゲート駆動回路２９と読み出し回路３０とを備えている。ゲート駆動回路２９は各行に延びたゲート線２７にそれぞれ電気的に接続されており、各行の画素を順に駆動する。読み出し回路３０は、各列に延びたデータ線２８にそれぞれ電気的に接続されており、データ線２８を介して各画素のキャリアを読み出す。これらゲート駆動回路２９および読み出し回路３０は、シリコン等の半導体集積回路で構成され、異方導電性フィルム（ＡＣＦ）等を介してゲート線２７やデータ線２８をそれぞれ電気的に接続する。

次に、上述の放射線検出器の具体的な製造方法について説明する。

グラファイト基板１１の表面の凹凸が１μｍ〜８μｍの範囲となるように表面処理を行う。好ましくは、表面処理を行う前に、グラファイト基板１１を洗浄する洗浄処理を行って、グラファイト基板１１表面の不純物やパーティクル等を取り除く。表面処理については、回転を与えて切削加工を行うフライス加工をグラファイト基板１１に適用してもよいし、研磨加工をグラファイト基板１１に適用してもよい。別の手段として、一旦平坦化したグラファイト基板１１に対して、二酸化炭素（ＣＯ_２）やガラスビーンズやアルミナ（Ａｌ_２Ｏ_３）などの粉体を衝突させてブラスト加工を行ってもよい。その他に、エッチング加工をグラファイト基板１１に適用してもよい。このようにグラファイト基板１１の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲に加工する。

次に、表面の凹凸が１μｍ〜８μｍの範囲に規定されたグラファイト基板１１に、昇華法、蒸着法、スパッタリング法、化学析出法もしくは電析法等によって電子阻止層１２を積層形成する。

変換層である半導体層１３を昇華法により電子阻止層１２に積層形成する。本実施例１では、数１０ｋｅＶ〜数１００ｋｅＶのエネルギのＸ線検出器として使用するために厚みが約３００μｍの亜鉛（Ｚｎ）を数ｍｏｌ％〜数１０ｍｏｌ％程度含んだＺｎＴｅまたはＣｄＺｎＴｅ膜を半導体層１３として近接昇華法により形成する。もちろん、Ｚｎを含まないＣｄＴｅ膜を半導体層１３として形成してもよい。また、半導体層１３の形成については昇華法に限定されず、ＭＯＣＶＤ法、あるいはＣｄＴｅ、ＺｎＴｅまたはＣｄＺｎＴｅを含むペーストを塗布して、ＣｄＴｅ、ＺｎＴｅまたはＣｄＺｎＴｅで形成された多結晶膜の半導体層１３を形成してもよい。研磨あるいは砂などの研磨剤を吹き付けることでブラスト加工を行うサンドブラスト加工等により、半導体層１３の平坦化処理を行う。

次に、平坦化された半導体層１３に、昇華法、蒸着法、スパッタリング法、化学析出法もしくは電析法等によって正孔阻止層１４を積層形成する。

そして、図４に示すように半導体層１３と画素電極２２とが内側に貼り合わされるように、半導体層１３が積層形成されたグラファイト基板１１と読み出し基板２１とを貼り合わせる。上述したように、絶縁層２６で覆われていない箇所で、容量電極２３ａの箇所に導電性材料（導電ペースト、異方導電性フィルム（ＡＣＦ）、異方導電性ペースト等）によってバンプ接続することで、その箇所に画素電極２２を形成して、グラファイト基板１１と読み出し基板２１とを貼り合わせる。

上述の構成を備えた本実施例１に係る放射線検出器によれば、ＣｄＴｅ、ＺｎＴｅまたはＣｄＺｎＴｅで形成された多結晶膜の半導体層１３であって、基板として電圧印加電極と支持基板とを兼用したグラファイト基板１１を本実施例１では採用し、読み出し基板２１側に画素電極２２を有した場合において、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲としている。かかる範囲にすることで、凹凸が１μｍ未満のグラファイト基板１１では半導体層１３の膜質が粗くポーラスになってグラファイト基板１１と半導体層１３との密着性が悪くなっていたのを防ぎ、逆に凹凸が８μｍを超えたグラファイト基板１１ではリークスポットが発生したのを防ぐ。その結果、グラファイト基板１１上に積層形成される半導体１３層の膜質が安定し、グラファイト基板１１と半導体層１３との密着性を向上させることができる。

なお、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲とすることで、上述の知見でも述べたように図５（ａ）に示す実験データからグラファイト基板１１上に積層形成される半導体層１３の膜質が安定し、グラファイト基板１１と半導体層１３との密着性を向上させることができることが確認されている。

本実施例１では、電子阻止層１２を半導体層１３のグラファイト基板１１側に直接に接触して形成し、正孔阻止層１４を半導体層１３のグラファイト基板１１側とは逆側に直接に接触して形成している。その結果、グラファイト基板１１と半導体層１３との間に電子阻止層１２が介在している。本実施例１のように、グラファイト基板１１と半導体層１３との間に電子阻止層１２が介在する場合には、阻止層１２、１４は薄く、図６の模式図に示すように、グラファイト基板１１の表面の凹凸が阻止層（本実施例１の場合には電子阻止層１２）に転写されるので、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲とすると、阻止層（電子阻止層１２）の表面の凹凸もほぼ当該範囲となり、グラファイト基板１１に半導体層１３を直接に接触して形成した構造とほぼ同じ効果を奏する。なお、図６の模式図では、凹凸をわかりやすく図示するために周囲と比較してサイズを大きくして図示しているが、実際のサイズは小さいことに留意されたい。

なお、正のバイアス電圧を印加する場合には、グラファイト基板１１と半導体層１３との間に正孔阻止層１４が介在する構造となるが、その構造においてもグラファイト基板１１の表面の凹凸が正孔阻止層１４に転写され、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲とすると、正孔阻止層１４の表面の凹凸もほぼ当該範囲となり、グラファイト基板１１に半導体層１３を直接に接触して形成した構造とほぼ同じ効果を奏する。

本実施例１では、グラファイト基板１１の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲に加工することが可能である。また、上述の表面処理を行う前に、グラファイト基板１１を洗浄する洗浄処理を行うのが好ましい。洗浄によって基板表面の不純物やパーティクル等を取り除くことで、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲に加工しやすくなる。

次に、図面を参照してこの発明の実施例２を説明する。
図７は、実施例２に係る放射線検出器においてグラファイト基板側の構成と読み出し基板側の構成とを貼り合わせたときの縦断面図である。図７では、読み出し基板１１側ではコンデンサ２３や薄膜トランジスタ２４などの読み出しパターンについては図示を省略して、読み出し基板１１およびバンプ２２ａのみ図示する。

上述した実施例１と相違して、本実施例２では、画素電極を実施例１のように読み出し基板１１側に有さずに、図７に示すようにグラファイト基板１１側に画素電極１５を有した点である。すなわち、実施例１のようにグラファイト基板１１に、電子阻止層１２、半導体層１３、正孔阻止層１４の順に積層形成して、本実施例２ではさらに正孔阻止層１４に画素電極１５を積層形成する。正孔阻止層１４を備えない場合には半導体層１３に画素電極１５が直接に接触して形成されることになる。

上述した実施例１と相違して、本実施例２では、画素電極１５については実施例１のようなバンプでなく、例えばＩＴＯ、Ａｕ、Ｐｔ等の導電性材料を使用する。その他のグラファイト基板１１や電子阻止層１２や半導体層１３や正孔阻止層１４を使用する材質については上述した実施例１と同じものである。上述した実施例１と同様に、放射線検出器の特性上問題がなければ、電子阻止層１２、正孔阻止層１４のいずれか、もしくは両方を省略してもよい。画素電極１５は、この発明における画素電極に相当する。

読み出し基板２１は、上述した実施例１と同様に、コンデンサ２３や薄膜トランジスタ２４など（図４を参照）をパターン形成している。本実施例２ではコンデンサ２３の容量電極２３ａ（図４を参照）の箇所（画素領域）にバンプ２２ａを形成して、バンプ２２ａと画素電極１５とを接続することで、グラファイト基板１１と読み出し基板２１とを貼り合わせる。このように本実施例２では、グラファイト基板１１と読み出し基板２１との貼り合わせの際に、バンプ２２ａと画素電極１５との位置合わせが必要になるが、画素電極１５を形成する材料によっては画素電極１５がバリア層として機能する場合がある。

次に、上述の放射線検出器の具体的な製造方法について説明する。

上述した実施例１と同様に、グラファイト基板１１の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲に加工する。好ましくは、表面処理を行う前に、グラファイト基板１１を洗浄する洗浄処理を行って、グラファイト基板１１表面の不純物やパーティクル等を取り除く。

次に、表面の凹凸が１μｍ〜８μｍの範囲に規定されたグラファイト基板１１に、電子阻止層１２、半導体層１３、正孔阻止層１４の順に積層形成する。電子阻止層１２、半導体層１３および正孔阻止層１４の形成法については、上述した実施例１と同じである。

そして、画素電極１５が読み出し基板２１側に貼り合わされるように、画素電極１５とともに半導体層１３が積層形成されたグラファイト基板１１と読み出し基板２１とを貼り合わせる。上述したように、絶縁層２６（図４を参照）で覆われていない箇所で、容量電極２３ａ（図４を参照）の箇所にバンプ２２ａを形成して、バンプ２２ａと画素電極１５とを接続することで、グラファイト基板１１と読み出し基板２１とを貼り合わせる。

上述の構成を備えた本実施例２に係る放射線検出器によれば、ＣｄＴｅ、ＺｎＴｅまたはＣｄＺｎＴｅで形成された多結晶膜の半導体層１３であって、基板として電圧印加電極と支持基板とを兼用したグラファイト基板１１を本実施例２では採用し、グラファイト基板１１側に画素電極１５を有した場合において、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲としている。上述した実施例１と同様に、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲とすることで、グラファイト基板１１上に積層形成される半導体層１３の膜質が安定し、グラファイト基板１１と半導体層１３との密着性を向上させることができる。

上述した実施例１と同様に、本実施例２でも、電子阻止層１２を半導体層１３のグラファイト基板１１側に直接に接触して形成し、正孔阻止層１４を半導体層１３のグラファイト基板１１側とは逆側に直接に接触して形成しているので、グラファイト基板１１と半導体層１３との間に電子阻止層１２が介在している。グラファイト基板１１と半導体層１３との間に電子阻止層１２が介在する場合には、グラファイト基板１１の表面の凹凸が阻止層（本実施例２の場合には電子阻止層１２）に転写されるので、グラファイト基板１１に半導体層１３を直接に接触して形成した構造とほぼ同じ効果を奏する。

上述した実施例１と同様に、本実施例２でも、グラファイト基板１１の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、グラファイト基板１１の表面の凹凸を１μｍ〜８μｍの範囲に加工することが可能である。

次に、図面を参照してこの発明の実施例３を説明する。
図８は、実施例３に係る放射線検出器において支持基板側の構成と読み出し基板側の構成とを貼り合わせたときの縦断面図である。上述した実施例２の図７と同様に、図８では、読み出し基板１１側ではコンデンサ２３や薄膜トランジスタ２４などの読み出しパターンについては図示を省略して、読み出し基板１１およびバンプ２２ａのみ図示する。

上述した実施例１、２と相違して、本実施例３では、基板としてグラファイト基板を採用せずに、図８に示すように基板として電圧印加電極１１ｂとは独立して支持する支持基板１１ａを採用した点である。一方、上述した実施例２と共通して、本実施例３では、画素電極を実施例１のように読み出し基板１１側に有していない。本実施例３の場合には支持基板１１ａ側に画素電極１５を有している。すなわち、支持基板１１ａに、電圧印加電極１１ｂ、電子阻止層１２、半導体層１３、正孔阻止層１４、画素電極１５の順に積層形成する。支持基板１１ａは、この発明における支持基板に相当し、電圧印加電極１１ｂは、この発明における電圧印加電極に相当する。

上述した実施例１、２と相違して、本実施例３では、支持基板１１ａについては、放射線の吸収係数が小さな材料を使用し、例えば酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかを使用、あるいはこれらの材料の混合物を焼成して形成されたものを使用する。電圧印加電極１１ｂについては、画素電極１５と同様に、例えばＩＴＯ、Ａｕ、Ｐｔ等の導電性材料を使用する。その他の電子阻止層１２や半導体層１３や正孔阻止層１４や画素電極１５を使用する材質については上述した実施例２と同じものである。上述した実施例１、２と同様に、放射線検出器の特性上問題がなければ、電子阻止層１２、正孔阻止層１４のいずれか、もしくは両方を省略してもよい。

読み出し基板２１は、上述した実施例１、２と同様に、コンデンサ２３や薄膜トランジスタ２４など（図４を参照）をパターン形成している。本実施例３ではコンデンサ２３の容量電極２３ａ（図４を参照）の箇所（画素領域）にバンプ２２ａを形成して、バンプ２２ａと画素電極１５とを接続することで、支持基板１１ａと読み出し基板２１とを貼り合わせる。

次に、上述の放射線検出器の具体的な製造方法について説明する。

上述した実施例１、２と同様に、本実施例３のような支持基板１１ａにおいても、支持基板１１ａの表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、支持基板１１ａの表面の凹凸を１μｍ〜８μｍの範囲に加工する。好ましくは、表面処理を行う前に、支持基板１１ａを洗浄する洗浄処理を行って、支持基板１１ａ表面の不純物やパーティクル等を取り除く。

次に、表面の凹凸が１μｍ〜８μｍの範囲に規定された支持基板１１ａに、電圧印加電極１１ｂ、電子阻止層１２、半導体層１３、正孔阻止層１４の順に積層形成する。本実施例３では支持基板１１ａにスパッタリング法もしくは蒸着法等によって電圧印加電極１１ｂを積層形成する。電子阻止層１２、半導体層１３および正孔阻止層１４の形成法については、上述した実施例１、２と同じである。

そして、画素電極１５が読み出し基板２１側に貼り合わされるように、画素電極１５および半導体層１３とともに電圧印加電極１１ｂが積層形成された支持基板１１ａと読み出し基板２１とを貼り合わせる。

上述の構成を備えた本実施例３に係る放射線検出器によれば、ＣｄＴｅ、ＺｎＴｅまたはＣｄＺｎＴｅで形成された多結晶膜の半導体層１３であって、基板として電圧印加電極１１ｂとは独立して支持する支持基板１１ａを採用し、支持基板１１ａ側に画素電極１５を有した場合において、支持基板１１ａの表面の凹凸を１μｍ〜８μｍの範囲としている。支持基板１１ａの表面の凹凸を１μｍ〜８μｍの範囲とすることで、支持基板１１ａ上に積層形成される半導体層１３の膜質が安定し、支持基板１１ａと半導体層１３との密着性を向上させることができる。

本実施例３のように支持基板１１ａを採用した場合には、支持基板１１ａは、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成されていればよい。また、支持基板１１ａと半導体層１３との間には電圧印加電極１１ｂが介在するが、電圧印加電極１１ｂは薄く、図９の模式図に示すように、支持基板１１ａの表面の凹凸が電圧印加電極１１ｂに転写されるので、支持基板１１ａの表面の凹凸を１μｍ〜８μｍの範囲とすると、電圧印加電極１１ｂの表面の凹凸もほぼ当該範囲となり、支持基板１１ａに半導体層１３を積層形成した構造とほぼ同じ効果を奏する。なお、図６と同様に図９の模式図では、凹凸をわかりやすく図示するために周囲と比較してサイズを大きくして図示しているが、実際のサイズは小さいことに留意されたい。

上述した実施例１、２と同様に、本実施例３でも、電子阻止層１２を半導体層１３の支持基板１１ａ側に直接に接触して形成し、正孔阻止層１４を半導体層１３の支持基板１１ａ側とは逆側に直接に接触して形成しているので、支持基板１１ａと半導体層１３との間に上述の電圧印加電極１１ｂの他に電子阻止層１２が介在している。支持基板１１ａと半導体層１３との間に電子阻止層１２が介在する場合には、支持基板１１ａの表面の凹凸が阻止層（本実施例３の場合には電子阻止層１２）に転写されるので、支持基板１１ａに半導体層１３を直接に接触して形成した構造とほぼ同じ効果を奏する。

本実施例３では、支持基板１１ａの表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことで、支持基板１１ａの表面の凹凸を１μｍ〜８μｍの範囲に加工することが可能である。

この発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。

（１）上述した各実施例では、放射線としてＸ線を例に採って説明したが、Ｘ線以外の放射線としてγ線、光等に例示されるように特に限定されない。

（２）上述した各実施例の製造方法に限定されない。

Claims (18)

1. 放射線を検出する放射線検出器であって、
   放射線の入射により放射線の情報を電荷情報に変換し、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜の半導体層と、
   この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、
   前記電荷情報を読み出し、画素ごとに応じて形成された画素電極を有した読み出し基板と
   を備え、
   前記グラファイト基板に前記半導体層を積層形成し、
   半導体層と前記画素電極とが内側に貼り合わされるように、半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、
   それぞれを構成したときに、前記グラファイト基板の表面の凹凸が１μｍ〜８μｍの範囲であることを特徴とする放射線検出器。
2. 請求項１に記載の放射線検出器において、
   電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器。
3. 請求項２に記載の放射線検出器において、
   前記グラファイト基板と前記半導体層との間に前記電子阻止層あるいは前記正孔阻止層が介在することを特徴とする放射線検出器。
4. 放射線を検出する放射線検出器であって、
   放射線の入射により放射線の情報を電荷情報に変換し、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜の半導体層と、
   この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、
   前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、
   読み出しパターンが形成された読み出し基板と
   を備え、
   前記グラファイト基板に前記半導体層を積層形成し、
   前記半導体層に前記画素電極を積層形成し、
   画素電極が前記読み出し基板側に貼り合わされるように、画素電極とともに半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、
   それぞれを構成したときに、前記グラファイト基板の表面の凹凸が１μｍ〜８μｍの範囲であることを特徴とする放射線検出器。
5. 請求項４に記載の放射線検出器において、
   電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器。
6. 請求項５に記載の放射線検出器において、
   前記グラファイト基板と前記半導体層との間に前記電子阻止層あるいは前記正孔阻止層が介在することを特徴とする放射線検出器。
7. 放射線を検出する放射線検出器であって、
   放射線の入射により放射線の情報を電荷情報に変換し、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜の半導体層と、
   この半導体層にバイアス電圧を印加する電圧印加電極と、
   前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、
   前記電圧印加電極、前記半導体層および画素電極を支持し、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成された支持基板と、
   読み出しパターンが形成された読み出し基板と
   を備え、
   前記支持基板に前記電圧印加電極を積層形成し、
   前記電圧印加電極に前記半導体層を積層形成し、
   前記半導体層に前記画素電極を積層形成し、
   画素電極が前記読み出し基板側に貼り合わされるように、画素電極および半導体層とともに電圧印加電極が積層形成された支持基板と前記読み出し基板とを貼り合わせて、
   それぞれを構成したときに、前記支持基板の表面の凹凸が１μｍ〜８μｍの範囲であることを特徴とする放射線検出器。
8. 請求項７に記載の放射線検出器において、
   電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器。
9. 請求項８に記載の放射線検出器において、
   前記支持基板と前記半導体層との間に前記電子阻止層あるいは前記正孔阻止層が介在することを特徴とする放射線検出器。
10. 放射線検出器を製造する方法であって、
    前記放射線検出器は、
    放射線の入射により放射線の情報を電荷情報に変換し、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜の半導体層と、
    この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、
    前記電荷情報を読み出し、画素ごとに応じて形成された画素電極を有した読み出し基板と
    を備え、
    前記グラファイト基板に前記半導体層を積層形成し、
    半導体層と前記画素電極とが内側に貼り合わされるように、半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、
    それぞれを構成したときに、前記グラファイト基板の表面の凹凸が１μｍ〜８μｍの範囲であって、
    前記グラファイト基板の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことを特徴とする放射線検出器の製造方法。
11. 請求項１０に記載の放射線検出器の製造方法において、
    電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器の製造方法。
12. 請求項１０に記載の放射線検出器の製造方法において、
    前記表面処理を行う前に、前記グラファイト基板を洗浄する洗浄処理を行うことを特徴とする放射線検出器の製造方法。
13. 放射線検出器を製造する方法であって、
    前記放射線検出器は、
    放射線の入射により放射線の情報を電荷情報に変換し、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜の半導体層と、
    この半導体層にバイアス電圧を印加し、支持基板を兼用した電圧印加電極用のグラファイト基板と、
    前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、
    読み出しパターンが形成された読み出し基板と
    を備え、
    前記グラファイト基板に前記半導体層を積層形成し、
    前記半導体層に前記画素電極を積層形成し、
    画素電極が前記読み出し基板側に貼り合わされるように、画素電極とともに半導体層が積層形成されたグラファイト基板と前記読み出し基板とを貼り合わせて、
    それぞれを構成したときに、前記グラファイト基板の表面の凹凸が１μｍ〜８μｍの範囲であって、
    前記グラファイト基板の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことを特徴とする放射線検出器の製造方法。
14. 請求項１３に記載の放射線検出器の製造方法において、
    電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器の製造方法。
15. 請求項１３に記載の放射線検出器の製造方法において、
    前記表面処理を行う前に、前記グラファイト基板を洗浄する洗浄処理を行うことを特徴とする放射線検出器の製造方法。
16. 放射線検出器を製造する方法であって、
    前記放射線検出器は、
    放射線の入射により放射線の情報を電荷情報に変換し、ＣｄＴｅ（テルル化カドミウム）、ＺｎＴｅ（テルル化亜鉛）またはＣｄＺｎＴｅ（テルル化カドミウム亜鉛）で形成された多結晶膜の半導体層と、
    この半導体層にバイアス電圧を印加する電圧印加電極と、
    前記電荷情報を読み出し、画素ごとに応じて形成された画素電極と、
    前記電圧印加電極、前記半導体層および画素電極を支持し、酸化アルミニウム、窒化アルミニウム、窒化ホウ素、酸化シリコン、窒化シリコンまたは炭化ケイ素のいずれかで形成され、あるいはこれらの材料の混合物を焼成して形成された支持基板と、
    読み出しパターンが形成された読み出し基板と
    を備え、
    前記支持基板に前記電圧印加電極を積層形成し、
    前記電圧印加電極に前記半導体層を積層形成し、
    前記半導体層に前記画素電極を積層形成し、
    画素電極が前記読み出し基板側に貼り合わされるように、画素電極および半導体層とともに電圧印加電極が積層形成された支持基板と前記読み出し基板とを貼り合わせて、
    それぞれを構成したときに、前記支持基板の表面の凹凸が１μｍ〜８μｍの範囲であって、
    前記支持基板の表面の凹凸を、フライス加工、研磨加工、ブラスト加工またはエッチング加工のいずれかを用いて表面処理を行うことを特徴とする放射線検出器の製造方法。
17. 請求項１６に記載の放射線検出器の製造方法において、
    電子阻止層、正孔阻止層の少なくとも一つを前記半導体層に直接に接触して形成することを特徴とする放射線検出器の製造方法。
18. 請求項１６に記載の放射線検出器の製造方法において、
    前記表面処理を行う前に、前記支持基板を洗浄する洗浄処理を行うことを特徴とする放射線検出器の製造方法。

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