JPWO2011065554A1 - 表示装置 - Google Patents

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Abstract

フォトダイオードの感度特性の線形性を向上させることにより、画像の取り込み精度に優れた表示装置を提供する。表示装置のアクティブマトリクス基板に設けられた光センサが、入射光を受光するフォトダイオード（Ｄ１ａ）と、当該光センサへリセット信号ＲＳＴを供給するリセット信号配線（ＲＳＴａ）と、当該光センサへ読み出し信号ＲＷＳを供給する読み出し信号配線（ＲＷＳａ）と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記フォトダイオード（Ｄ１ａ）から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子（Ｍ１ａ）とを備える。前記フォトダイオード（Ｄ１ａ）の背面に設けられた遮光膜（ＬＳ）の電位ＶＬＳを、前記リセット信号が供給される期間の少なくとも一部に重複する期間においてハイレベル電位とする。

Description

本発明は、表示装置に関し、特に、画素領域内に光センサを備えた表示装置に関する。
近年、液晶表示装置に代表される表示装置においては、表示装置の周囲の光の強度に応じて表示画面の輝度の調整を自動的に行うために、光センサが搭載されることがある。また、複数個の光センサがマトリクス状に配置された表示装置も知られている。この表示装置では、複数個の光センサが一つのエリアセンサとして働き、観察者側の画像が取り込まれる。
表示装置への光センサの搭載は、表示パネルに、ディスクリート部品の光センサを実装することによって行うことができる。また、光センサは、アクティブ素子（ＴＦＴ）や周辺回路の形成プロセスを利用して、アクティブマトリクス基板にモノリシックに形成することもできる。
このうち、特に、携帯端末装置用の表示装置の分野では、光センサは、部品点数の削減化や表示装置の小型化の観点から、アクティブマトリクス基板にモノリシックに形成することが求められている。モノリシックに形成された光センサとしては、例えば、シリコン膜によって形成されたフォトダイオードが知られている（例えば、特開２００６−３８５７号公報参照。）。
ここで、従来のフォトダイオード（光センサ）について、図２０を用いて説明する。図２０は、フォトダイオードを備えた従来の液晶表示パネルの構成を示す断面図である。図２０に示すように、フォトダイオード５１は、ラテラル構造を備えたＰＩＮダイオードであり、液晶表示パネルを構成するアクティブマトリクス基板５２にモノリシックに形成されている。
図２０に示すように、フォトダイオード５１は、シリコン膜６０を備えている。シリコン膜６０は、アクティブマトリクス基板５０のベース基板となるガラス基板５２上に、アクティブ素子として機能する薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））の形成工程を利用して、これと同時に形成されている。また、シリコン膜６０には、面方向に沿って順に、ｎ型の半導体領域（ｎ層）５１ａ、真性半導体領域（ｉ層）５１ｂ、及びｐ型の半導体領域（ｐ層）５１ｃが設けられている。ｉ層５１ｂは、フォトダイオード５１の光検出領域となる。
また、フォトダイオード５１の下層には、バックライト装置（図示せず）からの照明光を遮光する遮光膜５３が設けられている。遮光膜５３は、絶縁性のベースコート５４によって被覆されている。遮光膜５３は、通常、金属材料によって形成されている。また、従来の遮光膜５３は、周囲から絶縁されて電気的に浮遊した状態にある。フォトダイオード５１は、更に、層間絶縁膜５５及び５６によって被覆されている。
なお、図２０において、５７はｎ層５１ａに接続された配線を示し、５８はｐ層５１ｃに接続された配線を示している。また、５９は平坦化膜を示し、６１は保護膜を示している。６２は、液晶層である。フィルター基板６３は外形のみを図示している。
ところで、図２０に示す例では、フォトダイオード５１の下層に金属製の遮光膜５３が配置されているため、フォトダイオード５１の出力特性は、遮光膜５３の電位変動にともなって変動する。また、遮光膜５３の電位は、フォトダイオードのｐ層５１ｃの電位と連動する。しかしながら、遮光膜５３は、形成工程において取り込まれた固定電荷を含んでおり、固定電荷の量が異なると、遮光膜５３の電位が変動する。これにより、特に、低照度領域や高照度領域においてフォトダイオードの感度特性の線形性が損なわれるという問題がある。
本発明の目的は、上記問題を解消し、フォトダイオードの感度特性の線形性を向上させることにより、画像の取り込み精度に優れた表示装置を提供することにある。
上記の目的を達成するために、本発明にかかる表示装置は、アクティブマトリクス基板に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備え、前記表示装置は、前記光検出素子の背面に設けられた遮光膜と、前記遮光膜の電位をハイレベル電位とローレベル電位との間で切替制御する駆動回路とをさらに備え、前記駆動回路は、前記リセット信号配線へ前記リセット信号が供給される期間の少なくとも一部に重複する期間において、前記遮光膜の電位を前記ハイレベル電位とすることを特徴とする。
本発明によれば、フォトダイオードの感度特性の線形性を向上させることにより、画像の取り込み精度に優れた表示装置を提供することができる。
本発明の実施形態に係る表示装置の構成を示すブロック図である。 図１に示す表示装置に含まれる表示パネルにおけるセンサ画素回路の配置を示す図である。 図１に示す表示装置において１回駆動を行う場合のバックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを示す図である。 図１に示す表示装置において１回駆動を行う場合の表示パネルの信号波形図である。 図１に示す表示装置に含まれるセンサ画素回路の概略構成を示す図である。 センサ画素回路の回路図である。 図６に示すセンサ画素回路のレイアウト図である。 図６に示すセンサ画素回路の動作を示す図である。 図６に示すセンサ画素回路の信号波形図である。 図６に示すセンサ画素回路の駆動波形図の一例である。 図６に示すセンサ画素回路の駆動波形図の一例である。 図６に示すセンサ画素回路の駆動波形図の一例である。 遮光膜の電位とフォトダイオードの状態とを示す図である。 遮光膜の電位とフォトダイオードの状態とを示す図である。 遮光膜の電位とフォトダイオードの状態とを示す図である。 フォトダイオードにおけるフォト電流と遮光膜の電位との関係を示す図である。 リセットから読み出しまでの蓄積ノード電位の変化と、動作モードとの関係を示す図である。 本実施形態との比較のために、遮光膜を常に定電位に維持した場合の蓄積ノード電位の変化を表したグラフである。 本実施形態にかかる構成の蓄積ノード電位の変化を表したグラフである。 フォトダイオードを備えた従来の液晶表示パネルの構成を示す断面図である。
本発明の一実施形態にかかる表示装置は、アクティブマトリクス基板に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備え、前記表示装置は、前記光検出素子の背面に設けられた遮光膜と、前記遮光膜の電位をハイレベル電位とローレベル電位との間で切替制御する駆動回路とをさらに備え、前記駆動回路は、前記リセット信号配線へ前記リセット信号が供給される期間の少なくとも一部に重複する期間において、前記遮光膜の電位を前記ハイレベル電位とする。
この表示装置は、光検出素子の背面に設けられた遮光膜の電位をハイレベル電位とローレベル電位との間で切替制御する駆動回路を備え、リセット信号配線へ前記リセット信号が供給される期間の少なくとも一部に重複する期間において、前記遮光膜の電位を前記ハイレベル電位とすることにより、光検出素子のアノードとカソードとの間において自由電子および正孔の移動が生じやすい状態とすることができる。これにより、光電流が光検出素子内をスムーズに流れるので、光検出素子の感度特性の線形性が向上する。この結果、画像の取り込み精度に優れた表示装置を提供することができる。
前記光検出素子は、ＰＩＮ構造のダイオードであることが好ましい。さらに、前記遮光膜のハイレベル電位をＶＬＳ＿Ｈ、前記リセット信号のハイレベル電位をＶＲＳＴ＿Ｈ、前記フォトダイオードのｐ層をソース・ドレイン領域とし前記遮光膜をゲート電極とするｐチャンネルＭＯＳトランジスタを想定した場合の閾値電圧をＶｔｈ＿ｐとすると、
ＶＬＳ＿Ｈ ≧ ＶＲＳＴ＿Ｈ＋Ｖｔｈ＿ｐ
が成り立つことが好ましい。また、前記遮光膜のローレベル電位をＶＬＳ＿Ｌ、前記リセット信号のローレベル電位をＶＲＳＴ＿Ｌ、前記フォトダイオードのｎ層における電位をＶＣ、前記ｐ層をソース・ドレイン領域とし前記遮光膜をゲート電極とするｐチャンネルＭＯＳトランジスタを想定した場合の閾値電圧をＶｔｈ＿ｐとし、前記フォトダイオードのｎ層をソース・ドレイン領域とし前記遮光膜をゲート電極とするｎチャンネルＭＯＳトランジスタを想定した場合の閾値電圧をＶｔｈ＿ｎとすると、
ＶＲＳＴ＿Ｌ＋Ｖｔｈ＿ｐ ≦ ＶＬＳ＿Ｌ ≦ ＶＣ＋Ｖｔｈ＿ｎ
が成り立つことが好ましい。
前記駆動回路は、前記リセット信号配線へ前記リセット信号が供給される期間の全体と重複する期間において、前記遮光膜の電位を前記ハイレベル電位とすることが好ましい。
以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。
図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置は、表示制御回路１、表示パネル２、および、バックライト３を備えている。表示パネル２は、画素領域４、ゲートドライバ回路５、ソースドライバ回路６、および、センサロウドライバ回路７を含んでいる。画素領域４は、複数の表示画素回路８と複数のセンサ画素回路９を含んでいる。この表示装置は、表示パネル２に画像を表示する機能と、表示パネル２に入射した光を検知する機能とを有する。以下、ｘを２以上の整数、ｙを３の倍数、ｍおよびｎを偶数とし、表示装置のフレームレートを６０フレーム／秒とする。
図１に示す表示装置には外部から、映像信号Ｖｉｎとタイミング制御信号Ｃｉｎが供給される。表示制御回路１は、これらの信号に基づき、表示パネル２に対して映像信号ＶＳと制御信号ＣＳｇ、ＣＳｓ、ＣＳｒを出力し、バックライト３に対して制御信号ＣＳｂを出力する。映像信号ＶＳは、映像信号Ｖｉｎと同じでもよく、映像信号Ｖｉｎに信号処理を施した信号でもよい。
バックライト３は、表示パネル２に光を照射する光源である。より詳細には、バックライト３は、表示パネル２の背面側に設けられ、表示パネル２の背面に光を照射する。バックライト３は、制御信号ＣＳｂがハイレベルのときには点灯し、制御信号ＣＳｂがローレベルのときには消灯する。
表示パネル２の画素領域４には、（ｘ×ｙ）個の表示画素回路８、（ｎ×ｍ／２）個のセンサ画素回路９が、それぞれ２次元状に配置される。より詳細には、画素領域４には、ｘ本のゲート線ＧＬ１〜ＧＬｘとｙ本のソース線ＳＬ１〜ＳＬｙが設けられる。ゲート線ＧＬ１〜ＧＬｘは互いに平行に配置され、ソース線ＳＬ１〜ＳＬｙはゲート線ＧＬ１〜ＧＬｘと直交するように互いに平行に配置される。（ｘ×ｙ）個の表示画素回路８は、ゲート線ＧＬ１〜ＧＬｘとソース線ＳＬ１〜ＳＬｙの交点近傍に配置される。各表示画素回路８は、１本のゲート線ＧＬと１本のソース線ＳＬに接続される。表示画素回路８は、赤色表示用、緑色表示用および青色表示用に分類される。これら３種類の表示画素回路８は、ゲート線ＧＬ１〜ＧＬｘの伸延方向に並べて配置され、１個のカラー画素を構成する。
画素領域４には、ゲート線ＧＬ１〜ＧＬｘと平行に、ｎ本のクロック線ＣＬＫ１〜ＣＬＫｎ、ｎ本のリセット線ＲＳＴ１〜ＲＳＴｎ、および、ｎ本の読み出し線ＲＷＳ１〜ＲＷＳｎが設けられる。また、画素領域４には、ゲート線ＧＬ１〜ＧＬｘと平行に、他の信号線や電源線（図示せず）が設けられることがある。センサ画素回路９から読み出しを行うときには、ソース線ＳＬ１〜ＳＬｙの中から選択されたｍ本が電源線ＶＤＤ１〜ＶＤＤｍとして使用され、別のｍ本が出力線ＯＵＴ１〜ＯＵＴｍとして使用される。
なお、クロック線ＣＬＫ１〜ＣＬＫｎ等と平行に、ｎ本の遮光膜信号線ＶＬＳ１〜ＶＬＳｎが設けられている。遮光膜信号線ＶＬＳ１〜ＶＬＳｎは、センサ画素回路９に設けられた遮光膜（後述）に接続されている。
図２は、画素領域４におけるセンサ画素回路９の配置を示す図である。（ｎ×ｍ／２）個のセンサ画素回路９には、バックライト３の点灯期間に入射した光を検知する第１センサ画素回路９ａと、バックライト３の消灯期間に入射した光を検知する第２センサ画素回路９ｂとが含まれる。第１センサ画素回路９ａと第２センサ画素回路９ｂは同数である。図２では、（ｎ×ｍ／４）個の第１センサ画素回路９ａは、奇数番目のクロック線ＣＬＫ１〜ＣＬＫｎ−１と奇数番目の出力線ＯＵＴ１〜ＯＵＴｍ−１の交点近傍に配置される。（ｎ×ｍ／４）個の第２センサ画素回路９ｂは、偶数番目のクロック線ＣＬＫ２〜ＣＬＫｎと偶数番目の出力線ＯＵＴ２〜ＯＵＴｍの交点近傍に配置される。このように表示パネル２は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号を伝搬する複数の出力線ＯＵＴ１〜ＯＵＴｍを含み、第１センサ画素回路９ａと第２センサ画素回路９ｂは種類ごとに異なる出力線に接続される。
ゲートドライバ回路５は、ゲート線ＧＬ１〜ＧＬｘを駆動する。より詳細には、ゲートドライバ回路５は、制御信号ＣＳｇに基づき、ゲート線ＧＬ１〜ＧＬｘの中から１本のゲート線を順に選択し、選択したゲート線にハイレベル電位を、残りのゲート線にローレベル電位を印加する。これにより、選択されたゲート線に接続されたｙ個の表示画素回路８が、一括して選択される。
ソースドライバ回路６は、ソース線ＳＬ１〜ＳＬｙを駆動する。より詳細には、ソースドライバ回路６は、制御信号ＣＳｓに基づき、映像信号ＶＳに応じた電位をソース線ＳＬ１〜ＳＬｙに印加する。このときソースドライバ回路６は、線順次駆動を行ってもよく、点順次駆動を行ってもよい。ソース線ＳＬ１〜ＳＬｙに印加された電位は、ゲートドライバ回路５によって選択されたｙ個の表示画素回路８に書き込まれる。このようにゲートドライバ回路５とソースドライバ回路６を用いてすべての表示画素回路８に映像信号ＶＳに応じた電位を書き込むことにより、表示パネル２に所望の画像を表示することができる。
センサロウドライバ回路７は、クロック線ＣＬＫ１〜ＣＬＫｎ、リセット線ＲＳＴ１〜ＲＳＴｎ、および、読み出し線ＲＷＳ１〜ＲＷＳｎなどを駆動する。より詳細には、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、クロック線ＣＬＫ１〜ＣＬＫｎに対して、図４に示すタイミングで（詳細は後述）ハイレベル電位とローレベル電位を印加する。また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、リセット線ＲＳＴ１〜ＲＳＴｎの中から（ｎ／２）本または２本のリセット線を選択し、選択したリセット線にリセット用のハイレベル電位を、残りのリセット線にローレベル電位を印加する。これにより、ハイレベル電位が印加されたリセット線に接続された（ｎ×ｍ／４）個またはｍ個のセンサ画素回路９が、一括してリセットされる。
また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、読み出し線ＲＷＳ１〜ＲＷＳｎの中から隣接する２本の読み出し線を順に選択し、選択した読み出し線に読み出し用のハイレベル電位を、残りの読み出し線にローレベル電位を印加する。これにより、選択された２本の読み出し線に接続されたｍ個のセンサ画素回路９が、一括して読み出し可能状態になる。このときソースドライバ回路６は、電源線ＶＤＤ１〜ＶＤＤｍに対してハイレベル電位を印加する。これにより、読み出し可能状態にあるｍ個のセンサ画素回路９から出力線ＯＵＴ１〜ＯＵＴｍに、各センサ画素回路９で検知した光の量に応じた信号（以下、センサ信号という）が出力される。
ソースドライバ回路６は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号の差を求める差分回路（図示せず）を含んでいる。ソースドライバ回路６は、差分回路で求めた光量の差を増幅し、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。このようにソースドライバ回路６とセンサロウドライバ回路７を用いてすべてのセンサ画素回路９からセンサ信号を読み出すことにより、表示パネル２に入射した光を検知することができる。図１に示す表示装置は、表示パネル２に入射した光を検知するために、以下のように動作する。
図３は、バックライト３の点灯および消灯タイミング、並びに、センサ画素回路９に対するリセットおよび読み出しタイミングを示す図である。バックライト３は、１フレーム期間に１回、所定時間だけ点灯し、それ以外の期間では消灯する。具体的には、バックライト３は、１フレーム期間内の時刻ｔｂにおいて点灯し、時刻ｔｃにおいて消灯する。また、時刻ｔｂにおいてすべての第１センサ画素回路９ａに対するリセットが行われ、時刻ｔａにおいてすべての第２センサ画素回路９ｂに対するリセットが行われる。
第１センサ画素回路９ａは、時刻ｔｂから時刻ｔｃまでの期間Ａ１（バックライト３の点灯期間）に入射した光を検知する。第２センサ画素回路９ｂは、時刻ｔａから時刻ｔｂまでの期間Ａ２（バックライト３の消灯期間）に入射した光を検知する。期間Ａ１と期間Ａ２は同じ長さである。第１センサ画素回路９ａからの読み出しと第２センサ画素回路９ｂからの読み出しは、時刻ｔｃ以降に並列に線順次で行われる。なお、図３では、センサ画素回路９からの読み出しは、１フレーム期間内に完了しているが、次のフレーム期間で第１センサ画素回路９ａに対するリセットを行うまでに完了すればよい。
図４は、表示パネル２の信号波形図である。図４に示すように、ゲート線ＧＬ１〜ＧＬｘの電位は、１フレーム期間に１回ずつ順に所定時間ずつハイレベルになる。奇数番目のクロック線ＣＬＫ１〜ＣＬＫｎ−１の電位は、１フレーム期間に１回、期間Ａ１において（より詳細には、時刻ｔｂから時刻ｔｃの少し前まで）ハイレベルになる。偶数番目のクロック線ＣＬＫ２〜ＣＬＫｎの電位は、１フレーム期間に１回、期間Ａ２において（より詳細には、時刻ｔａから時刻ｔｂの少し前まで）ハイレベルになる。奇数番目のリセット線ＲＳＴ１〜ＲＳＴｎ−１の電位は、１フレーム期間に１回、期間間Ａ１の始めに所定時間だけハイレベルになる。偶数番目のリセット線ＲＳＴ２〜ＲＳＴｎの電位は、１フレーム期間に１回、期間Ａ２の始めに所定時間だけハイレベルになる。読み出し線ＲＷＳ１〜ＲＷＳｎは２本ずつ対にされ、（ｎ／２）対の読み出し線の電位は時刻ｔｃ以降に順に所定時間ずつハイレベルになる。
図５は、センサ画素回路９の概略構成を示す図である。図５に示すように、第１センサ画素回路９ａは、１個のフォトダイオードＤ１ａと１個の蓄積ノードＮＤａを含んでいる。フォトダイオードＤ１ａは、バックライト３が点灯している間に入射した光の量（信号＋ノイズ）に応じた電荷を蓄積ノードＮＤａから引き抜く。第２センサ画素回路９ｂは、第１センサ画素回路９ａと同様に、１個のフォトダイオードＤ１ｂと１個の蓄積ノードＮＤｂを含んでいる。フォトダイオードＤ１ｂは、バックライト３が消灯している間に入射した光の量（ノイズ）に応じた電荷を蓄積ノードＮＤｂから引き抜く。第１センサ画素回路９ａからは、バックライト３の点灯時の検知期間に入射した光の量に応じたセンサ信号が読み出される。第２センサ画素回路９ｂからは、バックライト３の消灯時の検知期間に入射した光の量に応じたセンサ信号が読み出される。ソースドライバ回路６に含まれる差分回路を用いて、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号の差を求めることにより、バックライト点灯時の光量とバックライト消灯時の光量の差を求めることができる。
なお、画素領域４に設けるセンサ画素回路９の個数は任意でよい。ただし、第１センサ画素回路９ａと第２センサ画素回路９ｂを異なる出力線に接続することが好ましい。例えば、画素領域４に（ｎ×ｍ）個のセンサ画素回路９を設ける場合には、奇数番目の出力線ＯＵＴ１〜ＯＵＴｍ−１のそれぞれにｎ個の第１センサ画素回路９ａを接続し、偶数番目の出力線ＯＵＴ２〜ＯＵＴｍのそれぞれにｎ個の第２センサ画素回路９ｂを接続すればよい。この場合、センサ画素回路９からの読み出しは行ごとに行われる。あるいは、画素領域４にカラー画素と同数の（すなわち、（ｘ×ｙ／３）個の）センサ画素回路９を設けてもよい。あるいは、画素領域４にカラー画素よりも少ない個数の（例えば、カラー画素の数分の１〜数１０分の１の）センサ画素回路９を設けてもよい。
このように本発明の実施形態に係る表示装置は、画素領域４に複数のフォトダイオード（光センサ）を配置した表示装置であって、複数の表示画素回路８および複数のセンサ画素回路９を含む表示パネル２と、センサ画素回路９に対して、バックライト点灯時の検知期間とバックライト消灯時の検知期間とを示すクロック信号ＣＬＫ（制御信号）を出力するセンサロウドライバ回路７（駆動回路）とを備えている。以下、この表示装置に含まれるセンサ画素回路９の詳細を説明する。以下の説明では、信号線上の信号を識別するために信号線と同じ名称を使用する（例えば、クロック線ＣＬＫａ上の信号をクロック信号ＣＬＫａという）。
第１センサ画素回路９ａは、クロック線ＣＬＫａ、リセット線ＲＳＴａ、読み出し線ＲＷＳａ、電源線ＶＤＤａおよび出力線ＯＵＴａに接続される。第２センサ画素回路９ｂは、クロック線ＣＬＫｂ、リセット線ＲＳＴｂ、読み出し線ＲＷＳｂ、電源線ＶＤＤｂおよび出力線ＯＵＴｂに接続される。なお、第２センサ画素回路９ｂは第１センサ画素回路９ａと同じ構成を有し、同様に動作するので、第２センサ画素回路９ｂに関する説明を適宜省略する。
図６は、本実施形態に係る画素回路の回路図である。図６に示すように、第１センサ画素回路９ａは、トランジスタＴ１ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２センサ画素回路９ｂは、トランジスタＴ１ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｍ１ａ、Ｔ１ｂ、Ｍ１ｂは、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。
第１センサ画素回路９ａでは、フォトダイオードＤ１ａのアノードはリセット線ＲＳＴａに接続され、カソードはトランジスタＴ１ａのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。第１センサ画素回路９ａでは、トランジスタＭ１ａのゲートに接続されたノードが、検知した光量に応じた電荷を蓄積する蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２センサ画素回路９ｂは、第１センサ画素回路９ａと同じ構成を有する。
図７は、第１センサ画素回路９ａのレイアウト図である。図７に示すように、第１センサ画素回路９ａは、ガラス基板上に遮光膜ＬＳ、半導体層（斜線部）、ゲート配線層（点模様部）およびソース配線層（白塗り部）を順に形成することにより構成される。半導体層とソース配線層を接続する箇所、および、ゲート配線層とソース配線層を接続する箇所には、コンタクト（白円で示す）が設けられる。
遮光膜ＬＳは、第１センサ画素回路９ａおよび第２センサ画素回路９ｂに対して、フォトダイオードＤ１ａ，Ｄ１ｂへバックライト３からの光が直接入射することを妨げる。遮光膜ＬＳは、例えばモリブデン等の遮光性の金属薄膜によって形成される。第１センサ画素回路９ａの遮光膜ＬＳは、遮光膜信号線ＶＬＳによって互いに電気的に接続されている。第２センサ画素回路９ｂの遮光膜ＬＳも、遮光膜信号線ＶＬＳによって互いに電気的に接続されている。なお、遮光膜信号線ＶＬＳは、遮光膜ＬＳとは異なる材料で形成されても良いし、遮光膜ＬＳと同じ材料によって形成されても良い。前者の場合は、遮光膜ＬＳとは異なる層に遮光膜信号線ＶＬＳを形成し、遮光膜ＬＳと遮光膜信号線ＶＬＳとをコンタクトホールで接続しても良い。後者の場合は、遮光膜ＬＳをパターニングする際に同時に遮光膜信号線ＶＬＳを連続パターンとして形成することも可能である。なお、図７に示した例は、後者である。
トランジスタＴ１ａ、Ｍ１ａは、半導体層とゲート配線層を交差して配置することにより形成される。フォトダイオードＤ１ａは、Ｐ層、Ｉ層およびＮ層の半導体層を並べて配置することにより形成される。コンデンサＣ１ａは、半導体層とゲート配線層を重ねて配置することにより形成される。遮光膜ＬＳは、金属製であり、基板の裏側から入った光がフォトダイオードＤ１ａに入射することを防止する。第２センサ画素回路９ｂは、第１センサ画素回路９ａと同様の形態にレイアウトされる。なお、第１および第２センサ画素回路９ａ、９ｂを上記以外の形態にレイアウトしてもよい。
図８は、第１センサ画素回路９ａの動作を示す図である。第１センサ画素回路９ａは、１フレーム期間に（ａ）リセット、（ｂ）蓄積、（ｃ）保持、および、（ｄ）読み出しを行う。
図９は、第１センサ画素回路９ａと第２センサ画素回路９ｂの信号波形図である。図９において、ＢＬはバックライト３の輝度を表し、Ｖｉｎｔａは第１センサ画素回路９ａの蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２センサ画素回路９ｂの蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。第１センサ画素回路９ａについては、時刻ｔ４〜時刻ｔ５がリセット期間、時刻ｔ５〜時刻ｔ６が蓄積期間、時刻ｔ６〜時刻ｔ７が保持期間、時刻ｔ７〜時刻ｔ８が読み出し期間となる。第２センサ画素回路９ｂについては、時刻ｔ１〜時刻ｔ２がリセット期間、時刻ｔ２〜時刻ｔ３が蓄積期間、時刻ｔ３〜時刻ｔ７が保持期間、時刻ｔ７〜時刻ｔ８が読み出し期間となる。
第１センサ画素回路９ａのリセット期間では、クロック信号ＣＬＫａはハイレベル、読み出し信号ＲＷＳａはローレベル、リセット信号ＲＳＴａはリセット用のハイレベルになる。このとき、トランジスタＴ１ａはオンする。したがって、リセット線ＲＳＴａからフォトダイオードＤ１ａとトランジスタＴ１ａを経由して蓄積ノードに電流（フォトダイオードＤ１ａの順方向電流）が流れ（図８（ａ））、電位Ｖｉｎｔａは所定レベルにリセットされる。
第１センサ画素回路９ａの蓄積期間では、クロック信号ＣＬＫａはハイレベル、リセット信号ＲＳＴａと読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオンする。このときにフォトダイオードＤ１ａに光が入射すると、蓄積ノードからトランジスタＴ１ａとフォトダイオードＤ１ａを経由してリセット線ＲＳＴａに電流（フォトダイオードＤ１ａのフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる（図８（ｂ））。したがって、電位Ｖｉｎｔａは、クロック信号ＣＬＫａがハイレベルである期間（バックライト３の点灯期間）に入射した光の量に応じて下降する。
第１センサ画素回路９ａの保持期間では、クロック信号ＣＬＫａ、リセット信号ＲＳＴａおよび読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオフする。このときにフォトダイオードＤ１ａに光が入射しても、トランジスタＴ１ａはオフしており、フォトダイオードＤ１ａとトランジスタＭ１のゲートの間は電気的に遮断されているので、電位Ｖｉｎｔａは変化しない（図８（ｃ））。
第１センサ画素回路９ａの読み出し期間では、クロック信号ＣＬＫａとリセット信号ＲＳＴａはローレベル、読み出し信号ＲＷＳａは読み出し用のハイレベルになる。このとき、トランジスタＴ１ａはオフする。このとき電位Ｖｉｎｔａは、読み出し信号ＲＷＳａの電位の上昇量の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは第１センサ画素回路９ａの全体の容量値、ＣｑａはコンデンサＣ１ａの容量値）だけ上昇する。トランジスタＭ１ａは、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔａに応じて出力線ＯＵＴａを駆動する（図８（ｄ））。
第２センサ画素回路９ｂは、第１センサ画素回路９ａと同様に動作する。電位Ｖｉｎｔｂは、リセット期間において所定レベルにリセットされ、蓄積期間ではクロック信号ＣＬＫｂがハイレベルである期間（バックライト３の消灯期間）に入射した光の量に応じて下降し、保持期間では変化しない。読み出し期間では、電位Ｖｉｎｔｂは読み出し信号ＲＷＳｂの電位の上昇量の（Ｃｑｂ／Ｃｐｂ）倍（ただし、Ｃｐｂは第２センサ画素回路９ｂの全体の容量値、ＣｑｂはコンデンサＣ１ｂの容量値）だけ上昇し、トランジスタＭ１ｂは電位Ｖｉｎｔｂに応じて出力線ＯＵＴｂを駆動する。
以上に示すように、本実施形態に係る第１センサ画素回路９ａは、１個のフォトダイオードＤ１ａ（光センサ）と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、蓄積ノードに接続された制御端子を有するトランジスタＭ１ａ（読み出しトランジスタ）と、フォトダイオードＤ１ａを流れる電流の経路上に設けられ、クロック信号ＣＬＫに従いオン／オフするトランジスタＴ１ａ（保持用スイッチング素子）とを含んでいる。トランジスタＴ１ａは蓄積ノードとフォトダイオードＤ１ａの一端との間に設けられ、フォトダイオードＤ１ａの他端はリセット線ＲＳＴａに接続される。トランジスタＴ１ａは、クロック信号ＣＬＫａに従い、バックライト点灯時の検知期間でオンする。第２センサ画素回路９ｂは第１センサ画素回路９ａと同様の構成を有し、第２センサ画素回路９ｂに含まれるトランジスタＴ１ｂはバックライト消灯時の検知期間でオンする。
このようにフォトダイオードＤ１ａを流れる電流の経路上にバックライト点灯時の検知期間でオンするトランジスタＴ１ａを設け、フォトダイオードＤ１ｂを流れる電流の経路上にバックライト消灯時の検知期間でオンするトランジスタＴ１ｂを設けることにより、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路９ａと、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２センサ画素回路９ｂとを構成することができる。
したがって、第１および第２センサ画素回路９ａ、９ｂを用いてバックライト点灯時の光量とバックライト消灯時の光量を別個に検知し、画素回路の外部で両者の差を求めることができる。これにより、光環境に依存しない入力機能を提供することができる。また、１個のセンサ画素回路で２種類の光量を順に検知する場合と比べて、センサ画素回路からの読み出し回数を減らし、読み出し速度を遅くして、装置の消費電力を削減することができる。また、バックライト点灯時の光を検知する動作とバックライト消灯時の光を検知する動作を１フレーム期間に１回ずつ行うことにより、バックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを決定するときの自由度を大きくすることができる。また、バックライト点灯時の検知期間とバックライト消灯時の検知期間を接近して設定することにより、バックライト点灯時の検知期間とバックライト消灯時の検知期間の間のずれをなくし、モーション入力に対する追従性が入力方向に応じて変動することを防止することができる。また、センサ画素回路の外部で暗電流の差を求めることにより、温度補償を行うこともできる。
また、第１および第２センサ画素回路９ａ、９ｂは、それぞれ、蓄積ノードと読み出し線ＲＷＳａ、ＲＷＳｂとの間に設けられたコンデンサＣ１ａ、Ｃ１ｂをさらに含んでいる。したがって、読み出し線ＲＷＳａ、ＲＷＳｂに読み出し用電位を印加することにより、蓄積ノードの電位を変化させ、検知した光量に応じた信号を第１および第２センサ画素回路９ａ、９ｂから読み出すことができる。
また、表示パネル４は第１および第２センサ画素回路９ａ、９ｂの出力信号を伝搬する複数の出力線ＯＵＴ１〜ＯＵＴｍをさらに含み、第１センサ画素回路９ａと第２センサ画素回路９ｂは種類ごとに異なる出力線に接続されている。したがって、第１および第２センサ画素回路９ａ、９ｂからの読み出しを並列に行い、読み出し速度を遅くして、装置の消費電力を削減することができる。また、ソースドライバ回路６は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号との差を求める差分回路を含んでいる。したがって、並列に読み出した２種類の光量の差を直ちに求め、２種類の光量を順に検知した場合に必要となる、先に検知した光量を記憶するためのメモリは不要とすることができる。
なお、本実施形態にかかる第１センサ画素回路９ａおよび第２センサ画素回路９ｂは、フォトダイオードＤ１ａ，Ｄ１ｂのそれぞれの背面に、遮光膜ＬＳを備えている。フォトダイオードＤ１ａの遮光膜ＬＳとフォトダイオードＤ１ｂの遮光膜ＬＳとのそれぞれには、図１０に示すように、１フレーム期間に１回、ハイレベル電位が印加される。なお、第１センサ画素回路９ａのリセット線へハイレベル電位が印加されている期間に重複するように、フォトダイオードＤ１ａの遮光膜ＬＳへ、遮光膜信号線ＶＬＳからハイレベル電位が印加される。また、第２センサ画素回路９ｂのリセット線へハイレベル電位が印加されている期間に重複するように、フォトダイオードＤ１ｂの遮光膜ＬＳへ、遮光膜信号線ＶＬＳからハイレベル電位が印加される。つまり、奇数番目の遮光膜信号線ＶＬＳ１〜ＶＬＳｎ−１の電位がハイレベルとなる期間は、奇数番目のリセット線ＲＳＴ１〜ＲＳＴｎ−１の電位がハイレベルとなる期間に重複する。また、偶数番目の遮光膜信号線ＶＬＳ２〜ＶＬＳｎの電位がハイレベルとなる期間は、偶数番目のリセット線ＲＳＴ２〜ＲＳＴｎの電位がハイレベルとなる期間に重複する。
遮光膜信号線ＶＬＳ１〜ＶＬＳｎ−１にハイレベル電位が印加される期間は、リセット線ＲＳＴ１〜ＲＳＴｎ−１の電位がハイレベルになる期間を完全に含むように設定されることが好ましい。また、遮光膜信号線ＶＬＳ２〜ＶＬＳｎにハイレベル電位が印加される期間は、リセット線ＲＳＴ２〜ＲＳＴｎの電位がハイレベルになる期間を完全に含むように設定されることが好ましい。例えば、図１０に示した例では、リセット線ＲＳＴの電位がローレベルからハイレベルへ切り替わる時刻よりもわずかに早い時刻に、遮光膜信号線ＶＬＳへのハイレベル電位ＶＬＳ＿Ｈの印加が開始され、リセット線ＲＳＴの電位がハイレベルからローレベルへ切り替わる時刻よりもわずかに遅れて遮光膜信号線ＶＬＳがローレベル電位ＶＬＳ＿Ｌへ戻される。ただし、遮光膜信号線ＶＬＳにハイレベル電位が印加される期間と、リセット線ＲＳＴの電位がハイレベルになる期間とが完全に重複する必要はなく、これらの期間に重なりがあれば、幾分かの効果は得られる。例えば、図１１または図１２に示すように、遮光膜信号線ＶＬＳにハイレベル電位が印加される期間が、リセット線ＲＳＴの電位がハイレベルになる期間に対して部分的に重なるようにしても良い。
なお、遮光膜信号線ＶＬＳのハイレベル電位ＶＬＳ＿Ｈは、以下の式（１）を満たすことが好ましい。また、遮光膜信号線ＶＬ
Ｓのローレベル電位ＶＬＳ＿Ｌは、以下の式（２）を満たすことが好ましい。なお、下記の式（１）および（２）において、ＶＣは、フォトダイオードＤ１ａ，Ｄ１ｂのｎ層における電位を示し、ＶＲＳＴ＿Ｈは、リセット線ＲＳＴのハイレベル電位であり、ＶＲＳＴ＿Ｌは、リセット線ＲＳＴのローレベル電位である。Ｖｔｈ＿ｎは、フォトダイオードＤ１ａ，Ｄ１ｂのｎ層をソース・ドレイン領域、遮光膜ＬＳをゲート電極とするｎチャンネルＭＯＳトランジスタを想定した場合の閾値電圧を示している。同様に、Ｖｔｈ＿ｐは、ｐ層をソース・ドレイン領域、遮光膜ＬＳをゲート電極とするｐチャンネルＭＯＳトランジスタを想定した場合の閾値電圧を示している。
ＶＬＳ＿Ｈ ≧ ＶＲＳＴ＿Ｈ＋Ｖｔｈ＿ｐ ・・・（１）
ＶＲＳＴ＿Ｌ＋Ｖｔｈ＿ｐ ≦ ＶＬＳ＿Ｌ ≦ ＶＣ＋Ｖｔｈ＿ｎ ・・・（２）
このように、リセットとほぼ同じ期間において、遮光膜信号線ＶＬＳにハイレベル電位を印加する期間を設けることにより、センサ出力の線形性を向上させることができるという利点がある。すなわち、遮光膜信号線ＶＬＳの電位を制御することにより、フォトダイオードＤ１ａ，Ｄ１ｂの動作モードを制御することが可能である。以下、その原理について説明する。
図１３〜図１５のそれぞれは、遮光膜ＬＳの電位とフォトダイオードＤ１ａ，Ｄ１ｂの状態とを示す図である。各図において、最上段は、フォトダイオードＤ１ａ，Ｄ１ｂにおける自由電子および正孔の流れを示し、中段は、フォトダイオードＤ１ａ，Ｄ１ｂにおけるエネルギーバンドを示し、最下段は、フォトダイオードＤ１ａ，Ｄ１ｂの等価回路を示している。図１３は、遮光膜ＬＳの電位ＶＬＳが下記式（３）を満たす場合の、フォトダイオードＤ１ａ，Ｄ１ｂの状態を示す。図１４は、遮光膜ＬＳの電位ＶＬＳが下記式（４）を満たす場合の、フォトダイオードＤ１ａ，Ｄ１ｂの状態を示す。図１５は、遮光膜ＬＳの電位ＶＬＳが下記式（５）を満たす場合の、フォトダイオードＤ１ａ，Ｄ１ｂの状態を示す。
（ＶＡ＋Ｖｔｈ＿ｐ）＜ＶＬＳ＜（ＶＣ＋Ｖｔｈ＿ｎ） ・・・（３）
ＶＬＳ＜（ＶＡ＋Ｖｔｈ＿ｐ）＜（ＶＣ＋Ｖｔｈ＿ｎ） ・・・（４）
（ＶＡ＋Ｖｔｈ＿ｐ）＜（ＶＣ＋Ｖｔｈ＿ｎ）＜ＶＬＳ ・・・（５）
なお、ＶＡは、フォトダイオードＤ１ａ，Ｄ１ｂのｐ層の電位を示している。また、ＥＣは伝導帯におけるエネルギー準位を示し、ＥＦは禁制帯におけるエネルギー準位を示し、ＥＶは価電子帯におけるエネルギー準位を示している。
図１３の最上段および中段に示すように、遮光膜ＬＳの電位ＶＬＳが、上記式（３）を満たす場合（以下、この場合を「モードＡ」とする。）は、フォトダイオードＤ１ａ，Ｄ１ｂのｉ層の両界面付近において、自由電子および正孔の移動が生じやすい状態となる。このため、図１３の最下段に示すように、モードＡでは、電流はフォトダイオード内部をスムーズに流れることができる。
一方、図１４の最上段および中段に示すように、遮光膜ＬＳの電位ＶＬＳが、上記式（４）を満たす場合（以下、この場合を「モードＢ」とする。）は、ｉ層のｎ層側の界面付近においてのみ、自由電子および正孔の移動が生じやすい状態となる。このため、図１４の最下段に示すように、モードＢでは、電流の流れはｉ層によって妨げられる。
また、図１５の最上段および中段に示すように、遮光膜ＬＳの電位ＶＬＳが、上記式（５）を満たす場合（以下、この場合を「モードＣ」とする。）は、ｉ層のｐ層側の界面付近においてのみ、自由電子および正孔の移動が生じやすい状態となる。このため、図１５の最下段に示すように、モードＣにおいても、モードＢの場合と同様に、電流の流れはｉ層によって妨げられる。
次に、図１６を用いて、各モードとフォト電流との関係について説明する。図１６は、フォトダイオードにおけるフォト電流と遮光膜の電位との関係を示す図である。図１６においては、縦軸はフォトダイオードＤ１ａ，Ｄ１ｂから出力される電流の電流値［Ａ／μｍ］を示し、横軸は遮光膜ＬＳの電位ＶＬＳ［Ｖ］を示している。
図１６に示すように、フォトダイオードＤ１ａ，Ｄ１ｂのフォト電流および暗電流は、遮光膜ＬＳの電位ＶＬＳに応じて変動する。そして、モードＡのときに、フォト電流は最も増加し、暗電流は最も低下する傾向にある。すなわち、フォトダイオードＤ１ａ，Ｄ１ｂがモードＡである場合は、暗電流に対するフォト電流の割合（Ｓ／Ｎ比）が高まり、フォトダイオードの出力特性は良好な状態となる。
ここで、図１７を参照しながら、リセットから読み出しまでの蓄積ノード電位Ｖｉｎｔａ，Ｖｉｎｔｂの変化と、動作モードとの関係を説明する。図１７（ａ）は、リセットから読み出しまでの蓄積ノード電位Ｖｉｎｔａ，Ｖｉｎｔｂの変化を示す。図１７（ｂ）は、遮光膜ＬＳの電位と、フォトダイオードＤ１ａ，Ｄ１ｂのｐ層の電位ＶＡとの関係を示す。図１７（ａ）および図１７（ｂ）に示すように、リセット中の時刻ｔ０において、上述した式（１）、すなわち、
ＶＬＳ＿Ｈ ≧ ＶＲＳＴ＿Ｈ＋Ｖｔｈ＿ｐ ・・・（１）
が満たされていれば、時刻ｔ０からリセット完了時（時刻ｔ１）までの間、フォトダイオードＤ１ａ，Ｄ１ｂはモードＡの領域において動作する。
また、読み出し開始時（時刻ｔ２）の時点において、上述した式（２）、すなわち、
ＶＲＳＴ＿Ｌ＋Ｖｔｈ＿ｐ ≦ ＶＬＳ＿Ｌ ≦ ＶＣ＋Ｖｔｈ＿ｎ ・・・（２）
が満たされていれば、時刻ｔ２においてもフォトダイオードＤ１ａ，Ｄ１ｂはモードＡの領域において動作する。
したがって、リセット期間の近傍のみにおいて遮光膜ＬＳにハイレベル電位ＶＬＳ＿Ｈを印加し、他の期間においては遮光膜ＬＳをローレベル電位ＶＬＳ＿Ｌに維持することにより、フォトダイオードＤ１ａ，Ｄ１ｂをモードＡの領域で動作させることが可能となり、線形性に優れたセンサ出力を得ることが可能となる。
図１８は、本実施形態との比較のために、遮光膜ＬＳを常に定電位に維持した場合の蓄積ノード電位の変化を表したグラフである。図１８において、ｇ１は、遮光膜ＬＳの電位ＶＬＳをフレーム期間全体にわたってハイレベル電位ＶＬＳ＿Ｈに維持した場合の蓄積ノード電位の変化を表し、ｇ２は、遮光膜ＬＳの電位ＶＬＳをフレーム期間全体にわたってローレベル電位ＶＬＳ＿Ｌに維持した場合の蓄積ノード電位の変化を示す。図１８から分かるように、遮光膜ＬＳの電位ＶＬＳをハイレベル電位ＶＬＳ＿Ｈに維持した場合（ｇ１）においては、高照度領域（８００ルクス以上）において線形性の劣化が見られる。これは、光量が多い場合に、蓄積期間内に動作モードがモードＡからモードＣへ切り替わってしまうからである。また、遮光膜ＬＳの電位ＶＬＳをハイレベル電位ＶＬＳ＿Ｌに維持した場合（ｇ２）においては、低照度領域（３００ルクス以下）において線形性の劣化が見られる。これは、リセット時およびリセット直後は、モードＢで動作することとなるからである。
一方、図１９は、本実施形態にかかる構成、すなわち、リセット期間の少なくとも一部に重複する期間において遮光膜ＬＳにハイレベル電位ＶＬＳ＿Ｈを印加し、他の期間においては遮光膜ＬＳをローレベル電位ＶＬＳ＿Ｌに維持した場合に出力線ＯＵＴへ出力される電圧の変化を表したグラフである。図１８と図１９とを比較することから分かるように、本実施形態によれば、感度特性の線形性が向上する。
また、上述の実施形態にかかる表示装置によれば、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路と、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２センサ画素回路とを別個に設けることにより、センサ画素回路の外部で２種類の光量の差を求め、バックライト点灯時の光量とバックライト消灯時の光量の差を検知できるので、光環境に依存しない入力機能を提供することができる。
ただし、本発明の実施形態は、上述の実施形態にのみ限定されない。本発明は、リセット期間の少なくとも一部に重複する期間において遮光膜ＬＳにハイレベル電位ＶＬＳ＿Ｈを印加し、他の期間においては遮光膜ＬＳをローレベル電位ＶＬＳ＿Ｌに維持することを条件として、センサ画素回路の構成やその駆動方法に関して、任意の変更を加えることができる。
例えば、上述の実施形態においては、１フレーム期間において１回ずつのバックライト点灯期間Ａ１とバックライト消灯期間Ａ２とを設けたが、バックライト点灯期間Ａ１とバックライト消灯期間Ａ２の数はこれに限定されない。
また、上述の実施形態では、バックライト点灯時の検知期間で光を検知する第１センサ画素回路と、バックライト消灯時の検知期間で光を検知する第２センサ画素回路とを別個に設け、これらのセンサ画素回路のそれぞれにクロック信号ＣＬＫを供給することによって、バックライト点灯時の光量とバックライト消灯時の光量とを別個に検知し、その差分を検出する構成である。しかし、表示パネル全体に第１センサ画素回路を設け、バックライト点灯時の光量のみを検知する構成においても、セット期間の少なくとも一部に重複する期間において遮光膜ＬＳにハイレベル電位ＶＬＳ＿Ｈを印加し、他の期間においては遮光膜ＬＳをローレベル電位ＶＬＳ＿Ｌに維持することにより、上述と同様の効果が得られる。
なお、本発明では、表示装置に設けられる光源の種類には特に限定はない。したがって、例えば、表示用に設けた可視光バックライトを１フレーム期間に１回あるいは複数回、点灯および消灯させてもよい。あるいは、表示用の可視光バックライトとは別に、光検知用の赤外光バックライトを表示装置に設けてもよい。このような表示装置では、可視光バックライトを常に点灯させて、赤外光バックライトだけを１フレーム期間に１回あるいは複数回、点灯および消灯させてもよい。
本発明は、アクティブマトリクス基板に光センサを備え、画像の取り込みが可能な表示装置として、産業上の利用が可能である。

Claims (5)

  1. アクティブマトリクス基板に光センサを備えた表示装置であって、
    前記光センサが、
    入射光を受光する光検出素子と、
    当該光センサへリセット信号を供給するリセット信号配線と、
    当該光センサへ読み出し信号を供給する読み出し信号配線と、
    前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間に前記光検出素子から出力された光電流を、前記読み出し信号にしたがって読み出すセンサスイッチング素子とを備え、
    前記表示装置は、
    前記光検出素子の背面に設けられた遮光膜と、
    前記遮光膜の電位をハイレベル電位とローレベル電位との間で切替制御する駆動回路とをさらに備え、
    前記駆動回路は、前記リセット信号配線へ前記リセット信号が供給される期間の少なくとも一部に重複する期間において、前記遮光膜の電位を前記ハイレベル電位とすることを特徴とする表示装置。
  2. 前記光検出素子が、ＰＩＮ構造のダイオードである、請求項１に記載の表示装置。
  3. 前記遮光膜のハイレベル電位をＶＬＳ＿Ｈ、前記リセット信号のハイレベル電位をＶＲＳＴ＿Ｈ、前記フォトダイオードのｐ層をソース・ドレイン領域とし前記遮光膜をゲート電極とするｐチャンネルＭＯＳトランジスタを想定した場合の閾値電圧をＶｔｈ＿ｐとすると、
    ＶＬＳ＿Ｈ ≧ ＶＲＳＴ＿Ｈ＋Ｖｔｈ＿ｐ
    が成り立つ、請求項２に記載の表示装置。
  4. 前記遮光膜のローレベル電位をＶＬＳ＿Ｌ、前記リセット信号のローレベル電位をＶＲＳＴ＿Ｌ、前記フォトダイオードのｎ層における電位をＶＣ、前記ｐ層をソース・ドレイン領域とし前記遮光膜をゲート電極とするｐチャンネルＭＯＳトランジスタを想定した場合の閾値電圧をＶｔｈ＿ｐとし、前記フォトダイオードのｎ層をソース・ドレイン領域とし前記遮光膜をゲート電極とするｎチャンネルＭＯＳトランジスタを想定した場合の閾値電圧をＶｔｈ＿ｎとすると、
    ＶＲＳＴ＿Ｌ＋Ｖｔｈ＿ｐ ≦ ＶＬＳ＿Ｌ ≦ ＶＣ＋Ｖｔｈ＿ｎ
    が成り立つ、請求項２に記載の表示装置。
  5. 前記駆動回路は、前記リセット信号配線へ前記リセット信号が供給される期間の全体と重複する期間において、前記遮光膜の電位を前記ハイレベル電位とする、請求項１〜４のいずれか一項に記載の表示装置。
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