JPWO2010134263A1 - 表示装置及びその駆動方法 - Google Patents

Abstract

本発明に係る表示装置は、行列状に配置された複数の発光画素（１１０）と、行毎に対応するゲート線（１１２）及びリセット線（１１３）と列毎に対応する信号線（１１１）とを備え、各発光画素（１１０）は、発光素子（ＯＬＥＤ）と、発光素子（ＯＬＥＤ）に電流を供給する駆動トランジスタ（Ｔ３）と、行選択トランジスタ（Ｔ１）と、ゲート端子がリセット線（１１３）に接続され、ソース端子及びドレイン端子の一方が駆動トランジスタ（Ｔ３）のソース端子に接続されたリセットトランジスタ（Ｔ２）と、駆動トランジスタ（Ｔ３）のゲート端子−ソース端子間に挿入された容量素子（ＣＳ）とを備え、リセットトランジスタ（Ｔ２）のソース端子及びドレイン端子の他方は、複数の発光画素（１１０）のいずれかの行に対応するゲート線（１１２）に接続されている。

Description

本発明は、有機エレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの電流駆動型自発光素子を用いたアクティブマトリクス方式の画像表示装置に関する。

有機ＥＬ素子は電流制御で諧調を表現するが、アクティブマトリクス方式の有機ＥＬ表示装置は、各有機ＥＬ素子を駆動する駆動用トランジスタの閾値電圧のばらつきにより、同じ信号電圧を与えても輝度ムラが生じるという問題がある。この有機ＥＬ素子の駆動用トランジスタの閾値を補償することは、輝度ムラを解消し均一な画面を作る上で必要となる。駆動用トランジスタの閾値のばらつきを抑制する為の閾値補償回路として、１画素当たり４つのトランジスタを用いることで駆動用トランジスタの閾値を検出する手法がある（例えば非特許文献１参照）。また、１画素当たり３つのトランジスタを用い、電源線の電圧を走査することにより駆動用トランジスタの閾値を検出する手法がある（例えば特許文献１参照)。

特開２００６−２５９３７４号公報

R.M.A. Dawson, et al, IEDM'98, Technical Digest, 1998, p.875

しかしながら、非特許文献１記載の手法では１画素当たりトランジスタを４つ用いる構成であり、ディスプレイの大型化に伴いトランジスタの集積数の増加に起因する歩留まりの低下が懸念される。

また、特許文献１記載の手法では、トランジスタの個数が少なく、ディスプレイにした場合、高い生産性が期待できるが、電源線を走査する必要がある。電源線を走査するためには、電源線を１次元配線しなければならない。しかしながら１次元配線では、ディスプレイの大画面化に伴う電源線の電圧降下により、表示画像の周辺が暗くなるというクロストークが起こりやすく、大画面化に対応できないという課題があった。

本発明は、上記課題を解決するためになされ、その目的とするところは、少ない素子数で電源線の走査を行わず、駆動素子の閾値電圧を補償する表示装置を提供することにある。また、そのような表示装置の駆動方法を提供することも本発明に含まれる。

上記課題を解決するために、本発明の表示装置は、行列状に配置された複数の発光画素を備える表示装置であって、前記表示装置は、前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、前記複数の発光画素の列ごとに対応して設けられた信号線とを備え、前記複数の発光画素のそれぞれは、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、電流が流れることにより発光する発光素子と、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、一端が前記駆動トランジスタのゲート端子に接続され、他端が前記駆動トランジスタの前記ソース端子及び前記ドレイン端子の前記一方に接続された容量素子とを備え、前記リセットトランジスタのソース端子及びドレイン端子の他方は、前記複数の発光画素のいずれかの行に対応して設けられたゲート線に接続されている。

これにより、発光画素当たり３つのトランジスタで、電源線を走査することなく、駆動トランジスタの閾値電圧を検出し、その閾値電圧を補償して発光素子を発光させることができる。このように、駆動トランジスタの閾値電圧のばらつきを補償するので、輝度ムラを解消できる。

また、さらに、前記リセットトランジスタのソース端子及びドレイン端子の前記他方が接続されたゲート線を前記第１スイッチングトランジスタがオフするような非アクティブ状態にしている間に、前記リセット線を前記リセットトランジスタがオンするようなアクティブ状態にする駆動部を備えてもよい。

これにより、駆動トランジスタのソース端子の電圧を、リセットトランジスタのソース端子及びドレイン端子の他方が接続されたゲート線の電圧と同じにできるので、ゲート線の電圧を利用して、駆動トランジスタのソース端子の電圧を設定できる。

また、前記駆動部はさらに、複数の前記信号線に、基準電圧と、前記基準電圧より大きい信号電圧とを選択的に供給し、各ゲート線の非アクティブ状態における電圧は、前記駆動トランジスタの閾値電圧分以上前記基準電圧より低い電圧であってもよい。

これにより、リセットトランジスタがオンした場合に、駆動トランジスタのソース端子の電圧を、確実に駆動トランジスタの閾値電圧分以上、基準電圧より低い電圧とできる。よって、駆動トランジスタの閾値電圧の検出が確実に行える。

また、前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、同じ行に設けられたゲート線に接続されてもよい。

また、前記駆動部はさらに、前記同じ行に設けられたゲート線を非アクティブにする前に、当該ゲート線を前記第１スイッチングトランジスタがオンするようなアクティブ状態、かつ前記リセット線を前記リセットトランジスタがオフするような非アクティブ状態にしてもよい。

これにより、発光素子を確実に消光できる。具体的には、直前の駆動トランジスタのゲート端子の電圧が、発光素子が発光するために必要な電流を供給できるだけの電圧だった場合、ゲート線を非アクティブ状態とした後も、当該電圧が印加されることで発光素子が発光する。そこで、このようにゲート線をアクティブ状態、リセット線を非アクティブ状態とすることで、駆動トランジスタのゲート端子に消光時の電圧をかけることで、発光素子を確実に消光できる。

また、前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、次の行に設けられたゲート線に接続されてもよい。

これにより、同一行のゲート線をアクティブ状態にし、かつリセット線をアクティブ状態とした場合であっても、駆動トランジスタのソース端子の電圧を次の行のゲート線の電圧とできる。その結果、次の行のゲート線の電圧を駆動トランジスタの閾値電圧分以上基準電圧より低い電圧とすることで、駆動トランジスタの閾値電圧の検出が確実に行うことが可能となる。つまり、リセットトランジスタを同じ行のゲート線に接続した場合と比較して、発光素子の消光と、駆動トランジスタのソース端子の電圧の設定とが同時にできるので、１フレーム期間において、より多くの時間を駆動トランジスタの閾値電圧の検出に割り当てることができる。

また、前記リセットトランジスタのソース端子及びドレイン端子の前記一方、及び、前記容量素子の前記他端は、前記駆動トランジスタのソース端子及びドレイン端子の前記一方に所定の素子を介して接続されていてもよい。

これにより、発光素子の寄生容量のばらつきによる、駆動トランジスタが発光素子に供給する電流である画素電流の変動を抑制することが可能となる。例えば、駆動回路が複数の発光画素に同一の信号電圧を供給した場合に、各発光画素の発光素子と駆動トランジスタとの接続点の電位のばらつきを抑制することが可能となる。以下、ばらつきを抑制できる理由について述べる。

発光画素に所定の信号電圧が供給されたとき、発光素子と駆動トランジスタとの接続点の電位は、発光素子の寄生容量と、容量素子の容量との容量分配によって規定される。しかしながら、発光素子の寄生容量は発光素子ごとにばらつきを有するので、複数の発光画素に同一の信号電圧を供給した場合であっても、各発光画素の、発光素子と駆動トランジスタとの接続点の電位は同一とはならず、ばらつきを有する。したがって、発光素子と駆動トランジスタとの接続点の電位のばらつきにより、発光素子に供給される電流もばらつく。

これに対し、容量素子の他端と、発光素子と駆動トランジスタとの接続点とを所定の素子を介して接続することにより、容量素子の他端の電位に対する発光素子の寄生容量の影響を低減できる。したがって、容量素子の一端と他端との電位差である容量素子の保持電圧に対する発光素子の寄生容量の影響を低減することが可能となる。

よって、発光素子の寄生容量の影響を低減し、信号電圧に応じて精度良く発光素子を発光させることが可能となる。

また、前記複数の発光画素のそれぞれは、さらに、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記リセットトランジスタのソース端子及びドレイン端子の前記一方と前記容量素子の前記他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された第２スイッチングトランジスタを備えてもよい。

これにより、第２スイッチングトランジスタをオン及びオフすることにより、リセットトランジスタのソース端子及びドレイン端子の一方、及び、容量素子の他端と、発光素子と駆動トランジスタとの接続点との導通及び非導通を切り替えることができる。よって、例えば、第２スイッチングトランジスタをオフしている期間に駆動トランジスタのゲート端子に発光素子を発光させるための信号電圧を供給すれば、容量素子の他端の電位が発光素子の寄生容量の影響を受けることがない。つまり、容量素子の保持電圧に対する発光素子の寄生容量の影響を確実に低減できる。言い換えると、発光素子の寄生容量の影響を防止し、信号電圧に応じた正確な発光輝度で発光素子を発光させることができる。

また、前記駆動トランジスタ、前記第１スイッチングトランジスタ及び前記リセットトランジスタはそれぞれ、ｎ型のトランジスタ素子であってもよい。

また、前記発光素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子であってもよい。

また、本発明の駆動方法は、行列状に配置された複数の発光画素と、前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、前記複数の発光画素の列ごとに対応して設けられ、基準電圧と前記基準電圧より大きい信号電圧とが選択的に供給される信号線とを備え、前記複数の発光画素のそれぞれは、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、電流が流れることにより発光する発光素子と、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、一端が前記駆動トランジスタの前記ゲート端子に接続され、他端が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された容量素子とを備え、前記リセットトランジスタのソース端子及びドレイン端子の他方は、前記複数の発光画素のいずれかの行に対応して設けられたゲート線に接続されている表示装置の駆動方法であって、前記第１スイッチングトランジスタをオフ、かつ前記リセットトランジスタをオンすることで、前記駆動トランジスタのソース端子及びドレイン端子の前記一方を前記駆動トランジスタの閾値電圧分以上前記基準電圧より低い電圧にするリセットステップを含む。

また、さらに、前記リセットステップの後、前記第１スイッチングトランジスタをオンすることで、前記駆動トランジスタの閾値電圧を検出する検出ステップと、検出ステップで検出された前記閾値電圧を前記容量素子に保持させる保持ステップと、前記保持ステップの後、前記駆動トランジスタのゲート端子に前記発光素子を発光させるための信号電圧を供給する書き込みステップと、前記書き込みステップの後、前記第１スイッチングトランジスタをオフすることで、前記駆動トランジスタのゲート端子及びソース端子間の電位差に応じた電流を前記発光素子に流して前記発光素子を発光させる発光ステップとを含んでもよい。

これにより、発光ステップにおいて、駆動トランジスタは信号電圧と閾値電圧とを加算した電圧に応じた電流を発光素子へ供給するので、発光画素は閾値電圧に影響されず、信号電圧に応じた輝度で発光できる。

また、前記検出ステップは、前記第１スイッチングトランジスタをオンする第１サブステップと、前記第１サブステップの後、前記第１スイッチングトランジスタをオフする第２サブステップとを含み、前記第２サブステップの後、前記第１サブステップ及び前記第２サブステップを少なくとも１回繰り返してもよい。

これにより、複数の水平期間に亘って、駆動トランジスタの閾値電圧を検出できることにより、高精度な閾値電圧の検出ができる。

また、前記第１サブステップでは、前記第１スイッチングトランジスタと同じ列に設けられた前記信号線へは前記基準電圧が供給され、前記第２サブステップでは、当該信号線へは前記信号電圧または前記基準電圧が供給されてもよい。

これにより、第１サブステップでの信号線の電圧を、当該信号線に対応する列の駆動トランジスタの閾値電圧を検出するための電圧とでき、第２サブステップでの信号線の電圧を対応する列の発光画素の信号電圧とできる。よって、例えば、１水平期間の前半は信号線の電圧を基準電圧とし、１水平期間の後半は信号線の電圧を信号電圧とすることで、１水平期間を分割して、前半は閾値電圧検出のための期間、後半は信号電圧の書き込み期間とできる。

また、前記複数の発光画素のそれぞれは、さらに、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記リセットトランジスタのソース端子及びドレイン端子の前記一方と前記容量素子の前記他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された第２スイッチングトランジスタを備え、前記検出ステップにおいて、前記第２スイッチングトランジスタをオンした状態で、前記第１スイッチングトランジスタをオンして前記駆動トランジスタの閾値電圧を検出し、前記保持ステップにおいて、前記第２スイッチングトランジスタをオンからオフに切り替えることで、前記検出ステップで検出された前記閾値電圧を前記容量素子に保持させ、前記書き込みステップにおいて、前記第２トランジスタをオフにした状態で、前記第１スイッチングトランジスタがオンとなっている期間に前記信号線に前記信号電圧が供給されることにより、前記駆動トランジスタのゲート端子に前記信号電圧を供給し、前記発光ステップにおいて、前記第１スイッチングトランジスタをオンからオフに切り替えた後、前記第２スイッチングトランジスタをオフからオンに切り替えることで、前記駆動トランジスタのゲート端子及びソース端子間の電位差に応じた電流を前記発光素子に流して前記発光素子を発光させるものである。

これにより、第２スイッチングトランジスタがオフとなっている期間に、駆動トランジスタのゲート端子に信号電圧が供給されるので、容量素子の他端の電位が発光素子の寄生容量の影響を受けることがない。つまり、容量素子の保持電圧に対する発光素子の寄生容量の影響を確実に低減できる。言い換えると、発光素子の寄生容量の影響を防止し、信号電圧に応じた正確な発光輝度で発光素子を発光させることができる。

また、前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、同じ行に設けられたゲート線に接続され、前記表示装置の駆動方法はさらに、前記リセットステップの前に、前記第１スイッチングトランジスタをオン、かつ前記リセットトランジスタをオフすることで、前記発光素子を消光させる消光ステップを含んでもよい。

以上のように、本発明に係る表示装置は、少ない素子数で電源線の走査を行わず、駆動素子の閾値電圧を補償ができる。

図１は、実施の形態１に係る表示装置の構成を示すブロック図である。 図２は、発光画素の詳細な構成を示す回路図である。 図３は、表示装置の動作を示すタイミングチャートである。 図４は、発光画素の電流の流れを模式的に示す図である。 図５は、複数の水平期間に亘り閾値電圧を検出する場合の表示装置の動作を示すタイミングチャートである。 図６は、実施の形態２に係る表示装置の構成を示すブロック図である。 図７は、発光画素の詳細な構成を示す回路図である。 図８は、表示装置の動作を示すタイミングチャートである。 図９は、複数の水平期間に亘り閾値電圧を検出する場合の表示装置の動作を示すタイミングチャートである。 図１０は、実施の形態３に係る表示装置が有する発光画素の詳細な構成を示す回路図である。 図１１は、表示装置の動作を示すタイミングチャートである。 図１２は、発光画素の電流の流れを模式的に示す図である。 図１３は、本発明に係る表示装置を内蔵した薄型フラットＴＶの外観図である。

（実施の形態１）
本発明の実施の形態１に係る表示装置は、行列状に配置された複数の発光画素を備える表示装置であって、前記表示装置は、前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、前記複数の発光画素の列ごとに対応して設けられた信号線とを備え、前記複数の発光画素のそれぞれは、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、電流が流れることにより発光する発光素子と、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、一端が前記駆動トランジスタのゲート端子に接続され、他端が前記駆動トランジスタの前記ソース端子及び前記ドレイン端子の前記一方に接続された容量素子とを備え、前記リセットトランジスタのソース端子及びドレイン端子の他方は、前記複数の発光画素のいずれかの行に対応して設けられたゲート線に接続されている。

これにより、発光画素当たり３つのトランジスタで、電源線を走査することなく、駆動トランジスタの閾値電圧を検出し、その閾値電圧を補償して発光素子を発光させることができる。このように、駆動トランジスタの閾値電圧のばらつきを補償するので、輝度ムラが解消できる。

以下、本発明の実施の形態１に係る表示装置について、図面を参照しながら説明する。

図１は、実施の形態１に係る表示装置の構成を示すブロック図である。

同図に示す表示装置１００は、例えば、有機ＥＬ素子を用いたアクティブマトリクス型の有機ＥＬ表示装置であり、行列状に配置された複数の発光画素１１０と、行走査部１２０と、信号線駆動部１３０と、タイミング制御部１４０とを備える。

発光画素１１０は、例えばｎ行×ｍ列の行列状に配置され、信号線１１１、ゲート線１１２及びリセット線１１３を介して行走査部１２０及び信号線駆動部１３０から出力されるゲートパルス、リセットパルス及び信号電圧に応じて駆動トランジスタの閾値電圧を補償して発光する。

行走査部１２０は、複数の発光画素１１０の行ごとに対応して設けられたゲート線１１２及びリセット線１１３に接続され、各ゲート線１１２及び各リセット線１１３に走査信号を出力することで、複数の発光画素１１０を行単位で順次走査する。具体的には、行走査部１２０は、各ゲート線１１２を走査するゲート線駆動部１２１と、各リセット線１１３を走査するリセット線駆動部１２２とを有する。ゲート線駆動部１２１は、各ゲート線１１２に対応するゲートパルスＧａｔｅ［ｋ］（ｋは、１≦ｋ≦ｍを満たす整数）を出力することにより、各ゲート線１１２に対応する発光画素１１０への基準電圧及び基準電圧より大きい信号電圧を選択的に対応する発光画素１１０へ供給する。リセット線駆動部１２２は、各リセット線１１３に対応するリセットパルスＲｓｔ［ｋ］を出力することにより、各リセット線１１３に対応する発光画素１１０へゲート線１１２の電圧、すなわちゲートパルスＧａｔｅ［ｋ］のハイレベル電圧またはローレベル電圧を印加するタイミングを制御する。

信号線駆動部１３０は、各信号線１１１に接続され、各信号線１１１に対応する信号電圧Ｖｄａｔａ（例えば、２〜８Ｖ）又はリセット電圧Ｖｒｅｓｅｔ（例えば、０Ｖ）を信号線電圧Ｓｉｇ［ｊ］（ｊは、１≦ｋ≦ｎを満たす整数）として供給する。信号電圧Ｖｄａｔａは、発光画素１１０の発光輝度に対応する電圧であり、リセット電圧Ｖｒｅｓｅｔは、発光画素１１０を消光するため又は駆動トランジスタの閾値電圧を検出するための電圧である。

タイミング制御部１４０は、行走査部１２０及び信号線駆動部１３０に駆動タイミングを指示する。なお、行走査部１２０、信号線駆動部１３０及びタイミング制御部１４０は、本発明の駆動部である。

次に、発光画素１１０の詳細な構成について説明する。なお、以下では、１つの発光画素１１０の構成について説明するが、図１に示した複数の発光画素１１０それぞれは同様の構成を有する。また、当該発光画素１１０に対応するゲート線１１２に対してゲート線駆動部１２１から出力されるゲートパルスＧａｔｅ［ｋ］を単にゲートパルスＧａｔｅとし、当該発光画素１１０に対応するリセット線１１３に対してリセット線駆動部１２２から出力されるリセットパルスＲｓｔ［ｋ］を単にリセットパルスＲｓｔとし、当該発光画素１１０に対応する信号線１１１に対して供給される信号線電圧Ｓｉｇ［ｊ］を単に信号線電圧Ｓｉｇとする。

図２は、図１に示した発光画素１１０の詳細な構成を示す回路図である。なお、同図には、発光画素１１０に対応する信号線１１１、ゲート線１１２及びリセット線１１３も示されている。

発光画素１１０は、発光素子ＯＬＥＤと、行選択トランジスタＴ１と、リセットトランジスタＴ２と、駆動トランジスタＴ３と、容量素子ＣＳとを備える。

発光素子ＯＬＥＤは、電流が流れることにより発光する素子であり、アノードが駆動トランジスタのソース端子に接続され、カソードが電圧ＶＳＳ（例えば、０Ｖ）の電源線に接続された、例えば有機ＥＬ素子である。この発光素子ＯＬＥＤは、信号線１１１及び行選択トランジスタＴ１を介して駆動トランジスタＴ３のゲート端子に信号電圧Ｖｄａｔａが印加されることにより流れる電流により発光する。よって、発光素子ＯＬＥＤの輝度は、信号線１１１に印加される信号電圧Ｖｄａｔａの大きさに対応する。

行選択トランジスタＴ１、リセットトランジスタＴ２及び駆動トランジスタＴ３は、例えばｎ型のＴＦＴ（薄膜トランジスタ）である。

行選択トランジスタＴ１は、本発明の第１スイッチングトランジスタであって、ゲート線１１２の電圧に応じて、駆動トランジスタＴ３の制御端子であるゲート端子に信号電圧を印加するかしないかを切り替える。具体的には、行選択トランジスタＴ１は、ゲート端子がゲート線１１２に接続され、ソース端子及びドレイン端子の一方が信号線１１１に接続され、ソース端子及びドレイン端子の他方が駆動トランジスタＴ３のゲート端子に接続されている。よって、行選択トランジスタＴ１は、ゲート線１１２に印加されている電圧に応じて、信号線１１１と駆動トランジスタＴ３のゲート端子との導通及び非導通を切り替える。つまり、行選択トランジスタＴ１は、ゲートパルスＧａｔｅがハイレベルの期間、信号線１１１に印加されている基準電圧Ｖｒｅｓｅｔ又は信号電圧Ｖｄａｔａを駆動トランジスタＴ３のゲート端子に供給する。

リセットトランジスタＴ２は、駆動トランジスタＴ３の閾値電圧を検出するために、駆動トランジスタＴ３のソース端子の電圧であるＶ２を設定する。具体的には、リセットトランジスタＴ２は、ゲート端子がリセット線１１３に接続され、ソース端子及びドレイン端子の一方がゲート線１１２に接続され、ソース端子及びドレイン端子の他方が駆動トランジスタＴ３のソース端子に接続されている。よって、リセットトランジスタＴ２は、リセットパルスＲｓｔがハイレベルの期間に、ゲート線１１２と駆動トランジスタＴ３のソース端子とを導通することで、ゲート線１１２の電圧をＶ２の電圧に設定する。

駆動トランジスタＴ３は、発光素子ＯＬＥＤに電流を供給する。具体的には、駆動トランジスタＴ３は、ゲート端子が行選択トランジスタＴ１を介して信号線１１１に接続され、ドレイン端子が電圧ＶＤＤ（例えば、１０Ｖ）の電源線に接続され、ソース端子が発光素子ＯＬＥＤのアノードに接続されている。駆動トランジスタＴ３は、ゲート端子に供給された電圧を、その電圧の大きさに応じた電流に変換する。よって、駆動トランジスタＴ３は、ゲート線１１２の電圧がハイレベルの期間に信号線１１１に供給されている電圧、すなわち基準電圧Ｖｒｅｓｅｔ又は信号電圧Ｖｄａｔａに応じた電流を発光素子ＯＬＥＤに供給する。

ただし、基準電圧Ｖｒｅｓｅｔに応じた電流は発光素子ＯＬＥＤを発光させるには不十分であり、駆動トランジスタＴ３のゲート端子の電圧であるＶ１が基準電圧Ｖｒｅｓｅｔの場合には、発光素子ＯＬＥＤは発光しない。一方、Ｖ１が信号電圧Ｖｄａｔａの場合には、発光素子ＯＬＥＤが発光するために十分な電流が流れ、発光素子ＯＬＥＤは信号電圧Ｖｄａｔａに応じた輝度で発光する。

容量素子ＣＳは、一端が駆動トランジスタＴ３のゲート端子に接続され、他端が駆動トランジスタＴ３のソース端子に接続されていることで、駆動トランジスタＴ３のゲート−ソース間の電圧を保持する。つまり、この容量素子ＣＳは、駆動トランジスタＴ３の閾値電圧を保持することが可能である。

次に、上述した表示装置１００の駆動方法について図３及び図４を用いて説明する。

図３は、実施の形態１に係る表示装置１００の動作を示すタイミングチャートである。同図においては、横軸は時間を示し、縦方向には上から順に、ゲートパルスＧａｔｅ、リセットパルスＲｓｔ、駆動トランジスタＴ３のゲート端子の電圧であるＶ１、駆動トランジスタＴ３のソース端子の電圧であるＶ２、及び信号線１１１に印加される信号線電圧Ｓｉｇの波形が示されている。

図４は、実施の形態１に係る表示装置１００の発光画素１１０における電流の流れを模式的に示す図である。ここで、ゲートパルスＧａｔｅのハイレベル電圧をＶＧａｔｅ（Ｈ）、ゲートパルスＧａｔｅのローレベル電圧をＶＧａｔｅ（Ｌ）、リセットパルスＲｓｔのハイレベル電圧をＶＲｓｔ（Ｈ）、リセットパルスＲｓｔのローレベル電圧をＶＲｓｔ（Ｌ）とする。

時刻ｔ０以前において、発光素子ＯＬＥＤは直前の垂直期間における信号電圧Ｖｄａｔａに応じて発光している。具体的には、Ｖ１が直前の垂直期間における信号電圧Ｖｄａｔａとなっており、その信号電圧Ｖｄａｔａにより駆動トランジスタＴ３が発光素子ＯＬＥＤへ駆動電流を供給している。

次に、時刻ｔ０（リセット［１］期間の開始時刻）において、ゲートパルスＧａｔｅをローレベルからハイレベルにすることで、行選択トランジスタＴ１をオンさせる。ＶＧａｔｅ（Ｌ）は例えば−５Ｖであり、ＶＧａｔｅ（Ｈ）は例えば１２Ｖである。

行選択トランジスタＴ１がオンすることで、信号線１１１と駆動トランジスタＴ３のゲート端子とが導通し、Ｖ１は、信号線１１１に供給されている電圧と等しくなる。時刻ｔ０においては、信号線１１１の電圧は基準電圧であるＶｒｅｓｅｔであるので、リセット［１］期間に、Ｖ１はＶｒｅｓｅｔへと遷移する。ここで、Ｖｒｅｓｅｔの電圧は以下の式１の条件を満たす電圧とする。ただし、Ｖｔｈ（ＥＬ）は、発光素子ＯＬＥＤの発光開始電圧であり、Ｖｔｈ（ＴＦＴ）は、駆動トランジスタＴ３のゲート端子−ソース端子間の閾値電圧である。

Ｖｒｅｓｅｔ＜Ｖｔｈ（ＥＬ）＋Ｖｔｈ（ＴＦＴ） （式１）
つまり、Ｖｒｅｓｅｔは、発光素子ＯＬＥＤを確実に消光させる電圧である。

また、このとき、リセットパルスＲｓｔはローレベルであるので、リセットトランジスタＴ２はオフされている。このとき、駆動トランジスタＴ３は、ゲート端子に印加されている電圧が前フレームの信号電圧より低い基準電圧Ｖｒｅｓｅｔとなる為、発光素子に供給できる電流は減少する。これにより、Ｖ２は直前のフレーム期間における発光電位から発光素子ＯＬＥＤの発光開始電圧Ｖｔｈ（ＥＬ）へと遷移する。

次に、時刻ｔ１（リセット［２］期間の開始時刻）において、ゲートパルスＧａｔｅをローレベル、リセットパルスＲｓｔをハイレベルとする。ゲートパルスＧａｔｅがローレベルとなることで、行選択トランジスタＴ１はオフし、信号線１１１と駆動トランジスタＴ３のゲート端子とは非導通となる。一方、リセットパルスＲｓｔがハイレベルとなることで、リセットトランジスタＴ２はオンし、ゲート線１１２と駆動トランジスタＴ３のソース端子とは導通する。よって、Ｖ２は、ゲートパルスＧａｔｅのローレベル電圧ＶＧａｔｅ（Ｌ）となる。ここで、ＶＧａｔｅ（Ｌ）は以下の式２を満たす電圧とする。

ＶＧａｔｅ（Ｌ）＜Ｖｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ） （式２）
また、Ｖ１の電圧は、駆動トランジスタＴ３のゲート端子と発光素子ＯＬＥＤのアノードとの間に挿入された容量素子ＣＳにより、リセット［１］期間からリセット［２］期間におけるＶ２の電圧変動と同じだけ変化する。具体的には、リセット［１］期間からリセット［２］期間にかけて、Ｖ２の電圧はＶＧａｔｅ（Ｌ）−Ｖｔｈ（ＥＬ）だけ変動したので、Ｖ１の電圧は、リセット［１］期間の電圧にその変動分を加算したＶｒｅｓｅｔ＋ＶＧａｔｅ（Ｌ）−Ｖｔｈ（ＥＬ）となる。

次に、時刻ｔ２（リセット［２］期間の終了時刻）において、リセットパルスＲｓｔがローレベルとなることでリセットトランジスタＴ２がオフするので、ゲート線１１２と駆動トランジスタＴ３のソース端子とは非導通となる。よって、容量素子ＣＳには、このときのＶ１とＶ２との電位差が保持される。

図３の時刻ｔ０〜ｔ２に示すリセット期間では、容量素子ＣＳの一端には信号線１１１から基準電圧Ｖｒｅｓｅｔを設定し、前記容量素子ＣＳの他端には固定電圧を設定して、容量素子ＣＳに所定の電位差の電圧を設定する必要がある。このリセット期間をリセット［１］期間であるＴ１期間（時刻ｔ０〜ｔ１）とリセット［２］期間であるＴ２期間（時刻ｔ１〜ｔ２）と二つの期間に区分けし、期間Ｔ１では、容量素子ＣＳの一端に基準電圧Ｖｒｅｓｅｔを設定し、一方、期間Ｔ２では、容量素子ＣＳの他端に固定電圧を設定する。

ここで、期間Ｔ１では、容量素子ＣＳの一端に信号線１１１から基準電圧Ｖｒｅｓｅｔを設定するため、ゲート線１１２にハイレベル電圧ＶＧａｔｅ（Ｈ）を供給して行選択トランジスタＴ１をオンにする必要がある。一方、期間Ｔ２では容量素子ＣＳの一端に設定された基準電圧Ｖｒｅｓｅｔを固定するため、ゲート線１１２にローレベル電圧ＶＧａｔｅ（Ｌ）を供給して行選択トランジスタＴ１をオフにする必要がある。ゲート線１１２にローレベル電圧ＶＧａｔｅ（Ｌ）を供給する際、ゲート線１１２は行単位にて配置されているため、行単位にローレベル電圧ＶＧａｔｅ（Ｌ）が供給される。このことは、Ｔ２期間では行単位に固定電圧ＶＧａｔｅ（Ｌ）が設定されたのと同じ状態になることに意味する。

そこで、リセット期間の中で、容量素子ＣＳの他端に固定電圧を設定する期間Ｔ２では、前記ローレベル電圧ＶＧａｔｅ（Ｌ）が供給されて固定電位ＶＧａｔｅ（Ｌ）となった状態のゲート線１１２を所定の電源線に見立てて、前記ゲート線１１２に前記容量素子ＣＳの他端を接続するようにした。

これにより、ゲート線１１２を、固定電位ＶＧａｔｅ（Ｌ）を供給するための電源線として兼用し、前記容量素子ＣＳの他端には前記ゲート線１１２を介して固定電位ＶＧａｔｅ（Ｌ）を供給しているので、前記容量素子ＣＳの他端に固定電位ＶＧａｔｅ（Ｌ）を供給するための電源線を削減することができる。その結果、簡易な構成で前記容量素子ＣＳの他端に固定電位ＶＧａｔｅ（Ｌ）を設定できる。

次に、時刻ｔ３（Ｖｔｈ検出期間の開始時刻）において、ゲートパルスＧａｔｅがハイレベルとなることで、Ｖ１は再度Ｖｒｅｓｅｔとなる。このとき、Ｖ２には、容量素子ＣＳと、発光素子ＯＬＥＤのアノード−カソード間の寄生容量との容量比に応じた電位変動が生じる。その結果、Ｖ２は式３に示すような値となる。

Ｖ２＝αＶＧａｔｅ（L）＋（1−α）Ｖｔｈ（ＥＬ） （式３）
ただし、α＝Cel／（Ｃｓ＋Cel）である。また、Ｃｓは容量素子ＣＳの容量であり、Ｃｅｌは発光素子ＯＬＥＤのアノード−カソード間の寄生容量である。

またここで、各電圧及び容量は下記の式４及び式５を満たす。

VGate(L)−(VGate(L)−Vth(EL))・Cs/(Cs+Cel) ＜ Vth(EL) （式４）
Vreset−VGate(L)＋(VGate(L)−Vth(EL))・Cs/(Cs+Cel) ＞Vth(TFT) （式５）
式４では、時刻ｔ３において、容量比に応じた電位変動がＶ２に生じても、Ｖ２の電位がＯＬＥＤの閾値電圧Ｖｔｈ（ＥＬ）以下でＯＬＥＤに流れる電流が無視できる条件を示している。また式５では時刻ｔ３におけるＶ２の電位変動が生じても、駆動トランジスタＴ３には閾値電圧Ｖｔｈ（ＴＦＴ）以上の電位差が容量素子ＣＳに保持される条件を示している。式５において、Ｖ１とＶ２との電位差が駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）以上であれば、駆動トランジスタＴ３がオン状態となり、駆動トランジスタＴ３に電流が流れる。つまり、リセット［２］期間においてＶ２が式２を満たし、且つ時刻ｔ３において式４及び式５が満たされることで、駆動トランジスタＴ３に電流が流れる。この電流は、Ｖ１とＶ２との電位差が駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）になるまで流れる。

時刻ｔ４において、Ｖ１とＶ２との電位差がＶｔｈ（ＴＦＴ）となると駆動トランジスタＴ３はオフし、電流は流れなくなる。よって、ここで、容量素子ＣＳには駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）が保持される。

その後、時刻ｔ５〜ｔ６の書き込み期間において、信号線１１１に信号電圧Ｖｄａｔａを印加する。これにより、Ｖ１の電圧はＶｄａｔａとなり、時刻ｔ５におけるＶ２は式６となる。

V2=(1-α)・(Vdata−Vreset) + Vreset−Vth(TFT) （式６）
よって、Ｖ１とＶ２との電位差、すなわち駆動トランジスタＴ３のゲート−ソース端子間の電圧Ｖｇｓは、式７で示される。

Vgs＝α(Vdata−Vreset)+Vth(TFT) （式７）
つまり、書き込み期間において、Ｖｇｓには、信号電圧Ｖｄａｔａと基準電圧Ｖｒｅｓｅｔとの差に、閾値電圧Ｖｔｈ（ＴＦＴ）だけ加えた電圧、すなわち閾値電圧Ｖｔｈ（ＴＦＴ）を補償した電圧が書き込まれる。

次に、時刻ｔ６において、ゲートパルスＧａｔｅがローレベルとなるとＶｇｓに書き込まれた電圧に応じた電流が発光素子ＯＬＥＤへ流れる。つまり、閾値電圧Ｖｔｈ（ＴＦＴ）を補償した電圧に応じた電流が発光素子ＯＬＥＤへ流れるので、駆動トランジスタＴ３の特性のばらつきにより、同一の信号電圧Ｖｄａｔａを与えているにも関わらず輝度ムラが生じるという問題を解消できる。

以上のように、本実施の形態に係る表示装置１００は、リセットトランジスタＴ２をゲート線１１２と駆動トランジスタＴ３のソース端子との間に挿入し、ゲート線１１２に供給されるゲートパルスＧａｔｅのローレベルの電圧を駆動トランジスタＴ３の閾値電圧を検出するための電圧とした。

これにより、本実施の形態に係る表示装置１００は、発光画素１１０当たり３つのトランジスタで、電源線を走査することなく、駆動トランジスタＴ３の閾値電圧を検出し、その閾値電圧を補償して発光素子ＯＬＥＤを発光させることができる。このように、駆動トランジスタＴ３の閾値電圧のばらつきを補償するので、輝度ムラが解消できる。

また、ゲートパルスＧａｔｅのローレベル時の電圧は、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）以上基準電圧Ｖｒｅｓｅｔより低い電圧であるので、リセット［２］期間において、駆動トランジスタＴ３のソース端子の電圧を、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）以上基準電圧Ｖｒｅｓｅｔより低い電圧にできる。つまり、リセット［２］期間におけるＶ２の電圧すなわちＶＧａｔｅ（Ｌ）を、Ｖｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ）より低い電圧にできる。よって、その後のＶｔｈ検出期間において、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）の検出が確実に行える。

また、リセット［２］期間でゲートパルスＧａｔｅがローレベルとなる前に、リセット［１］期間において、ゲートパルスＧａｔｅをハイレベルかつリセットパルスＲｓｔをローレベルとする。これにより、発光素子ＯＬＥＤを消光できる。具体的には、リセット［１］期間を設けずにリセット［２］期間の動作を行った場合、駆動トランジスタＴ３のゲート端子には直前のフレーム期間における信号電圧Ｖｄａｔａが印加されているので、リセット期間［２］終了後、その信号電圧Ｖｄａｔａの設定値によっては、駆動トランジスタＴ３のゲート及びソース端子間電圧が閾値電圧Ｖｔｈ（ＴＦＴ）以上のままとなり、Ｖｄａｔａに応じた電流を流してしまう。その結果、発光素子ＯＬＥＤを消光することができない。上記説明のように、リセット［１］期間を設けることで、駆動トランジスタＴ３のゲート端子の電圧を基準電圧Ｖｒｅｓｅｔにするので、リセット［２］期間において駆動トランジスタＴ３のゲート及びソース端子間電圧を閾値電圧Ｖｔｈ（ＴＦＴ）以下となるオフ状態としながらＶ２の電圧を確実にゲートパルスＧａｔｅのローレベル電圧ＶＧａｔｅ［Ｌ］とできる。

なお、本実施の形態の表示装置１００は、複数の水平期間に亘り、閾値電圧の検出を行ってもよい。これにより、容量素子ＣＳに閾値電圧Ｖｔｈ（ＴＦＴ）を保持させるための期間を長くとれるので、容量素子ＣＳに保持される電圧が安定し、高精度な閾値電圧補償が実現できる。

（実施の形態１の変形例）
図５は、複数の水平期間に亘り閾値電圧を検出する場合の表示装置１００の動作を示すタイミングチャートである。同図において、横軸は時間を示し、上から順に１行目の発光画素に対応するゲート線１１２に印加されるゲートパルスＧａｔｅ［１］、リセット線１１３に印加されるリセットパルスＲｓｔ［１］、１行目の画素のＶ１［１］の電圧波形及び１行目の画素のＶ２［１］の電圧波形と、２〜６行目の発光画素のゲートパルスＧａｔｅ［２］〜Ｇａｔｅ［６］と、２〜６行目の発光画素のリセットパルスＲｓｔ［２］〜Ｒｓｔ［６］と、信号線１１１の信号線電圧Ｓｉｇとが示されている。なお、同図には、複数の発光画素１１０の１つの列に対応するタイミングチャートが示されている。また、行ごとに対応するゲートパルスＧａｔｅ［１］〜［ｍ］及びリセットパルスＲｓｔ［１］〜［ｍ］のうち、６行分のみが示されている。

信号線駆動部１３０は、信号線１１１に対し、各水平期間の後半は基準電圧Ｖｒｅｓｅｔを供給し、各水平期間の前半は各信号線１１１が対応する列の表示画素の信号電圧Ｖｄａｔａを供給する。また、ゲート線駆動部１２１及びリセット線駆動部１２２は、１水平期間ずつずらして、各ゲートパルスＧａｔｅ［１］〜［６］及び各リセットパルスＲｓｔ［１］〜［６］を各ゲート線１１２及び各リセット線１１３へ供給する。

まず時刻ｔ０〜ｔ２のリセット［１］期間及びリセット［２］期間において、ゲート線駆動部１２１及びリセット線駆動部１２２は、上記実施の形態１で説明したようにゲートパルスＧａｔｅ［１］を一度ハイレベルとした後でローレベルとし、リセットパルスＲｓｔ［１］をハイレベルとすることで、Ｖ２［１］の電圧を基準電圧Ｖｒｅｓｅｔから閾値電圧Ｖｔｈ（ＴＦＴ）分より低い電圧とする。なお、ゲート線駆動時刻ｔ０の１水平期間後の時刻ｔ１において、２行目のゲートパルスＧａｔｅ［２］がハイレベルとなり、２行目のリセット［１］期間が始まる。

次に、時刻ｔ３において、ゲートパルスＧａｔｅ［１］をハイレベルとすることで、Ｖ１が基準電圧となり、駆動トランジスタＴ３に電流が流れる。よって、Ｖ２が上昇し始める。

次に、時刻ｔ４において、２行目のリセット線１１３のリセットパルスＲｓｔ［２］及び３行目のゲート線１１２のゲートパルスＧａｔｅ［３］が立ち下がる。

以降、各水平期間の後半のみゲートパルスＧａｔｅ［１］がハイレベルとなることで、Ｖ２はＶｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ）へと遷移する。

上述したように、信号線１１１へは、各水平期間の後半においては基準電圧であるＶｒｅｓｅｔが供給され、各水平期間の前半においては対応する列の発光画素１１０の輝度に対応するＶｄａｔａが供給されている。

よって、Ｖｔｈ検出期間において、各ゲートパルスＧａｔｅ［１］〜Ｇａｔｅ［６］が各水平期間の後半にハイレベルとなることで、Ｖ１に基準電圧Ｖｒｅｓｅｔを供給するので、駆動トランジスタＴ３の閾値電圧を検出するために必要な期間の一部を確保できる。このように、各ゲートパルスＧａｔｅ［１］〜Ｇａｔｅ［６］は、水平期間の後半にハイレベルとなる動作を複数の水平期間に亘り繰り返すことで、閾値電圧の検出に必要な時間を十分に確保することができる。

一方、各ゲートパルスＧａｔｅ［１］〜Ｇａｔｅ［６］は、各水平期間の前半にローレベルとなることで、各水平期間の前半は信号線１１１と駆動トランジスタＴ３のゲート端子とを非導通とし、信号電圧Ｖｄａｔａが供給されないようにする。

以上のように、本変形例に係る表示装置は、各水平期間の後半を閾値電圧Ｖｔｈ（ＴＦＴ）の検出期間とし、それを複数の水平期間に亘り繰り返すことで、閾値電圧Ｖｔｈ（ＴＦＴ）の検出に必要な期間を確保している。よって、容量素子ＣＳに保持される電圧が安定し、その結果、高精度な閾値電圧補償ができる。

なお、図５においては、Ｖｔｈ検出期間を４水平期間としたが、Ｖｔｈ検出期間に要する水平期間は４水平期間に限らず、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）を検出するのに、十分な時間が確保されていれば良い。

（実施の形態２）
実施の形態２の表示装置は、実施の形態１の表示装置１００とほぼ同じであるが、リセットトランジスタが駆動トランジスタのソース端子と次の行に設けられたゲート線との間に挿入されている点が異なる。これにより、ゲート線をアクティブ状態にし、かつリセット線をアクティブ状態とした場合であっても、駆動トランジスタのソース端子の電圧を次の行のゲート線の電圧とできるので、次の行のゲート線の電圧を駆動トランジスタの閾値電圧分以上基準電圧より低い電圧とすることで、駆動トランジスタの閾値電圧の検出が確実に行うことが可能となる。つまり、リセットトランジスタを同じ行のゲート線と接続した場合と比較して、発光素子の消光と、駆動トランジスタのソース端子の電圧の設定とが同時にできるので、１フレーム期間において、より多くの時間を駆動トランジスタの閾値電圧の検出に割り当てることができる。以下、実施の形態２に係る表示装置が実施の形態１に係る表示装置１００と比較して異なる点を中心に述べる。

以下、本発明の実施の形態２に係る表示装置について、図面を参照しながら説明する。

図６は、実施の形態２に係る表示装置の構成を示すブロック図である。

同図に示す表示装置２００は、図１に示した表示装置１００と比較して、さらに、各発光画素２１０が次の行のゲート線１１２と接続されている点が異なる。また、表示装置２００はさらに、ダミーゲート線２０１を備える。

ダミーゲート線２０１は、複数の発光画素２１０の最終行の発光画素２１０に接続され、ゲート線１１２と同様にゲート線駆動部１２１により走査される。ゲート線駆動部１２１は、ダミーゲート線２０１に対し、ゲートパルスＧａｔｅ［ｍ］を１水平期間遅らせたパルスであるゲートパルスＧａｔｅ［ｄ］を出力する。

図７は、図６に示した発光画素２１０の詳細な構成を示す回路図である。なお、同図に示す発光画素２１０はｋ行目に設けられた発光画素２１０である。また、同図には、発光画素２１０に対応する信号線１１１と、ｋ行目のゲート線であるゲート線１１２（ｋ）及びｋ＋１行目のゲート線であるゲート線１１２（ｋ＋１）と、リセット線１１３も示されている。

同図に示す発光画素２１０は、図２に示した発光画素１１０と比較して、リセットトランジスタＴ２に代わり、リセットトランジスタＴ２’を備える。このリセットトランジスタＴ２’は、実施の形態１に示した発光画素１１０のリセットトランジスタＴ２と比較して、駆動トランジスタＴ３のソース端子と次の行のゲート線１１２（ｋ＋１）との間に挿入されている。

このような構成とすることで、本実施の形態に係る表示装置２００の発光画素２１０は、駆動トランジスタＴ３のソース端子の電位、すなわちＶ２、を次の行のゲート線１１２（ｋ＋１）の電圧を利用して設定することができる。

図８は、実施の形態２に係る表示装置２００の動作を示すタイミングチャートである。同図の縦軸には、図３のタイミングチャートと比較して、さらに次の行のゲート線１１２（ｋ＋１）に供給されるゲートパルスＧａｔｅ［ｋ＋１］が示されている。なお、ゲートパルスＧａｔｅ［ｋ＋１］のローレベルの電圧は、Ｖｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ）より低い値を示す電圧である。

まず、時刻ｔ０において、ゲートパルスＧａｔｅ［ｋ］はローレベルからハイレベルへと立ち上がる。また、リセットパルスＲｓｔもローレベルからハイレベルへと立ち上がる。これにより、行選択トランジスタＴ１がオンし、同時にリセットトランジスタＴ２’もオンする。

このとき、リセットトランジスタＴ２’は次の行のゲート線１１２（ｋ＋１）と駆動トランジスタＴ３のソース端子とを導通するので、Ｖ２は、次の行のゲート線１１２（ｋ＋１）に供給されているゲートパルスＧａｔｅ［ｋ＋１］の電圧となる。この時刻ｔ０において、次の行のゲートパルスＧａｔｅ［ｋ＋１］はローレベルであるので、Ｖ２はＶＧａｔｅ（Ｌ）となる。

また、Ｖ１は、行選択トランジスタＴ１がオンすることにより信号線１１１の電圧となる。時刻ｔ１において、信号線の電圧は基準電圧Ｖｒｅｓｅｔであるから、Ｖ１はＶｒｅｓｅｔへと遷移する。

このように、本実施の形態の表示装置２００は、発光画素の同一行のゲートパルスＧａｔｅ［ｋ］をハイレベルとし、かつリセットパルスＲｓｔをハイレベルとした場合であっても、駆動トランジスタＴ３のソース端子の電圧を次の行のゲート線１１２（ｋ＋１）の電圧とできる。ここで、次の行のゲートパルスＧａｔｅ［ｋ＋１］がローレベルであり、このローレベルの電圧がＶｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ）よりも低い電圧であることにより、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）の検出を確実にできる。

よって、実施の形態１に係る表示装置１００ではＶｔｈ検出期間の前に、リセット［１］期間及びリセット［２］期間が必要であったが、本実施の形態に係る表示装置２００では、表示装置１００と比較して、半分の期間で閾値電圧検出のための予備動作を行える。

具体的には、図８の時刻ｔ０〜ｔ１に示すリセット期間では、容量素子ＣＳの一端には信号線１１１から基準電圧Ｖｒｅｓｅｔを設定し、前記容量素子ＣＳの他端には固定電圧を設定して、容量素子ＣＳに所定の電位差の電圧を設定する必要がある。実施の形態１の表示装置１００では、容量素子ＣＳに所定の電位差の電圧を設定するために、リセット［１］期間である図３の時刻ｔ０〜ｔ１と、リセット［２］期間である図３の時刻ｔ１〜ｔ２との二つの期間に区分けして、容量素子ＣＳの一端に基準電圧Ｖｒｅｓｅｔを設定する期間と、容量素子ＣＳの他端に固定電圧を設定する期間とに分けていた。これに対し、本実施の形態では、容量素子ＣＳの一端に基準電圧Ｖｒｅｓｅｔを設定する期間と、容量素子ＣＳの他端に固定電圧を設定する期間とを同時にできる。

ここで、図８の時刻ｔ０〜ｔ１では、容量素子ＣＳの一端に基準電圧Ｖｒｅｓｅｔを供給するときに、行選択トランジスタＴ１をオンにする必要があり、ゲートパルスＧａｔｅ［ｋ］はハイレベル電圧ＶＧａｔｅ（Ｈ）とする必要がある。このとき、次の行に対応するゲートパルスＧａｔｅ［ｋ＋１］はローレベル電圧ＶＧａｔｅ（Ｌ）となっている。そこで、リセットトランジスタＴ２’をオンにすることにより、容量素子ＣＳの他端にゲートパルスＧａｔｅ［ｋ＋１］の電圧であるＶＧａｔｅ［Ｌ］が設定される。

つまり、実施の形態１において、閾値電圧検出のための予備動作は、当該動作を行っている発光画素１１０の属する行に対応するゲート線１１２を、固定電位ＶＧａｔｅ（Ｌ）を供給するための電源線として兼用していた。これに対し、本実施の形態で、閾値電圧検出のための予備動作を行っている発光画素２１０が属する行の次の行に対応するゲート線１１２を、固定電位ＶＧａｔｅ（Ｌ）を供給するための電源線として兼用する。これにより、本実施の形態の表示装置２００は、実施の形態１の表示装置１００と比較して、半分の期間で容量素子ＣＳの他端に固定電位ＶＧａｔｅ（Ｌ）を設定できる。つまり、表示装置１００と比較して、半分の期間で閾値電圧検出のための予備動作を行える。

次に、リセット期間の終了時刻である時刻ｔ１において、リセットパルスＲｓｔがローレベルとなることでリセットトランジスタＴ２’がオフするので、ゲート線１１２（ｋ＋１）と駆動トランジスタＴ３のソース端子とは非導通となる。よって、容量素子ＣＳには、このときのＶ１とＶ２との電位差が保持される。

以降の動作は、図３で示した実施の形態１に係る表示装置１００のタイミングチャートの時刻ｔ３以降と同様である。次の行のゲートパルスＧａｔｅ［ｋ＋１］は、時刻ｔ４でローレベルからハイレベルになる。つまり、時刻ｔ４から次の行のリセット期間が開始される。

なお、次の行のゲートパルスＧａｔｅ［ｋ＋１］は、リセットパルスＲｓｔがハイレベルの期間、すなわち少なくともリセット期間はローレベルであればよく、図８の駆動タイミングに限られない。

また、本実施の形態の表示装置２００は、実施の形態１の変形例と同様に複数の水平期間に亘り、閾値電圧の検出を行ってもよい。

（実施の形態２の変形例）
図９は、複数の水平期間に亘り閾値電圧を検出する場合の表示装置２００の動作を示すタイミングチャートである。

同図に示すタイミングチャートは、図５に示したタイミングチャートと比較して、リセットに要する期間が１水平期間となっている。このように、閾値電圧検出のための予備動作を半分の期間で行うことで、実施の形態１と比較して、Ｖｔｈ検出期間をより長い期間とすることができるので、高精度な閾値電圧補償を実現できる。なお、図９においては、Ｖｔｈ検出期間を５水平期間としたが、Ｖｔｈ検出期間に要する水平期間は５水平期間に限らず、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）を検出するのに、十分な時間が確保されていれば良い。

（実施の形態３）
実施の形態３の表示装置は、実施の形態１の表示装置１００とほぼ同じであるが、リセットトランジスタのソース端子及びドレイン端子の一方、及び、容量素子の他端が、駆動トランジスタのソース端子及びドレイン端子の一方に所定の素子を介して接続されている点が異なる。

具体的には、本実施の形態の表示装置が備える複数の発光画素のそれぞれは、実施の形態１の表示装置１００が備える複数の発光画素のそれぞれと比較して、さらに、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方がリセットトランジスタのソース端子及びドレイン端子の一方と容量素子の他端とに接続され、ソース端子及びドレイン端子の他端が駆動トランジスタのソース端子及びドレイン端子の一方に接続された第２スイッチングトランジスタを備える。

以下、実施の形態３に係る表示装置について、図面を参照しながら説明する。

図１０は、実施の形態３に係る表示装置が有する発光画素の詳細な構成を示す回路図である。なお、同図には、発光画素３１０に対応する信号線１１１、ゲート線１１２、リセット線１１３及びマージ線３０１も示されている。また、図１０には本実施の形態に係る表示装置が有する複数の発光画素のうちの１つの発光画素の構成について説明するが、他の発光画素も同様の構成を有する。

まず、本実施の形態に係る表示装置の構成について説明する。

本実施の形態に係る表示装置は、図１に示した表示装置１００とほぼ同じ構成を有するが、表示装置１００と比較して、発光画素１１０に代わり発光画素３１０を有し、さらに、複数の発光画素３１０の行ごとに対応して設けられたマージ線３０１を有する点が異なる。

マージ線３０１は、複数の発光画素３１０の行ごとに対応して設けられ、行走査部１２０からマージパルスＭｅｒｇｅが出力される。言い換えると、本実施の形態の表示装置における行走査部は、実施の形態１の表示装置１００における行走査部１２０と比較して、さらに、各マージ線３０１にマージパルスＭｅｒｇｅを出力することで、複数の発光画素３１０を行単位で順次走査する。

次に、図１０に示す発光画素の構成について説明する。

発光画素３１０は、実施の形態１に係る表示装置１００が有する発光画素１１０と比較して、リセットトランジスタＴ２のソース端子及びドレイン端子の一方、及び、容量素子ＣＳの他端が、駆動トランジスタＴ３のソース端子にマージトランジスタＴｍを介して接続されている点が異なる。具体的には、発光画素３１０は、発光画素１１０と比較して、さらに、マージトランジスタＴｍ及びマージ容量ＣＳｍを備える。

マージトランジスタＴｍは、本発明の第２スイッチングトランジスタであって、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方がリセットトランジスタＴ２のソース端子及びドレイン端子の一方と容量素子ＣＳの他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が駆動トランジスタＴ３のソース端子に接続されている、例えばｎ型のＴＦＴである。このマージトランジスタＴｍのゲート端子は、マージ線３０１に接続されている。つまり、マージトランジスタＴｍは、マージ線３０１に供給されるマージパルスＭｅｒｇｅに応じてオン及びオフする。

マージ容量ＣＳｍは、マージトランジスタＴｍ、容量素子ＣＳ及びリセットトランジスタＴ２の接続点と、電圧ＶＳＳの電源線との間に挿入される。

このような構成とすることで、複数の発光画素３１０を有する本実施の形態に係る表示装置は、発光素子ＯＬＥＤの寄生容量のばらつきによる、駆動トランジスタＴ３が発光素子ＯＬＥＤに供給する電流である画素電流の変動を抑制できる。例えば、信号線駆動部１３０が複数の発光画素３１０に同一の信号電圧を供給した場合に、各発光画素３１０の発光素子ＯＬＥＤと駆動トランジスタＴ３との接続点の電位のばらつきを抑制することが可能となる。よって、発光素子ＯＬＥＤの寄生容量の影響を低減し、信号電圧に応じた正確な発光輝度で発光素子ＯＬＥＤを発光させることができる。

次に、本実施の形態に係る表示装置の駆動方法について図１１及び図１２を用いて説明する。

図１１は、実施の形態３に係る表示装置の動作を示すタイミングチャートである。同図の縦軸には、図３のタイミングチャートと比較して、さらにマージ線３０１に供給されるマージパルスＭｅｒｇｅが示されている。なお、図３において、Ｖ２は駆動トランジスタＴ３のソース端子の電位であるとしたが、図１１において、Ｖ２は、リセットトランジスタＴ２のソース端子及びドレイン端子の一方と容量素子ＣＳの他端との接続点の電位である。

図１１に示す各波形のうち、ゲートパルスＧａｔｅ、リセットパルスＲｓｔ及び信号線電圧Ｓｉｇの波形は、図３に示した実施の形態１に係る表示装置１００のゲートパルスＧａｔｅ、リセットパルスＲｓｔ及び信号線電圧Ｓｉｇの波形と同じである。よって、マージパルスＭｅｒｇｅと、Ｖ１及びＶ２の波形を中心に説明する。

まず、時刻ｔ５までの期間において、マージパルスＭｅｒｇｅをハイレベルとしていることで、マージトランジスタＴｍをオンさせている。マージトランジスタＴｍがオンしていることで、駆動トランジスタＴ３のソース端子と、容量素子ＣＳの他端とが導通している。つまり、時刻ｔ５までの期間において、発光画素３１０は発光画素１１０と等価である。

図１２は、実施の形態３に係る表示装置の発光画素３１０における電流の流れを模式的に示す図である。ここで、マージパルスＭｅｒｇｅのハイレベル電圧をＶＭｅｒｇｅ（Ｈ）、マージパルスＭｅｒｇｅのローレベル電圧をＶＭｅｒｇｅ（Ｌ）とする。

上述したように、時刻ｔ５までの発光画素３１０の動作は図３に示した発光画素１１０の時刻ｔ５までの動作と同様であるので、図１２（ａ）〜（ｃ）における電流の流れは図４（ａ）〜（ｃ）に示す電流の流れと同様である。

次に、時刻ｔ５において、マージパルスＭｅｒｇｅはハイレベルからローレベルへと立ち下がる。これにより、マージトランジスタＴｍがオフする。マージパルスＭｅｒｇｅがハイレベルからローレベルへと立ち下がるタイミングは、Ｖ１とＶ２との電位差がＶｔｈ（ＴＦＴ）となり駆動トランジスタＴ３に流れる電流が止まってからであればよく、図１１に示したタイミングに限らない。

その後、時刻ｔ６〜ｔ７（図３の時刻ｔ５〜ｔ６に対応）の書き込み期間において、マージパルスＭｅｒｇｅをローレベルとしたままで、信号線１１１に信号電圧を印加する。

このように発光画素３１０に信号電圧が印加されたとき、容量素子ＣＳの他端の電位であるＶ２は、容量素子ＣＳの一端に印加される信号電圧、マージ容量ＣＳｍに接続されている電源線の電圧ＶＳＳ、容量素子ＣＳの容量Ｃｓ、及び、マージ容量ＣＳｍの容量Ｃｓｍによって決定される。つまり、Ｖ２は、容量素子ＣＳの容量Ｃｓと、マージ容量ＣＳｍの容量Ｃｓｍとの容量分配によって規定される。

これに対し、実施の形態１に係る表示装置１００の発光画素１１０に信号電圧が印加されたとき、Ｖ２の電位は、Ｖ１に印加される信号電圧、発光素子ＯＬＥＤのカソードに接続されている電源線の電圧ＶＳＳ、容量素子ＣＳの容量Ｃｓ、及び、発光素子ＯＬＥＤの寄生容量によって決定される。つまり、Ｖ２の電位は、容量素子ＣＳの容量Ｃｓと、発光素子ＯＬＥＤの寄生容量とによって規定される。しかしながら、発光素子ＯＬＥＤのアノード−カソード間の寄生容量は発光素子ＯＬＥＤごとにばらつきを有するので、複数の発光画素１１０に同一の信号電圧を供給した場合であっても、発光画素１１０間の、発光素子ＯＬＥＤと駆動トランジスタＴ３との接続点の電位は同一とはならず、ばらつきを有する。したがって、発光素子ＯＬＥＤと駆動トランジスタＴ３との接続点の電位のばらつきにより、発光素子ＯＬＥＤに供給される電流もばらつく。

本実施の形態に係る表示装置の発光画素３１０は、容量素子ＣＳの他端と、駆動トランジスタＴ３のソース端子とをマージトランジスタＴｍを介して接続し、マージトランジスタＴｍをオフしている期間に発光画素３１０に信号電圧を書き込むことにより、Ｖ２の電位に対する発光素子ＯＬＥＤの寄生容量の影響を低減できる。

また、発光画素３１０に信号電圧を書き込んでいる期間においてマージトランジスタＴｍはオフしているので、容量素子ＣＳの自己放電電流を抑制できる。よって、実施の形態１の表示装置１００における発光画素と比較して、駆動トランジスタＴ３の閾値をより精度良く検出し、補正できる。

次に、時刻ｔ７において、ゲートパルスがローレベルとなって行選択トランジスタＴ１がオフすることにより、駆動トランジスタＴ３のゲート端子に供給されている電圧に応じた電流が発光素子ＯＬＥＤへ流れ始める。そして、時刻ｔ８において、マージパルスＭｅｒｇｅをローレベルからハイレベルに立ち上げ、マージトランジスタＴｍをオンすることにより、駆動トランジスタＴ３のソース端子と容量素子Ｃｓとが接続される。これにより、発光素子ＯＬＥＤには、駆動トランジスタＴ３のゲート−ソース端子間の電圧Ｖｇｓに応じた電流が流れる。換言すれば、発光素子ＯＬＥＤには、時刻ｔ６〜ｔ７の書き込み期間において、発光素子ＯＬＥＤの寄生容量の影響が低減された電位Ｖ２と、電位Ｖ１との電位差に応じた電流が流れる。その結果、発光素子ＯＬＥＤの寄生容量の影響を低減し、信号電圧に正確に応じた電流が発光素子ＯＬＥＤに流れる。よって、信号電圧に応じて精度良く発光素子を発光させることができる。

このように、マージトランジスタＴｍは、駆動トランジスタＴ３の閾値を検出する期間である時刻ｔ３〜ｔ４では継続してオンし、閾値の検出後の時刻ｔ５ではオンからオフに切り替わり、書き込み期間である時刻ｔ６〜ｔ７では継続してオフし、書き込み期間後（時刻ｔ７以降）の時刻ｔ８にオフからオンに切り替わる。

以上のように、本実施の形態の表示装置が備える複数の発光画素３１０のそれぞれは、実施の形態１の表示装置１００が備える複数の発光画素１１０のそれぞれと比較して、さらに、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方がリセットトランジスタＴ２のソース端子及びドレイン端子の一方と容量素子ＣＳの他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が駆動トランジスタＴ３のソース端子に接続されたマージトランジスタＴｍを備える。

これにより、発光素子ＯＬＥＤの寄生容量のばらつきによる、駆動トランジスタＴ３が発光素子ＯＬＥＤに供給する電流である画素電流の変動を抑制できる。つまり、信号線駆動部１３０が複数の発光画素３１０に同一の信号電圧を供給した場合に、各発光画素３１０の駆動トランジスタＴ３のゲート端子とソース端子との電位差のばらつきを抑制できる。

よって、発光素子ＯＬＥＤの寄生容量の影響を防止し、信号電圧に応じて精度良く発光素子ＯＬＥＤを発光させることができる。

なお、上記説明では、マージ容量ＣＳｍは、マージトランジスタＴｍ、容量素子ＣＳ及びリセットトランジスタＴ２の接続点と、電圧ＶＳＳの電源線にとの間に挿入されるとしたが、接続される電源線はＶＳＳに限らず固定電位であればよい。例えば、マージ容量ＣＳｍは、マージトランジスタＴｍ、容量素子ＣＳ及びリセットトランジスタＴ２の接続点と、電圧ＶＤＤの電源線との間に挿入されてもよい。

また、実施の形態３の表示装置の発光画素３１０のリセットトランジスタＴ２に代わり、実施の形態２の表示装置の発光画素２１０に示したリセットトランジスタＴ２’を備えてもよい。つまり、当該発光画素の次の行に対応するゲート線１１２と、容量素子ＣＳ、マージ容量ＣＳｍ及びマージトランジスタＴｍの接続点との間に挿入されたリセットトランジスタＴ２’を備えてもよい。

また、本実施の形態の表示装置では、１水平期間で閾値電圧を検出したが、実施の形態２の変形例と同様に、複数の水平期間に亘り閾値電圧を検出してもよい。

以上、本発明の実施の形態及び変形例に基づいて説明したが、本発明は、これら実施の形態及び変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態及び変形例に施したものや、異なる実施の形態及び変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。

例えば、実施の形態２に於いて、第一スイッチングトランジスタ、及びリセットトランジスタはそれぞれ、ゲート端子に印加されているパルスがハイレベルのときにオンするｎ型トランジスタとしたが、これらをｐ型トランジスタで構成し、ゲート線及びリセット線の極性を反転させても良い。

また、実施の形態３に於いて、マージ容量ＣＳｍは、マージトランジスタＴｍ、容量素子ＣＳ及びリセットトランジスタＴ２の接続点と、電圧ＶＳＳの電源線にとの間に挿入されるとしたが、マージ容量ＣＳｍは必ずしも電源線に接続される必要はない。例えばリセット線のローレベル出力期間を電源線に見立て、マージ容量のＣＳｍをリセット線と接続しても良い。

また、例えば、本発明に係る表示装置は、図１３に示すような薄型フラットＴＶに内蔵される。本発明に係る表示装置が内蔵されることにより、輝度ムラのない高精度な画像表示が可能な薄型フラットＴＶが実現される。

また、上記各実施の形態に係る表示装置は典型的には集積回路である一つのＬＳＩとして実現される。なお、各実施の形態に係る表示装置に含まれる各処理部は、個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。

ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。

また、集積回路化はＬＳＩに限るものではなく、表示装置に含まれる処理部の一部を、発光画素と同一の基板上に集積することも可能である。また、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

また、各実施の形態に係る表示装置に含まれる駆動部の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。また、本発明は、上記駆動部により実現される特徴的なステップを含む表示装置の駆動方法として実現してもよい。

さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。

また、上記説明では、表示装置がアクティブマトリクス型の有機ＥＬ表示装置ある場合を例に述べたが、本発明を、アクティブマトリクス型以外の有機ＥＬ表示装置に適用してもよいし、電流駆動型の発光素子を用いた有機ＥＬ表示装置以外の表示装置に適用してもよいし、液晶表示装置等の電圧駆動型の発光素子を用いた表示装置に適用してもよい。

また、上記実施の形態１の変形例および実施の形態２の変形例において、各水平期間の後半を閾値電圧の検出期間とし、前半を信号電圧の書き込み期間としたが、この検出期間及び書き込み期間のデューティ比は５０パーセントに限らない。例えば、書き込み期間が１水平期間の１０パーセントであり、検出期間が１水平期間の９０パーセントであってもよい。

また、上記実施の形態２において、ｍ行目の発光画素１１０が有するリセットトランジスタＴ２’はダミーゲート線２０１に接続されていたが、１行目からｍ行目までのゲート線１１２のいずれかに接続されていてもよい。

また、駆動トランジスタＴ３のソース端子と電源線との間に容量素子を備えても良い。

本発明に係る表示装置は、特に、ＴＦＴと組み合わせた大画面アクティブマトリクス型の有機ＥＬディスプレイパネルへの適用に有用である。

１００、２００ 表示装置
１１０、２１０、３１０ 発光画素
１１１ 信号線
１１２、１１２（ｋ）、１１２（ｋ＋１） ゲート線
１１３ リセット線
１２０ 行走査部
１２１ ゲート線駆動部
１２２ リセット線駆動部
１３０ 信号線駆動部
１４０ タイミング制御部
２０１ ダミーゲート線
３０１ マージ線
ＣＳ 容量素子
ＣＳｍ マージ容量
ＯＬＥＤ 発光素子
Ｔ１ 行選択トランジスタ
Ｔ２、Ｔ２’ リセットトランジスタ
Ｔ３ 駆動トランジスタ
Ｔｍ マージトランジスタ

【０００２】
の増加に起因する歩留まりの低下が懸念される。
［０００６］
また、特許文献１記載の手法では、トランジスタの個数が少なく、ディスプレイにした場合、高い生産性が期待できるが、電源線を走査する必要がある。電源線を走査するためには、電源線を１次元配線しなければならない。しかしながら１次元配線では、ディスプレイの大画面化に伴う電源線の電圧降下により、表示画像の周辺が暗くなるというクロストークが起こりやすく、大画面化に対応できないという課題があった。
［０００７］
本発明は、上記課題を解決するためになされ、その目的とするところは、少ない素子数で電源線の走査を行わず、駆動素子の閾値電圧を補償する表示装置を提供することにある。また、そのような表示装置の駆動方法を提供することも本発明に含まれる。
課題を解決するための手段
［０００８］
上記課題を解決するために、本発明の表示装置は、行列状に配置された複数の発光画素を備える表示装置であって、前記表示装置は、前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、前記複数の発光画素の列ごとに対応して設けられた信号線とを備え、前記複数の発光画素のそれぞれは、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、電流が流れることにより発光する発光素子と、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、一端が前記駆動トランジスタのゲート端子に接続され、他端が前記駆動トラン

【０００３】
ジスタのソース端子及びドレイン端子の前記一方に接続された容量素子と、前記スイッチングトランジスタ及び前記リセットトランジスタの各々にオン信号またはオフ信号を供給し、前記スイッチングトランジスタ及び前記リセットトランジスタのオンオフを制御する駆動部と、を備え、前記リセットトランジスタのソース端子及びドレイン端子の他方は、同じ行に設けられたゲート線に接続され、前記駆動部は、前記リセット線にオフ信号を供給し前記リセットトランジスタをオフするような非アクティブ状態にしている間に、前記リセットトランジスタのソース端子及びドレイン端子の前記他方が接続されたゲート線にオン信号を供給し前記スイッチングトランジスタをオンするようなアクティブ状態にし、前記信号線を介して前記容量素子の前記一端に所定の基準電圧を設定し、前記容量素子の前記一端に前記所定の基準電圧を設定した後、前記リセット線にオン信号を供給し前記リセットトランジスタをオンするようなアクティブ状態にしている間に、前記ゲート線にオフ信号を供給し前記スイッチングトランジスタがオフするような非アクティブ状態にし、前記ゲート線を介して前記容量素子の前記他端にローレベル電圧を設定する。
［０００９］
これにより、発光画素当たり３つのトランジスタで、電源線を走査することなく、駆動トランジスタの閾値電圧を検出し、その閾値電圧を補償して発光素子を発光させることができる。このように、駆動トランジスタの閾値電圧のばらつきを補償するので、輝度ムラを解消できる。
［００１０］
また、さらに、前記リセットトランジスタのソース端子及びドレイン端子の前記他方が接続されたゲート線を前記第１スイッチングトランジスタがオフするような非アクティブ状態にしている間に、前記リセット線を前記リセットトランジスタがオンするようなアクティブ状態にする駆動部を備えてもよい。
［００１１］
これにより、駆動トランジスタのソース端子の電圧を、リセットトランジスタのソース端子及びドレイン端子の他方が接続されたゲート線の電圧と同じにできるので、ゲート線の電圧を利用して、駆動トランジスタのソース端子の電圧を設定できる。
［００１２］
また、前記駆動部はさらに、複数の前記信号線に、基準電圧と、前記基準電圧より大きい信号電圧とを選択的に供給し、各ゲート線の非アクティブ状態における電圧は、前記駆動トランジスタの閾値電圧分以上前記基準電圧より低い電圧であってもよい。
［００１３］
これにより、リセットトランジスタがオンした場合に、駆動トランジスタのソース端子の電圧を、確実に駆動トランジスタの閾値電圧分以上、基準電圧より低い電圧とできる。よって、駆動トランジスタの閾値電圧の検出が確実に行える。
［００１４］
また、前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、同じ行に設けられたゲート線に接続されてもよい。
［００１５］
また、前記駆動部はさらに、前記同じ行に設けられたゲート線を非アクティブにする前に、当該ゲート線を前記第１スイッチングトランジスタがオン

【０００６】
生容量の影響を受けることがない。つまり、容量素子の保持電圧に対する発光素子の寄生容量の影響を確実に低減できる。言い換えると、発光素子の寄生容量の影響を防止し、信号電圧に応じた正確な発光輝度で発光素子を発光させることができる。
［００２６］
また、前記駆動トランジスタ、前記第１スイッチングトランジスタ及び前記リセットトランジスタはそれぞれ、ｎ型のトランジスタ素子であってもよい。
［００２７］
また、前記発光素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子であってもよい。
［００２８］
また、本発明の駆動方法は、行列状に配置された複数の発光画素と、前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、前記複数の発光画素の列ごとに対応して設けられ、基準電圧と前記基準電圧より大きい信号電圧とが選択的に供給される信号線とを備え、前記複数の発光画素のそれぞれは、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、電流が流れることにより発光する発光素子と、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、一端が前記駆動トランジスタの前記ゲート端子に接続され、他端が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された容量素子と、前記スイッチングトランジスタ及び前記リセットトランジスタの各々にオン信号またはオフ信号を供給し、前記スイッチングトランジスタ及び前記リセットトランジスタのオンオフを制御する駆動部と、を備え、前記リセットトランジスタのソース端子及びドレイン端子の他方は、同じ行に設けられたゲート線に接続されている表示装置の駆

【０００７】
動方法であって、前記リセット線にオフ信号を供給し前記リセットトランジスタをオフするような非アクティブ状態にしている間に、前記リセットトランジスタのソース端子及びドレイン端子の前記他方が接続されたゲート線にオン信号を供給し前記スイッチングトランジスタをオンするようなアクティブ状態にし、前記信号線を介して前記容量素子の前記一端に所定の基準電圧を設定し、前記容量素子の前記一端に前記所定の基準電圧を設定した後、前記リセット線にオン信号を供給し前記リセットトランジスタをオンするようなアクティブ状態にしている間に、前記ゲート線にオフ信号を供給し前記スイッチングトランジスタがオフするような非アクティブ状態にし、前記ゲート線を介して前記容量素子の前記他端にローレベル電圧を設定するリセットステップを含む。
［００２９］
また、さらに、前記リセットステップの後、前記第１スイッチングトランジスタをオンすることで、前記駆動トランジスタの閾値電圧を検出する検出ステップと、検出ステップで検出された前記閾値電圧を前記容量素子に保持させる保持ステップと、前記保持ステップの後、前記駆動トランジスタのゲート端子に前記発光素子を発光させるための信号電圧を供給する書き込みステップと、前記書き込みステップの後、前記第１スイッチングトランジスタをオフすることで、前記駆動トランジスタのゲート端子及びソース端子間の電位差に応じた電流を前記発光素子に流して前記発光素子を発光させる発光ステップとを含んでもよい。
［００３０］
これにより、発光ステップにおいて、駆動トランジスタは信号電圧と閾値電圧とを加算した電圧に応じた電流を発光素子へ供給するので、発光画素は閾値電圧に影響されず、信号電圧に応じた輝度で発光できる。
［００３１］
また、前記検出ステップは、前記第１スイッチングトランジスタをオンする第１サブステップと、前記第１サブステップの後、前記第１スイッチングトランジスタをオフする第２サブステップとを含み、前記第２サブステップの後、前記第１サブステップ及び前記第２サブステップを少なくとも１回繰り返してもよい。
［００３２］
これにより、複数の水平期間に亘って、駆動トランジスタの閾値電圧を検出できることにより、高精度な閾値電圧の検出ができる。
［００３３］
また、前記第１サブステップでは、前記第１スイッチングトランジスタと同じ列に設けられた前記信号線へは前記基準電圧が供給され、前記第２サブステップでは、当該信号線へは前記信号電圧または前記基準電圧が供給されてもよい。
［００３４］
これにより、第１サブステップでの信号線の電圧を、当該信号線に対応す

本発明は、有機エレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの電流駆動型自発光素子を用いたアクティブマトリクス方式の画像表示装置に関する。

有機ＥＬ素子は電流制御で諧調を表現するが、アクティブマトリクス方式の有機ＥＬ表示装置は、各有機ＥＬ素子を駆動する駆動用トランジスタの閾値電圧のばらつきにより、同じ信号電圧を与えても輝度ムラが生じるという問題がある。この有機ＥＬ素子の駆動用トランジスタの閾値を補償することは、輝度ムラを解消し均一な画面を作る上で必要となる。駆動用トランジスタの閾値のばらつきを抑制する為の閾値補償回路として、１画素当たり４つのトランジスタを用いることで駆動用トランジスタの閾値を検出する手法がある（例えば非特許文献１参照）。また、１画素当たり３つのトランジスタを用い、電源線の電圧を走査することにより駆動用トランジスタの閾値を検出する手法がある（例えば特許文献１参照)。

特開２００６−２５９３７４号公報

R.M.A. Dawson, et al, IEDM'98, Technical Digest, 1998, p.875

しかしながら、非特許文献１記載の手法では１画素当たりトランジスタを４つ用いる構成であり、ディスプレイの大型化に伴いトランジスタの集積数の増加に起因する歩留まりの低下が懸念される。

また、特許文献１記載の手法では、トランジスタの個数が少なく、ディスプレイにした場合、高い生産性が期待できるが、電源線を走査する必要がある。電源線を走査するためには、電源線を１次元配線しなければならない。しかしながら１次元配線では、ディスプレイの大画面化に伴う電源線の電圧降下により、表示画像の周辺が暗くなるというクロストークが起こりやすく、大画面化に対応できないという課題があった。

本発明は、上記課題を解決するためになされ、その目的とするところは、少ない素子数で電源線の走査を行わず、駆動素子の閾値電圧を補償する表示装置を提供することにある。また、そのような表示装置の駆動方法を提供することも本発明に含まれる。

上記課題を解決するために、本発明の表示装置は、行列状に配置された複数の発光画素を備える表示装置であって、前記表示装置は、前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、前記複数の発光画素の列ごとに対応して設けられた信号線とを備え、前記複数の発光画素のそれぞれは、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、電流が流れることにより発光する発光素子と、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、一端が前記駆動トランジスタのゲート端子に接続され、他端が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された容量素子と、前記スイッチングトランジスタ及び前記リセットトランジスタの各々にオン信号またはオフ信号を供給し、前記スイッチングトランジスタ及び前記リセットトランジスタのオンオフを制御する駆動部と、を備え、前記リセットトランジスタのソース端子及びドレイン端子の他方は、同じ行に設けられたゲート線に接続され、前記駆動部は、前記リセット線にオフ信号を供給し前記リセットトランジスタをオフするような非アクティブ状態にしている間に、前記リセットトランジスタのソース端子及びドレイン端子の前記他方が接続されたゲート線にオン信号を供給し前記スイッチングトランジスタをオンするようなアクティブ状態にし、前記信号線を介して前記容量素子の前記一端に所定の基準電圧を設定し、前記容量素子の前記一端に前記所定の基準電圧を設定した後、前記リセット線にオン信号を供給し前記リセットトランジスタをオンするようなアクティブ状態にしている間に、前記ゲート線にオフ信号を供給し前記スイッチングトランジスタがオフするような非アクティブ状態にし、前記ゲート線を介して前記容量素子の前記他端にローレベル電圧を設定する。

これにより、発光画素当たり３つのトランジスタで、電源線を走査することなく、駆動トランジスタの閾値電圧を検出し、その閾値電圧を補償して発光素子を発光させることができる。このように、駆動トランジスタの閾値電圧のばらつきを補償するので、輝度ムラを解消できる。

また、さらに、前記リセットトランジスタのソース端子及びドレイン端子の前記他方が接続されたゲート線を前記第１スイッチングトランジスタがオフするような非アクティブ状態にしている間に、前記リセット線を前記リセットトランジスタがオンするようなアクティブ状態にする駆動部を備えてもよい。

これにより、駆動トランジスタのソース端子の電圧を、リセットトランジスタのソース端子及びドレイン端子の他方が接続されたゲート線の電圧と同じにできるので、ゲート線の電圧を利用して、駆動トランジスタのソース端子の電圧を設定できる。

また、前記駆動部はさらに、複数の前記信号線に、基準電圧と、前記基準電圧より大きい信号電圧とを選択的に供給し、各ゲート線の非アクティブ状態における電圧は、前記駆動トランジスタの閾値電圧分以上前記基準電圧より低い電圧であってもよい。

これにより、リセットトランジスタがオンした場合に、駆動トランジスタのソース端子の電圧を、確実に駆動トランジスタの閾値電圧分以上、基準電圧より低い電圧とできる。よって、駆動トランジスタの閾値電圧の検出が確実に行える。

また、前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、同じ行に設けられたゲート線に接続されてもよい。

また、前記駆動部はさらに、前記同じ行に設けられたゲート線を非アクティブにする前に、当該ゲート線を前記第１スイッチングトランジスタがオンするようなアクティブ状態、かつ前記リセット線を前記リセットトランジスタがオフするような非アクティブ状態にしてもよい。

これにより、発光素子を確実に消光できる。具体的には、直前の駆動トランジスタのゲート端子の電圧が、発光素子が発光するために必要な電流を供給できるだけの電圧だった場合、ゲート線を非アクティブ状態とした後も、当該電圧が印加されることで発光素子が発光する。そこで、このようにゲート線をアクティブ状態、リセット線を非アクティブ状態とすることで、駆動トランジスタのゲート端子に消光時の電圧をかけることで、発光素子を確実に消光できる。

また、前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、次の行に設けられたゲート線に接続されてもよい。

これにより、同一行のゲート線をアクティブ状態にし、かつリセット線をアクティブ状態とした場合であっても、駆動トランジスタのソース端子の電圧を次の行のゲート線の電圧とできる。その結果、次の行のゲート線の電圧を駆動トランジスタの閾値電圧分以上基準電圧より低い電圧とすることで、駆動トランジスタの閾値電圧の検出が確実に行うことが可能となる。つまり、リセットトランジスタを同じ行のゲート線に接続した場合と比較して、発光素子の消光と、駆動トランジスタのソース端子の電圧の設定とが同時にできるので、１フレーム期間において、より多くの時間を駆動トランジスタの閾値電圧の検出に割り当てることができる。

また、前記リセットトランジスタのソース端子及びドレイン端子の前記一方、及び、前記容量素子の前記他端は、前記駆動トランジスタのソース端子及びドレイン端子の前記一方に所定の素子を介して接続されていてもよい。

これにより、発光素子の寄生容量のばらつきによる、駆動トランジスタが発光素子に供給する電流である画素電流の変動を抑制することが可能となる。例えば、駆動回路が複数の発光画素に同一の信号電圧を供給した場合に、各発光画素の発光素子と駆動トランジスタとの接続点の電位のばらつきを抑制することが可能となる。以下、ばらつきを抑制できる理由について述べる。

発光画素に所定の信号電圧が供給されたとき、発光素子と駆動トランジスタとの接続点の電位は、発光素子の寄生容量と、容量素子の容量との容量分配によって規定される。しかしながら、発光素子の寄生容量は発光素子ごとにばらつきを有するので、複数の発光画素に同一の信号電圧を供給した場合であっても、各発光画素の、発光素子と駆動トランジスタとの接続点の電位は同一とはならず、ばらつきを有する。したがって、発光素子と駆動トランジスタとの接続点の電位のばらつきにより、発光素子に供給される電流もばらつく。

これに対し、容量素子の他端と、発光素子と駆動トランジスタとの接続点とを所定の素子を介して接続することにより、容量素子の他端の電位に対する発光素子の寄生容量の影響を低減できる。したがって、容量素子の一端と他端との電位差である容量素子の保持電圧に対する発光素子の寄生容量の影響を低減することが可能となる。

よって、発光素子の寄生容量の影響を低減し、信号電圧に応じて精度良く発光素子を発光させることが可能となる。

また、前記複数の発光画素のそれぞれは、さらに、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記リセットトランジスタのソース端子及びドレイン端子の前記一方と前記容量素子の前記他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された第２スイッチングトランジスタを備えてもよい。

これにより、第２スイッチングトランジスタをオン及びオフすることにより、リセットトランジスタのソース端子及びドレイン端子の一方、及び、容量素子の他端と、発光素子と駆動トランジスタとの接続点との導通及び非導通を切り替えることができる。よって、例えば、第２スイッチングトランジスタをオフしている期間に駆動トランジスタのゲート端子に発光素子を発光させるための信号電圧を供給すれば、容量素子の他端の電位が発光素子の寄生容量の影響を受けることがない。つまり、容量素子の保持電圧に対する発光素子の寄生容量の影響を確実に低減できる。言い換えると、発光素子の寄生容量の影響を防止し、信号電圧に応じた正確な発光輝度で発光素子を発光させることができる。

また、前記駆動トランジスタ、前記第１スイッチングトランジスタ及び前記リセットトランジスタはそれぞれ、ｎ型のトランジスタ素子であってもよい。

また、前記発光素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子であってもよい。

また、本発明の駆動方法は、行列状に配置された複数の発光画素と、前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、前記複数の発光画素の列ごとに対応して設けられ、基準電圧と前記基準電圧より大きい信号電圧とが選択的に供給される信号線とを備え、前記複数の発光画素のそれぞれは、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、電流が流れることにより発光する発光素子と、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、一端が前記駆動トランジスタの前記ゲート端子に接続され、他端が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された容量素子と、前記スイッチングトランジスタ及び前記リセットトランジスタの各々にオン信号またはオフ信号を供給し、前記スイッチングトランジスタ及び前記リセットトランジスタのオンオフを制御する駆動部と、を備え、前記リセットトランジスタのソース端子及びドレイン端子の他方は、同じ行に設けられたゲート線に接続されている表示装置の駆動方法であって、前記リセット線にオフ信号を供給し前記リセットトランジスタをオフするような非アクティブ状態にしている間に、前記リセットトランジスタのソース端子及びドレイン端子の前記他方が接続されたゲート線にオン信号を供給し前記スイッチングトランジスタをオンするようなアクティブ状態にし、前記信号線を介して前記容量素子の前記一端に所定の基準電圧を設定し、前記容量素子の前記一端に前記所定の基準電圧を設定した後、前記リセット線にオン信号を供給し前記リセットトランジスタをオンするようなアクティブ状態にしている間に、前記ゲート線にオフ信号を供給し前記スイッチングトランジスタがオフするような非アクティブ状態にし、前記ゲート線を介して前記容量素子の前記他端にローレベル電圧を設定するリセットステップを含む。

また、さらに、前記リセットステップの後、前記第１スイッチングトランジスタをオンすることで、前記駆動トランジスタの閾値電圧を検出する検出ステップと、検出ステップで検出された前記閾値電圧を前記容量素子に保持させる保持ステップと、前記保持ステップの後、前記駆動トランジスタのゲート端子に前記発光素子を発光させるための信号電圧を供給する書き込みステップと、前記書き込みステップの後、前記第１スイッチングトランジスタをオフすることで、前記駆動トランジスタのゲート端子及びソース端子間の電位差に応じた電流を前記発光素子に流して前記発光素子を発光させる発光ステップとを含んでもよい。

これにより、発光ステップにおいて、駆動トランジスタは信号電圧と閾値電圧とを加算した電圧に応じた電流を発光素子へ供給するので、発光画素は閾値電圧に影響されず、信号電圧に応じた輝度で発光できる。

また、前記検出ステップは、前記第１スイッチングトランジスタをオンする第１サブステップと、前記第１サブステップの後、前記第１スイッチングトランジスタをオフする第２サブステップとを含み、前記第２サブステップの後、前記第１サブステップ及び前記第２サブステップを少なくとも１回繰り返してもよい。

これにより、複数の水平期間に亘って、駆動トランジスタの閾値電圧を検出できることにより、高精度な閾値電圧の検出ができる。

また、前記第１サブステップでは、前記第１スイッチングトランジスタと同じ列に設けられた前記信号線へは前記基準電圧が供給され、前記第２サブステップでは、当該信号線へは前記信号電圧または前記基準電圧が供給されてもよい。

これにより、第１サブステップでの信号線の電圧を、当該信号線に対応する列の駆動トランジスタの閾値電圧を検出するための電圧とでき、第２サブステップでの信号線の電圧を対応する列の発光画素の信号電圧とできる。よって、例えば、１水平期間の前半は信号線の電圧を基準電圧とし、１水平期間の後半は信号線の電圧を信号電圧とすることで、１水平期間を分割して、前半は閾値電圧検出のための期間、後半は信号電圧の書き込み期間とできる。

また、前記複数の発光画素のそれぞれは、さらに、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記リセットトランジスタのソース端子及びドレイン端子の前記一方と前記容量素子の前記他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された第２スイッチングトランジスタを備え、前記検出ステップにおいて、前記第２スイッチングトランジスタをオンした状態で、前記第１スイッチングトランジスタをオンして前記駆動トランジスタの閾値電圧を検出し、前記保持ステップにおいて、前記第２スイッチングトランジスタをオンからオフに切り替えることで、前記検出ステップで検出された前記閾値電圧を前記容量素子に保持させ、前記書き込みステップにおいて、前記第２トランジスタをオフにした状態で、前記第１スイッチングトランジスタがオンとなっている期間に前記信号線に前記信号電圧が供給されることにより、前記駆動トランジスタのゲート端子に前記信号電圧を供給し、前記発光ステップにおいて、前記第１スイッチングトランジスタをオンからオフに切り替えた後、前記第２スイッチングトランジスタをオフからオンに切り替えることで、前記駆動トランジスタのゲート端子及びソース端子間の電位差に応じた電流を前記発光素子に流して前記発光素子を発光させるものである。

これにより、第２スイッチングトランジスタがオフとなっている期間に、駆動トランジスタのゲート端子に信号電圧が供給されるので、容量素子の他端の電位が発光素子の寄生容量の影響を受けることがない。つまり、容量素子の保持電圧に対する発光素子の寄生容量の影響を確実に低減できる。言い換えると、発光素子の寄生容量の影響を防止し、信号電圧に応じた正確な発光輝度で発光素子を発光させることができる。

また、前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、同じ行に設けられたゲート線に接続され、前記表示装置の駆動方法はさらに、前記リセットステップの前に、前記第１スイッチングトランジスタをオン、かつ前記リセットトランジスタをオフすることで、前記発光素子を消光させる消光ステップを含んでもよい。

以上のように、本発明に係る表示装置は、少ない素子数で電源線の走査を行わず、駆動素子の閾値電圧を補償ができる。

図１は、実施の形態１に係る表示装置の構成を示すブロック図である。 図２は、発光画素の詳細な構成を示す回路図である。 図３は、表示装置の動作を示すタイミングチャートである。 図４は、発光画素の電流の流れを模式的に示す図である。 図５は、複数の水平期間に亘り閾値電圧を検出する場合の表示装置の動作を示すタイミングチャートである。 図６は、実施の形態２に係る表示装置の構成を示すブロック図である。 図７は、発光画素の詳細な構成を示す回路図である。 図８は、表示装置の動作を示すタイミングチャートである。 図９は、複数の水平期間に亘り閾値電圧を検出する場合の表示装置の動作を示すタイミングチャートである。 図１０は、実施の形態３に係る表示装置が有する発光画素の詳細な構成を示す回路図である。 図１１は、表示装置の動作を示すタイミングチャートである。 図１２は、発光画素の電流の流れを模式的に示す図である。 図１３は、本発明に係る表示装置を内蔵した薄型フラットＴＶの外観図である。

（実施の形態１）
本発明の実施の形態１に係る表示装置は、行列状に配置された複数の発光画素を備える表示装置であって、前記表示装置は、前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、前記複数の発光画素の列ごとに対応して設けられた信号線とを備え、前記複数の発光画素のそれぞれは、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、電流が流れることにより発光する発光素子と、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、一端が前記駆動トランジスタのゲート端子に接続され、他端が前記駆動トランジスタの前記ソース端子及び前記ドレイン端子の前記一方に接続された容量素子とを備え、前記リセットトランジスタのソース端子及びドレイン端子の他方は、前記複数の発光画素のいずれかの行に対応して設けられたゲート線に接続されている。

これにより、発光画素当たり３つのトランジスタで、電源線を走査することなく、駆動トランジスタの閾値電圧を検出し、その閾値電圧を補償して発光素子を発光させることができる。このように、駆動トランジスタの閾値電圧のばらつきを補償するので、輝度ムラが解消できる。

以下、本発明の実施の形態１に係る表示装置について、図面を参照しながら説明する。

図１は、実施の形態１に係る表示装置の構成を示すブロック図である。

同図に示す表示装置１００は、例えば、有機ＥＬ素子を用いたアクティブマトリクス型の有機ＥＬ表示装置であり、行列状に配置された複数の発光画素１１０と、行走査部１２０と、信号線駆動部１３０と、タイミング制御部１４０とを備える。

発光画素１１０は、例えばｎ行×ｍ列の行列状に配置され、信号線１１１、ゲート線１１２及びリセット線１１３を介して行走査部１２０及び信号線駆動部１３０から出力されるゲートパルス、リセットパルス及び信号電圧に応じて駆動トランジスタの閾値電圧を補償して発光する。

行走査部１２０は、複数の発光画素１１０の行ごとに対応して設けられたゲート線１１２及びリセット線１１３に接続され、各ゲート線１１２及び各リセット線１１３に走査信号を出力することで、複数の発光画素１１０を行単位で順次走査する。具体的には、行走査部１２０は、各ゲート線１１２を走査するゲート線駆動部１２１と、各リセット線１１３を走査するリセット線駆動部１２２とを有する。ゲート線駆動部１２１は、各ゲート線１１２に対応するゲートパルスＧａｔｅ［ｋ］（ｋは、１≦ｋ≦ｍを満たす整数）を出力することにより、各ゲート線１１２に対応する発光画素１１０への基準電圧及び基準電圧より大きい信号電圧を選択的に対応する発光画素１１０へ供給する。リセット線駆動部１２２は、各リセット線１１３に対応するリセットパルスＲｓｔ［ｋ］を出力することにより、各リセット線１１３に対応する発光画素１１０へゲート線１１２の電圧、すなわちゲートパルスＧａｔｅ［ｋ］のハイレベル電圧またはローレベル電圧を印加するタイミングを制御する。

信号線駆動部１３０は、各信号線１１１に接続され、各信号線１１１に対応する信号電圧Ｖｄａｔａ（例えば、２〜８Ｖ）又はリセット電圧Ｖｒｅｓｅｔ（例えば、０Ｖ）を信号線電圧Ｓｉｇ［ｊ］（ｊは、１≦ｋ≦ｎを満たす整数）として供給する。信号電圧Ｖｄａｔａは、発光画素１１０の発光輝度に対応する電圧であり、リセット電圧Ｖｒｅｓｅｔは、発光画素１１０を消光するため又は駆動トランジスタの閾値電圧を検出するための電圧である。

タイミング制御部１４０は、行走査部１２０及び信号線駆動部１３０に駆動タイミングを指示する。なお、行走査部１２０、信号線駆動部１３０及びタイミング制御部１４０は、本発明の駆動部である。

次に、発光画素１１０の詳細な構成について説明する。なお、以下では、１つの発光画素１１０の構成について説明するが、図１に示した複数の発光画素１１０それぞれは同様の構成を有する。また、当該発光画素１１０に対応するゲート線１１２に対してゲート線駆動部１２１から出力されるゲートパルスＧａｔｅ［ｋ］を単にゲートパルスＧａｔｅとし、当該発光画素１１０に対応するリセット線１１３に対してリセット線駆動部１２２から出力されるリセットパルスＲｓｔ［ｋ］を単にリセットパルスＲｓｔとし、当該発光画素１１０に対応する信号線１１１に対して供給される信号線電圧Ｓｉｇ［ｊ］を単に信号線電圧Ｓｉｇとする。

図２は、図１に示した発光画素１１０の詳細な構成を示す回路図である。なお、同図には、発光画素１１０に対応する信号線１１１、ゲート線１１２及びリセット線１１３も示されている。

発光画素１１０は、発光素子ＯＬＥＤと、行選択トランジスタＴ１と、リセットトランジスタＴ２と、駆動トランジスタＴ３と、容量素子ＣＳとを備える。

発光素子ＯＬＥＤは、電流が流れることにより発光する素子であり、アノードが駆動トランジスタのソース端子に接続され、カソードが電圧ＶＳＳ（例えば、０Ｖ）の電源線に接続された、例えば有機ＥＬ素子である。この発光素子ＯＬＥＤは、信号線１１１及び行選択トランジスタＴ１を介して駆動トランジスタＴ３のゲート端子に信号電圧Ｖｄａｔａが印加されることにより流れる電流により発光する。よって、発光素子ＯＬＥＤの輝度は、信号線１１１に印加される信号電圧Ｖｄａｔａの大きさに対応する。

行選択トランジスタＴ１、リセットトランジスタＴ２及び駆動トランジスタＴ３は、例えばｎ型のＴＦＴ（薄膜トランジスタ）である。

行選択トランジスタＴ１は、本発明の第１スイッチングトランジスタであって、ゲート線１１２の電圧に応じて、駆動トランジスタＴ３の制御端子であるゲート端子に信号電圧を印加するかしないかを切り替える。具体的には、行選択トランジスタＴ１は、ゲート端子がゲート線１１２に接続され、ソース端子及びドレイン端子の一方が信号線１１１に接続され、ソース端子及びドレイン端子の他方が駆動トランジスタＴ３のゲート端子に接続されている。よって、行選択トランジスタＴ１は、ゲート線１１２に印加されている電圧に応じて、信号線１１１と駆動トランジスタＴ３のゲート端子との導通及び非導通を切り替える。つまり、行選択トランジスタＴ１は、ゲートパルスＧａｔｅがハイレベルの期間、信号線１１１に印加されている基準電圧Ｖｒｅｓｅｔ又は信号電圧Ｖｄａｔａを駆動トランジスタＴ３のゲート端子に供給する。

リセットトランジスタＴ２は、駆動トランジスタＴ３の閾値電圧を検出するために、駆動トランジスタＴ３のソース端子の電圧であるＶ２を設定する。具体的には、リセットトランジスタＴ２は、ゲート端子がリセット線１１３に接続され、ソース端子及びドレイン端子の一方がゲート線１１２に接続され、ソース端子及びドレイン端子の他方が駆動トランジスタＴ３のソース端子に接続されている。よって、リセットトランジスタＴ２は、リセットパルスＲｓｔがハイレベルの期間に、ゲート線１１２と駆動トランジスタＴ３のソース端子とを導通することで、ゲート線１１２の電圧をＶ２の電圧に設定する。

駆動トランジスタＴ３は、発光素子ＯＬＥＤに電流を供給する。具体的には、駆動トランジスタＴ３は、ゲート端子が行選択トランジスタＴ１を介して信号線１１１に接続され、ドレイン端子が電圧ＶＤＤ（例えば、１０Ｖ）の電源線に接続され、ソース端子が発光素子ＯＬＥＤのアノードに接続されている。駆動トランジスタＴ３は、ゲート端子に供給された電圧を、その電圧の大きさに応じた電流に変換する。よって、駆動トランジスタＴ３は、ゲート線１１２の電圧がハイレベルの期間に信号線１１１に供給されている電圧、すなわち基準電圧Ｖｒｅｓｅｔ又は信号電圧Ｖｄａｔａに応じた電流を発光素子ＯＬＥＤに供給する。

ただし、基準電圧Ｖｒｅｓｅｔに応じた電流は発光素子ＯＬＥＤを発光させるには不十分であり、駆動トランジスタＴ３のゲート端子の電圧であるＶ１が基準電圧Ｖｒｅｓｅｔの場合には、発光素子ＯＬＥＤは発光しない。一方、Ｖ１が信号電圧Ｖｄａｔａの場合には、発光素子ＯＬＥＤが発光するために十分な電流が流れ、発光素子ＯＬＥＤは信号電圧Ｖｄａｔａに応じた輝度で発光する。

容量素子ＣＳは、一端が駆動トランジスタＴ３のゲート端子に接続され、他端が駆動トランジスタＴ３のソース端子に接続されていることで、駆動トランジスタＴ３のゲート−ソース間の電圧を保持する。つまり、この容量素子ＣＳは、駆動トランジスタＴ３の閾値電圧を保持することが可能である。

次に、上述した表示装置１００の駆動方法について図３及び図４を用いて説明する。

図３は、実施の形態１に係る表示装置１００の動作を示すタイミングチャートである。同図においては、横軸は時間を示し、縦方向には上から順に、ゲートパルスＧａｔｅ、リセットパルスＲｓｔ、駆動トランジスタＴ３のゲート端子の電圧であるＶ１、駆動トランジスタＴ３のソース端子の電圧であるＶ２、及び信号線１１１に印加される信号線電圧Ｓｉｇの波形が示されている。

図４は、実施の形態１に係る表示装置１００の発光画素１１０における電流の流れを模式的に示す図である。ここで、ゲートパルスＧａｔｅのハイレベル電圧をＶＧａｔｅ（Ｈ）、ゲートパルスＧａｔｅのローレベル電圧をＶＧａｔｅ（Ｌ）、リセットパルスＲｓｔのハイレベル電圧をＶＲｓｔ（Ｈ）、リセットパルスＲｓｔのローレベル電圧をＶＲｓｔ（Ｌ）とする。

時刻ｔ０以前において、発光素子ＯＬＥＤは直前の垂直期間における信号電圧Ｖｄａｔａに応じて発光している。具体的には、Ｖ１が直前の垂直期間における信号電圧Ｖｄａｔａとなっており、その信号電圧Ｖｄａｔａにより駆動トランジスタＴ３が発光素子ＯＬＥＤへ駆動電流を供給している。

次に、時刻ｔ０（リセット［１］期間の開始時刻）において、ゲートパルスＧａｔｅをローレベルからハイレベルにすることで、行選択トランジスタＴ１をオンさせる。ＶＧａｔｅ（Ｌ）は例えば−５Ｖであり、ＶＧａｔｅ（Ｈ）は例えば１２Ｖである。

行選択トランジスタＴ１がオンすることで、信号線１１１と駆動トランジスタＴ３のゲート端子とが導通し、Ｖ１は、信号線１１１に供給されている電圧と等しくなる。時刻ｔ０においては、信号線１１１の電圧は基準電圧であるＶｒｅｓｅｔであるので、リセット［１］期間に、Ｖ１はＶｒｅｓｅｔへと遷移する。ここで、Ｖｒｅｓｅｔの電圧は以下の式１の条件を満たす電圧とする。ただし、Ｖｔｈ（ＥＬ）は、発光素子ＯＬＥＤの発光開始電圧であり、Ｖｔｈ（ＴＦＴ）は、駆動トランジスタＴ３のゲート端子−ソース端子間の閾値電圧である。

Ｖｒｅｓｅｔ＜Ｖｔｈ（ＥＬ）＋Ｖｔｈ（ＴＦＴ） （式１）
つまり、Ｖｒｅｓｅｔは、発光素子ＯＬＥＤを確実に消光させる電圧である。

また、このとき、リセットパルスＲｓｔはローレベルであるので、リセットトランジスタＴ２はオフされている。このとき、駆動トランジスタＴ３は、ゲート端子に印加されている電圧が前フレームの信号電圧より低い基準電圧Ｖｒｅｓｅｔとなる為、発光素子に供給できる電流は減少する。これにより、Ｖ２は直前のフレーム期間における発光電位から発光素子ＯＬＥＤの発光開始電圧Ｖｔｈ（ＥＬ）へと遷移する。

次に、時刻ｔ１（リセット［２］期間の開始時刻）において、ゲートパルスＧａｔｅをローレベル、リセットパルスＲｓｔをハイレベルとする。ゲートパルスＧａｔｅがローレベルとなることで、行選択トランジスタＴ１はオフし、信号線１１１と駆動トランジスタＴ３のゲート端子とは非導通となる。一方、リセットパルスＲｓｔがハイレベルとなることで、リセットトランジスタＴ２はオンし、ゲート線１１２と駆動トランジスタＴ３のソース端子とは導通する。よって、Ｖ２は、ゲートパルスＧａｔｅのローレベル電圧ＶＧａｔｅ（Ｌ）となる。ここで、ＶＧａｔｅ（Ｌ）は以下の式２を満たす電圧とする。

ＶＧａｔｅ（Ｌ）＜Ｖｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ） （式２）
また、Ｖ１の電圧は、駆動トランジスタＴ３のゲート端子と発光素子ＯＬＥＤのアノードとの間に挿入された容量素子ＣＳにより、リセット［１］期間からリセット［２］期間におけるＶ２の電圧変動と同じだけ変化する。具体的には、リセット［１］期間からリセット［２］期間にかけて、Ｖ２の電圧はＶＧａｔｅ（Ｌ）−Ｖｔｈ（ＥＬ）だけ変動したので、Ｖ１の電圧は、リセット［１］期間の電圧にその変動分を加算したＶｒｅｓｅｔ＋ＶＧａｔｅ（Ｌ）−Ｖｔｈ（ＥＬ）となる。

次に、時刻ｔ２（リセット［２］期間の終了時刻）において、リセットパルスＲｓｔがローレベルとなることでリセットトランジスタＴ２がオフするので、ゲート線１１２と駆動トランジスタＴ３のソース端子とは非導通となる。よって、容量素子ＣＳには、このときのＶ１とＶ２との電位差が保持される。

図３の時刻ｔ０〜ｔ２に示すリセット期間では、容量素子ＣＳの一端には信号線１１１から基準電圧Ｖｒｅｓｅｔを設定し、前記容量素子ＣＳの他端には固定電圧を設定して、容量素子ＣＳに所定の電位差の電圧を設定する必要がある。このリセット期間をリセット［１］期間であるＴ１期間（時刻ｔ０〜ｔ１）とリセット［２］期間であるＴ２期間（時刻ｔ１〜ｔ２）と二つの期間に区分けし、期間Ｔ１では、容量素子ＣＳの一端に基準電圧Ｖｒｅｓｅｔを設定し、一方、期間Ｔ２では、容量素子ＣＳの他端に固定電圧を設定する。

ここで、期間Ｔ１では、容量素子ＣＳの一端に信号線１１１から基準電圧Ｖｒｅｓｅｔを設定するため、ゲート線１１２にハイレベル電圧ＶＧａｔｅ（Ｈ）を供給して行選択トランジスタＴ１をオンにする必要がある。一方、期間Ｔ２では容量素子ＣＳの一端に設定された基準電圧Ｖｒｅｓｅｔを固定するため、ゲート線１１２にローレベル電圧ＶＧａｔｅ（Ｌ）を供給して行選択トランジスタＴ１をオフにする必要がある。ゲート線１１２にローレベル電圧ＶＧａｔｅ（Ｌ）を供給する際、ゲート線１１２は行単位にて配置されているため、行単位にローレベル電圧ＶＧａｔｅ（Ｌ）が供給される。このことは、Ｔ２期間では行単位に固定電圧ＶＧａｔｅ（Ｌ）が設定されたのと同じ状態になることに意味する。

そこで、リセット期間の中で、容量素子ＣＳの他端に固定電圧を設定する期間Ｔ２では、前記ローレベル電圧ＶＧａｔｅ（Ｌ）が供給されて固定電位ＶＧａｔｅ（Ｌ）となった状態のゲート線１１２を所定の電源線に見立てて、前記ゲート線１１２に前記容量素子ＣＳの他端を接続するようにした。

これにより、ゲート線１１２を、固定電位ＶＧａｔｅ（Ｌ）を供給するための電源線として兼用し、前記容量素子ＣＳの他端には前記ゲート線１１２を介して固定電位ＶＧａｔｅ（Ｌ）を供給しているので、前記容量素子ＣＳの他端に固定電位ＶＧａｔｅ（Ｌ）を供給するための電源線を削減することができる。その結果、簡易な構成で前記容量素子ＣＳの他端に固定電位ＶＧａｔｅ（Ｌ）を設定できる。

次に、時刻ｔ３（Ｖｔｈ検出期間の開始時刻）において、ゲートパルスＧａｔｅがハイレベルとなることで、Ｖ１は再度Ｖｒｅｓｅｔとなる。このとき、Ｖ２には、容量素子ＣＳと、発光素子ＯＬＥＤのアノード−カソード間の寄生容量との容量比に応じた電位変動が生じる。その結果、Ｖ２は式３に示すような値となる。

Ｖ２＝αＶＧａｔｅ（L）＋（1−α）Ｖｔｈ（ＥＬ） （式３）
ただし、α＝Cel／（Ｃｓ＋Cel）である。また、Ｃｓは容量素子ＣＳの容量であり、Ｃｅｌは発光素子ＯＬＥＤのアノード−カソード間の寄生容量である。

またここで、各電圧及び容量は下記の式４及び式５を満たす。

VGate(L)−(VGate(L)−Vth(EL))・Cs/(Cs+Cel) ＜ Vth(EL) （式４）
Vreset−VGate(L)＋(VGate(L)−Vth(EL))・Cs/(Cs+Cel) ＞Vth(TFT) （式５）
式４では、時刻ｔ３において、容量比に応じた電位変動がＶ２に生じても、Ｖ２の電位がＯＬＥＤの閾値電圧Ｖｔｈ（ＥＬ）以下でＯＬＥＤに流れる電流が無視できる条件を示している。また式５では時刻ｔ３におけるＶ２の電位変動が生じても、駆動トランジスタＴ３には閾値電圧Ｖｔｈ（ＴＦＴ）以上の電位差が容量素子ＣＳに保持される条件を示している。式５において、Ｖ１とＶ２との電位差が駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）以上であれば、駆動トランジスタＴ３がオン状態となり、駆動トランジスタＴ３に電流が流れる。つまり、リセット［２］期間においてＶ２が式２を満たし、且つ時刻ｔ３において式４及び式５が満たされることで、駆動トランジスタＴ３に電流が流れる。この電流は、Ｖ１とＶ２との電位差が駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）になるまで流れる。

時刻ｔ４において、Ｖ１とＶ２との電位差がＶｔｈ（ＴＦＴ）となると駆動トランジスタＴ３はオフし、電流は流れなくなる。よって、ここで、容量素子ＣＳには駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）が保持される。

その後、時刻ｔ５〜ｔ６の書き込み期間において、信号線１１１に信号電圧Ｖｄａｔａを印加する。これにより、Ｖ１の電圧はＶｄａｔａとなり、時刻ｔ５におけるＶ２は式６となる。

V2=(1-α)・(Vdata−Vreset) + Vreset−Vth(TFT) （式６）
よって、Ｖ１とＶ２との電位差、すなわち駆動トランジスタＴ３のゲート−ソース端子間の電圧Ｖｇｓは、式７で示される。

Vgs＝α(Vdata−Vreset)+Vth(TFT) （式７）
つまり、書き込み期間において、Ｖｇｓには、信号電圧Ｖｄａｔａと基準電圧Ｖｒｅｓｅｔとの差に、閾値電圧Ｖｔｈ（ＴＦＴ）だけ加えた電圧、すなわち閾値電圧Ｖｔｈ（ＴＦＴ）を補償した電圧が書き込まれる。

次に、時刻ｔ６において、ゲートパルスＧａｔｅがローレベルとなるとＶｇｓに書き込まれた電圧に応じた電流が発光素子ＯＬＥＤへ流れる。つまり、閾値電圧Ｖｔｈ（ＴＦＴ）を補償した電圧に応じた電流が発光素子ＯＬＥＤへ流れるので、駆動トランジスタＴ３の特性のばらつきにより、同一の信号電圧Ｖｄａｔａを与えているにも関わらず輝度ムラが生じるという問題を解消できる。

以上のように、本実施の形態に係る表示装置１００は、リセットトランジスタＴ２をゲート線１１２と駆動トランジスタＴ３のソース端子との間に挿入し、ゲート線１１２に供給されるゲートパルスＧａｔｅのローレベルの電圧を駆動トランジスタＴ３の閾値電圧を検出するための電圧とした。

これにより、本実施の形態に係る表示装置１００は、発光画素１１０当たり３つのトランジスタで、電源線を走査することなく、駆動トランジスタＴ３の閾値電圧を検出し、その閾値電圧を補償して発光素子ＯＬＥＤを発光させることができる。このように、駆動トランジスタＴ３の閾値電圧のばらつきを補償するので、輝度ムラが解消できる。

また、ゲートパルスＧａｔｅのローレベル時の電圧は、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）以上基準電圧Ｖｒｅｓｅｔより低い電圧であるので、リセット［２］期間において、駆動トランジスタＴ３のソース端子の電圧を、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）以上基準電圧Ｖｒｅｓｅｔより低い電圧にできる。つまり、リセット［２］期間におけるＶ２の電圧すなわちＶＧａｔｅ（Ｌ）を、Ｖｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ）より低い電圧にできる。よって、その後のＶｔｈ検出期間において、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）の検出が確実に行える。

また、リセット［２］期間でゲートパルスＧａｔｅがローレベルとなる前に、リセット［１］期間において、ゲートパルスＧａｔｅをハイレベルかつリセットパルスＲｓｔをローレベルとする。これにより、発光素子ＯＬＥＤを消光できる。具体的には、リセット［１］期間を設けずにリセット［２］期間の動作を行った場合、駆動トランジスタＴ３のゲート端子には直前のフレーム期間における信号電圧Ｖｄａｔａが印加されているので、リセット期間［２］終了後、その信号電圧Ｖｄａｔａの設定値によっては、駆動トランジスタＴ３のゲート及びソース端子間電圧が閾値電圧Ｖｔｈ（ＴＦＴ）以上のままとなり、Ｖｄａｔａに応じた電流を流してしまう。その結果、発光素子ＯＬＥＤを消光することができない。上記説明のように、リセット［１］期間を設けることで、駆動トランジスタＴ３のゲート端子の電圧を基準電圧Ｖｒｅｓｅｔにするので、リセット［２］期間において駆動トランジスタＴ３のゲート及びソース端子間電圧を閾値電圧Ｖｔｈ（ＴＦＴ）以下となるオフ状態としながらＶ２の電圧を確実にゲートパルスＧａｔｅのローレベル電圧ＶＧａｔｅ［Ｌ］とできる。

なお、本実施の形態の表示装置１００は、複数の水平期間に亘り、閾値電圧の検出を行ってもよい。これにより、容量素子ＣＳに閾値電圧Ｖｔｈ（ＴＦＴ）を保持させるための期間を長くとれるので、容量素子ＣＳに保持される電圧が安定し、高精度な閾値電圧補償が実現できる。

（実施の形態１の変形例）
図５は、複数の水平期間に亘り閾値電圧を検出する場合の表示装置１００の動作を示すタイミングチャートである。同図において、横軸は時間を示し、上から順に１行目の発光画素に対応するゲート線１１２に印加されるゲートパルスＧａｔｅ［１］、リセット線１１３に印加されるリセットパルスＲｓｔ［１］、１行目の画素のＶ１［１］の電圧波形及び１行目の画素のＶ２［１］の電圧波形と、２〜６行目の発光画素のゲートパルスＧａｔｅ［２］〜Ｇａｔｅ［６］と、２〜６行目の発光画素のリセットパルスＲｓｔ［２］〜Ｒｓｔ［６］と、信号線１１１の信号線電圧Ｓｉｇとが示されている。なお、同図には、複数の発光画素１１０の１つの列に対応するタイミングチャートが示されている。また、行ごとに対応するゲートパルスＧａｔｅ［１］〜［ｍ］及びリセットパルスＲｓｔ［１］〜［ｍ］のうち、６行分のみが示されている。

信号線駆動部１３０は、信号線１１１に対し、各水平期間の後半は基準電圧Ｖｒｅｓｅｔを供給し、各水平期間の前半は各信号線１１１が対応する列の表示画素の信号電圧Ｖｄａｔａを供給する。また、ゲート線駆動部１２１及びリセット線駆動部１２２は、１水平期間ずつずらして、各ゲートパルスＧａｔｅ［１］〜［６］及び各リセットパルスＲｓｔ［１］〜［６］を各ゲート線１１２及び各リセット線１１３へ供給する。

まず時刻ｔ０〜ｔ２のリセット［１］期間及びリセット［２］期間において、ゲート線駆動部１２１及びリセット線駆動部１２２は、上記実施の形態１で説明したようにゲートパルスＧａｔｅ［１］を一度ハイレベルとした後でローレベルとし、リセットパルスＲｓｔ［１］をハイレベルとすることで、Ｖ２［１］の電圧を基準電圧Ｖｒｅｓｅｔから閾値電圧Ｖｔｈ（ＴＦＴ）分より低い電圧とする。なお、ゲート線駆動時刻ｔ０の１水平期間後の時刻ｔ１において、２行目のゲートパルスＧａｔｅ［２］がハイレベルとなり、２行目のリセット［１］期間が始まる。

次に、時刻ｔ３において、ゲートパルスＧａｔｅ［１］をハイレベルとすることで、Ｖ１が基準電圧となり、駆動トランジスタＴ３に電流が流れる。よって、Ｖ２が上昇し始める。

次に、時刻ｔ４において、２行目のリセット線１１３のリセットパルスＲｓｔ［２］及び３行目のゲート線１１２のゲートパルスＧａｔｅ［３］が立ち下がる。

以降、各水平期間の後半のみゲートパルスＧａｔｅ［１］がハイレベルとなることで、Ｖ２はＶｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ）へと遷移する。

上述したように、信号線１１１へは、各水平期間の後半においては基準電圧であるＶｒｅｓｅｔが供給され、各水平期間の前半においては対応する列の発光画素１１０の輝度に対応するＶｄａｔａが供給されている。

よって、Ｖｔｈ検出期間において、各ゲートパルスＧａｔｅ［１］〜Ｇａｔｅ［６］が各水平期間の後半にハイレベルとなることで、Ｖ１に基準電圧Ｖｒｅｓｅｔを供給するので、駆動トランジスタＴ３の閾値電圧を検出するために必要な期間の一部を確保できる。このように、各ゲートパルスＧａｔｅ［１］〜Ｇａｔｅ［６］は、水平期間の後半にハイレベルとなる動作を複数の水平期間に亘り繰り返すことで、閾値電圧の検出に必要な時間を十分に確保することができる。

一方、各ゲートパルスＧａｔｅ［１］〜Ｇａｔｅ［６］は、各水平期間の前半にローレベルとなることで、各水平期間の前半は信号線１１１と駆動トランジスタＴ３のゲート端子とを非導通とし、信号電圧Ｖｄａｔａが供給されないようにする。

以上のように、本変形例に係る表示装置は、各水平期間の後半を閾値電圧Ｖｔｈ（ＴＦＴ）の検出期間とし、それを複数の水平期間に亘り繰り返すことで、閾値電圧Ｖｔｈ（ＴＦＴ）の検出に必要な期間を確保している。よって、容量素子ＣＳに保持される電圧が安定し、その結果、高精度な閾値電圧補償ができる。

なお、図５においては、Ｖｔｈ検出期間を４水平期間としたが、Ｖｔｈ検出期間に要する水平期間は４水平期間に限らず、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）を検出するのに、十分な時間が確保されていれば良い。

（実施の形態２）
実施の形態２の表示装置は、実施の形態１の表示装置１００とほぼ同じであるが、リセットトランジスタが駆動トランジスタのソース端子と次の行に設けられたゲート線との間に挿入されている点が異なる。これにより、ゲート線をアクティブ状態にし、かつリセット線をアクティブ状態とした場合であっても、駆動トランジスタのソース端子の電圧を次の行のゲート線の電圧とできるので、次の行のゲート線の電圧を駆動トランジスタの閾値電圧分以上基準電圧より低い電圧とすることで、駆動トランジスタの閾値電圧の検出が確実に行うことが可能となる。つまり、リセットトランジスタを同じ行のゲート線と接続した場合と比較して、発光素子の消光と、駆動トランジスタのソース端子の電圧の設定とが同時にできるので、１フレーム期間において、より多くの時間を駆動トランジスタの閾値電圧の検出に割り当てることができる。以下、実施の形態２に係る表示装置が実施の形態１に係る表示装置１００と比較して異なる点を中心に述べる。

以下、本発明の実施の形態２に係る表示装置について、図面を参照しながら説明する。

図６は、実施の形態２に係る表示装置の構成を示すブロック図である。

同図に示す表示装置２００は、図１に示した表示装置１００と比較して、さらに、各発光画素２１０が次の行のゲート線１１２と接続されている点が異なる。また、表示装置２００はさらに、ダミーゲート線２０１を備える。

ダミーゲート線２０１は、複数の発光画素２１０の最終行の発光画素２１０に接続され、ゲート線１１２と同様にゲート線駆動部１２１により走査される。ゲート線駆動部１２１は、ダミーゲート線２０１に対し、ゲートパルスＧａｔｅ［ｍ］を１水平期間遅らせたパルスであるゲートパルスＧａｔｅ［ｄ］を出力する。

図７は、図６に示した発光画素２１０の詳細な構成を示す回路図である。なお、同図に示す発光画素２１０はｋ行目に設けられた発光画素２１０である。また、同図には、発光画素２１０に対応する信号線１１１と、ｋ行目のゲート線であるゲート線１１２（ｋ）及びｋ＋１行目のゲート線であるゲート線１１２（ｋ＋１）と、リセット線１１３も示されている。

同図に示す発光画素２１０は、図２に示した発光画素１１０と比較して、リセットトランジスタＴ２に代わり、リセットトランジスタＴ２’を備える。このリセットトランジスタＴ２’は、実施の形態１に示した発光画素１１０のリセットトランジスタＴ２と比較して、駆動トランジスタＴ３のソース端子と次の行のゲート線１１２（ｋ＋１）との間に挿入されている。

このような構成とすることで、本実施の形態に係る表示装置２００の発光画素２１０は、駆動トランジスタＴ３のソース端子の電位、すなわちＶ２、を次の行のゲート線１１２（ｋ＋１）の電圧を利用して設定することができる。

図８は、実施の形態２に係る表示装置２００の動作を示すタイミングチャートである。同図の縦軸には、図３のタイミングチャートと比較して、さらに次の行のゲート線１１２（ｋ＋１）に供給されるゲートパルスＧａｔｅ［ｋ＋１］が示されている。なお、ゲートパルスＧａｔｅ［ｋ＋１］のローレベルの電圧は、Ｖｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ）より低い値を示す電圧である。

まず、時刻ｔ０において、ゲートパルスＧａｔｅ［ｋ］はローレベルからハイレベルへと立ち上がる。また、リセットパルスＲｓｔもローレベルからハイレベルへと立ち上がる。これにより、行選択トランジスタＴ１がオンし、同時にリセットトランジスタＴ２’もオンする。

このとき、リセットトランジスタＴ２’は次の行のゲート線１１２（ｋ＋１）と駆動トランジスタＴ３のソース端子とを導通するので、Ｖ２は、次の行のゲート線１１２（ｋ＋１）に供給されているゲートパルスＧａｔｅ［ｋ＋１］の電圧となる。この時刻ｔ０において、次の行のゲートパルスＧａｔｅ［ｋ＋１］はローレベルであるので、Ｖ２はＶＧａｔｅ（Ｌ）となる。

また、Ｖ１は、行選択トランジスタＴ１がオンすることにより信号線１１１の電圧となる。時刻ｔ１において、信号線の電圧は基準電圧Ｖｒｅｓｅｔであるから、Ｖ１はＶｒｅｓｅｔへと遷移する。

このように、本実施の形態の表示装置２００は、発光画素の同一行のゲートパルスＧａｔｅ［ｋ］をハイレベルとし、かつリセットパルスＲｓｔをハイレベルとした場合であっても、駆動トランジスタＴ３のソース端子の電圧を次の行のゲート線１１２（ｋ＋１）の電圧とできる。ここで、次の行のゲートパルスＧａｔｅ［ｋ＋１］がローレベルであり、このローレベルの電圧がＶｒｅｓｅｔ−Ｖｔｈ（ＴＦＴ）よりも低い電圧であることにより、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）の検出を確実にできる。

よって、実施の形態１に係る表示装置１００ではＶｔｈ検出期間の前に、リセット［１］期間及びリセット［２］期間が必要であったが、本実施の形態に係る表示装置２００では、表示装置１００と比較して、半分の期間で閾値電圧検出のための予備動作を行える。

具体的には、図８の時刻ｔ０〜ｔ１に示すリセット期間では、容量素子ＣＳの一端には信号線１１１から基準電圧Ｖｒｅｓｅｔを設定し、前記容量素子ＣＳの他端には固定電圧を設定して、容量素子ＣＳに所定の電位差の電圧を設定する必要がある。実施の形態１の表示装置１００では、容量素子ＣＳに所定の電位差の電圧を設定するために、リセット［１］期間である図３の時刻ｔ０〜ｔ１と、リセット［２］期間である図３の時刻ｔ１〜ｔ２との二つの期間に区分けして、容量素子ＣＳの一端に基準電圧Ｖｒｅｓｅｔを設定する期間と、容量素子ＣＳの他端に固定電圧を設定する期間とに分けていた。これに対し、本実施の形態では、容量素子ＣＳの一端に基準電圧Ｖｒｅｓｅｔを設定する期間と、容量素子ＣＳの他端に固定電圧を設定する期間とを同時にできる。

ここで、図８の時刻ｔ０〜ｔ１では、容量素子ＣＳの一端に基準電圧Ｖｒｅｓｅｔを供給するときに、行選択トランジスタＴ１をオンにする必要があり、ゲートパルスＧａｔｅ［ｋ］はハイレベル電圧ＶＧａｔｅ（Ｈ）とする必要がある。このとき、次の行に対応するゲートパルスＧａｔｅ［ｋ＋１］はローレベル電圧ＶＧａｔｅ（Ｌ）となっている。そこで、リセットトランジスタＴ２’をオンにすることにより、容量素子ＣＳの他端にゲートパルスＧａｔｅ［ｋ＋１］の電圧であるＶＧａｔｅ［Ｌ］が設定される。

つまり、実施の形態１において、閾値電圧検出のための予備動作は、当該動作を行っている発光画素１１０の属する行に対応するゲート線１１２を、固定電位ＶＧａｔｅ（Ｌ）を供給するための電源線として兼用していた。これに対し、本実施の形態で、閾値電圧検出のための予備動作を行っている発光画素２１０が属する行の次の行に対応するゲート線１１２を、固定電位ＶＧａｔｅ（Ｌ）を供給するための電源線として兼用する。これにより、本実施の形態の表示装置２００は、実施の形態１の表示装置１００と比較して、半分の期間で容量素子ＣＳの他端に固定電位ＶＧａｔｅ（Ｌ）を設定できる。つまり、表示装置１００と比較して、半分の期間で閾値電圧検出のための予備動作を行える。

次に、リセット期間の終了時刻である時刻ｔ１において、リセットパルスＲｓｔがローレベルとなることでリセットトランジスタＴ２’がオフするので、ゲート線１１２（ｋ＋１）と駆動トランジスタＴ３のソース端子とは非導通となる。よって、容量素子ＣＳには、このときのＶ１とＶ２との電位差が保持される。

以降の動作は、図３で示した実施の形態１に係る表示装置１００のタイミングチャートの時刻ｔ３以降と同様である。次の行のゲートパルスＧａｔｅ［ｋ＋１］は、時刻ｔ４でローレベルからハイレベルになる。つまり、時刻ｔ４から次の行のリセット期間が開始される。

なお、次の行のゲートパルスＧａｔｅ［ｋ＋１］は、リセットパルスＲｓｔがハイレベルの期間、すなわち少なくともリセット期間はローレベルであればよく、図８の駆動タイミングに限られない。

また、本実施の形態の表示装置２００は、実施の形態１の変形例と同様に複数の水平期間に亘り、閾値電圧の検出を行ってもよい。

（実施の形態２の変形例）
図９は、複数の水平期間に亘り閾値電圧を検出する場合の表示装置２００の動作を示すタイミングチャートである。

同図に示すタイミングチャートは、図５に示したタイミングチャートと比較して、リセットに要する期間が１水平期間となっている。このように、閾値電圧検出のための予備動作を半分の期間で行うことで、実施の形態１と比較して、Ｖｔｈ検出期間をより長い期間とすることができるので、高精度な閾値電圧補償を実現できる。なお、図９においては、Ｖｔｈ検出期間を５水平期間としたが、Ｖｔｈ検出期間に要する水平期間は５水平期間に限らず、駆動トランジスタＴ３の閾値電圧Ｖｔｈ（ＴＦＴ）を検出するのに、十分な時間が確保されていれば良い。

（実施の形態３）
実施の形態３の表示装置は、実施の形態１の表示装置１００とほぼ同じであるが、リセットトランジスタのソース端子及びドレイン端子の一方、及び、容量素子の他端が、駆動トランジスタのソース端子及びドレイン端子の一方に所定の素子を介して接続されている点が異なる。

具体的には、本実施の形態の表示装置が備える複数の発光画素のそれぞれは、実施の形態１の表示装置１００が備える複数の発光画素のそれぞれと比較して、さらに、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方がリセットトランジスタのソース端子及びドレイン端子の一方と容量素子の他端とに接続され、ソース端子及びドレイン端子の他端が駆動トランジスタのソース端子及びドレイン端子の一方に接続された第２スイッチングトランジスタを備える。

以下、実施の形態３に係る表示装置について、図面を参照しながら説明する。

図１０は、実施の形態３に係る表示装置が有する発光画素の詳細な構成を示す回路図である。なお、同図には、発光画素３１０に対応する信号線１１１、ゲート線１１２、リセット線１１３及びマージ線３０１も示されている。また、図１０には本実施の形態に係る表示装置が有する複数の発光画素のうちの１つの発光画素の構成について説明するが、他の発光画素も同様の構成を有する。

まず、本実施の形態に係る表示装置の構成について説明する。

本実施の形態に係る表示装置は、図１に示した表示装置１００とほぼ同じ構成を有するが、表示装置１００と比較して、発光画素１１０に代わり発光画素３１０を有し、さらに、複数の発光画素３１０の行ごとに対応して設けられたマージ線３０１を有する点が異なる。

マージ線３０１は、複数の発光画素３１０の行ごとに対応して設けられ、行走査部１２０からマージパルスＭｅｒｇｅが出力される。言い換えると、本実施の形態の表示装置における行走査部は、実施の形態１の表示装置１００における行走査部１２０と比較して、さらに、各マージ線３０１にマージパルスＭｅｒｇｅを出力することで、複数の発光画素３１０を行単位で順次走査する。

次に、図１０に示す発光画素の構成について説明する。

発光画素３１０は、実施の形態１に係る表示装置１００が有する発光画素１１０と比較して、リセットトランジスタＴ２のソース端子及びドレイン端子の一方、及び、容量素子ＣＳの他端が、駆動トランジスタＴ３のソース端子にマージトランジスタＴｍを介して接続されている点が異なる。具体的には、発光画素３１０は、発光画素１１０と比較して、さらに、マージトランジスタＴｍ及びマージ容量ＣＳｍを備える。

マージトランジスタＴｍは、本発明の第２スイッチングトランジスタであって、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方がリセットトランジスタＴ２のソース端子及びドレイン端子の一方と容量素子ＣＳの他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が駆動トランジスタＴ３のソース端子に接続されている、例えばｎ型のＴＦＴである。このマージトランジスタＴｍのゲート端子は、マージ線３０１に接続されている。つまり、マージトランジスタＴｍは、マージ線３０１に供給されるマージパルスＭｅｒｇｅに応じてオン及びオフする。

マージ容量ＣＳｍは、マージトランジスタＴｍ、容量素子ＣＳ及びリセットトランジスタＴ２の接続点と、電圧ＶＳＳの電源線との間に挿入される。

このような構成とすることで、複数の発光画素３１０を有する本実施の形態に係る表示装置は、発光素子ＯＬＥＤの寄生容量のばらつきによる、駆動トランジスタＴ３が発光素子ＯＬＥＤに供給する電流である画素電流の変動を抑制できる。例えば、信号線駆動部１３０が複数の発光画素３１０に同一の信号電圧を供給した場合に、各発光画素３１０の発光素子ＯＬＥＤと駆動トランジスタＴ３との接続点の電位のばらつきを抑制することが可能となる。よって、発光素子ＯＬＥＤの寄生容量の影響を低減し、信号電圧に応じた正確な発光輝度で発光素子ＯＬＥＤを発光させることができる。

次に、本実施の形態に係る表示装置の駆動方法について図１１及び図１２を用いて説明する。

図１１は、実施の形態３に係る表示装置の動作を示すタイミングチャートである。同図の縦軸には、図３のタイミングチャートと比較して、さらにマージ線３０１に供給されるマージパルスＭｅｒｇｅが示されている。なお、図３において、Ｖ２は駆動トランジスタＴ３のソース端子の電位であるとしたが、図１１において、Ｖ２は、リセットトランジスタＴ２のソース端子及びドレイン端子の一方と容量素子ＣＳの他端との接続点の電位である。

図１１に示す各波形のうち、ゲートパルスＧａｔｅ、リセットパルスＲｓｔ及び信号線電圧Ｓｉｇの波形は、図３に示した実施の形態１に係る表示装置１００のゲートパルスＧａｔｅ、リセットパルスＲｓｔ及び信号線電圧Ｓｉｇの波形と同じである。よって、マージパルスＭｅｒｇｅと、Ｖ１及びＶ２の波形を中心に説明する。

まず、時刻ｔ５までの期間において、マージパルスＭｅｒｇｅをハイレベルとしていることで、マージトランジスタＴｍをオンさせている。マージトランジスタＴｍがオンしていることで、駆動トランジスタＴ３のソース端子と、容量素子ＣＳの他端とが導通している。つまり、時刻ｔ５までの期間において、発光画素３１０は発光画素１１０と等価である。

図１２は、実施の形態３に係る表示装置の発光画素３１０における電流の流れを模式的に示す図である。ここで、マージパルスＭｅｒｇｅのハイレベル電圧をＶＭｅｒｇｅ（Ｈ）、マージパルスＭｅｒｇｅのローレベル電圧をＶＭｅｒｇｅ（Ｌ）とする。

上述したように、時刻ｔ５までの発光画素３１０の動作は図３に示した発光画素１１０の時刻ｔ５までの動作と同様であるので、図１２（ａ）〜（ｃ）における電流の流れは図４（ａ）〜（ｃ）に示す電流の流れと同様である。

次に、時刻ｔ５において、マージパルスＭｅｒｇｅはハイレベルからローレベルへと立ち下がる。これにより、マージトランジスタＴｍがオフする。マージパルスＭｅｒｇｅがハイレベルからローレベルへと立ち下がるタイミングは、Ｖ１とＶ２との電位差がＶｔｈ（ＴＦＴ）となり駆動トランジスタＴ３に流れる電流が止まってからであればよく、図１１に示したタイミングに限らない。

その後、時刻ｔ６〜ｔ７（図３の時刻ｔ５〜ｔ６に対応）の書き込み期間において、マージパルスＭｅｒｇｅをローレベルとしたままで、信号線１１１に信号電圧を印加する。

このように発光画素３１０に信号電圧が印加されたとき、容量素子ＣＳの他端の電位であるＶ２は、容量素子ＣＳの一端に印加される信号電圧、マージ容量ＣＳｍに接続されている電源線の電圧ＶＳＳ、容量素子ＣＳの容量Ｃｓ、及び、マージ容量ＣＳｍの容量Ｃｓｍによって決定される。つまり、Ｖ２は、容量素子ＣＳの容量Ｃｓと、マージ容量ＣＳｍの容量Ｃｓｍとの容量分配によって規定される。

これに対し、実施の形態１に係る表示装置１００の発光画素１１０に信号電圧が印加されたとき、Ｖ２の電位は、Ｖ１に印加される信号電圧、発光素子ＯＬＥＤのカソードに接続されている電源線の電圧ＶＳＳ、容量素子ＣＳの容量Ｃｓ、及び、発光素子ＯＬＥＤの寄生容量によって決定される。つまり、Ｖ２の電位は、容量素子ＣＳの容量Ｃｓと、発光素子ＯＬＥＤの寄生容量とによって規定される。しかしながら、発光素子ＯＬＥＤのアノード−カソード間の寄生容量は発光素子ＯＬＥＤごとにばらつきを有するので、複数の発光画素１１０に同一の信号電圧を供給した場合であっても、発光画素１１０間の、発光素子ＯＬＥＤと駆動トランジスタＴ３との接続点の電位は同一とはならず、ばらつきを有する。したがって、発光素子ＯＬＥＤと駆動トランジスタＴ３との接続点の電位のばらつきにより、発光素子ＯＬＥＤに供給される電流もばらつく。

本実施の形態に係る表示装置の発光画素３１０は、容量素子ＣＳの他端と、駆動トランジスタＴ３のソース端子とをマージトランジスタＴｍを介して接続し、マージトランジスタＴｍをオフしている期間に発光画素３１０に信号電圧を書き込むことにより、Ｖ２の電位に対する発光素子ＯＬＥＤの寄生容量の影響を低減できる。

また、発光画素３１０に信号電圧を書き込んでいる期間においてマージトランジスタＴｍはオフしているので、容量素子ＣＳの自己放電電流を抑制できる。よって、実施の形態１の表示装置１００における発光画素と比較して、駆動トランジスタＴ３の閾値をより精度良く検出し、補正できる。

次に、時刻ｔ７において、ゲートパルスがローレベルとなって行選択トランジスタＴ１がオフすることにより、駆動トランジスタＴ３のゲート端子に供給されている電圧に応じた電流が発光素子ＯＬＥＤへ流れ始める。そして、時刻ｔ８において、マージパルスＭｅｒｇｅをローレベルからハイレベルに立ち上げ、マージトランジスタＴｍをオンすることにより、駆動トランジスタＴ３のソース端子と容量素子Ｃｓとが接続される。これにより、発光素子ＯＬＥＤには、駆動トランジスタＴ３のゲート−ソース端子間の電圧Ｖｇｓに応じた電流が流れる。換言すれば、発光素子ＯＬＥＤには、時刻ｔ６〜ｔ７の書き込み期間において、発光素子ＯＬＥＤの寄生容量の影響が低減された電位Ｖ２と、電位Ｖ１との電位差に応じた電流が流れる。その結果、発光素子ＯＬＥＤの寄生容量の影響を低減し、信号電圧に正確に応じた電流が発光素子ＯＬＥＤに流れる。よって、信号電圧に応じて精度良く発光素子を発光させることができる。

このように、マージトランジスタＴｍは、駆動トランジスタＴ３の閾値を検出する期間である時刻ｔ３〜ｔ４では継続してオンし、閾値の検出後の時刻ｔ５ではオンからオフに切り替わり、書き込み期間である時刻ｔ６〜ｔ７では継続してオフし、書き込み期間後（時刻ｔ７以降）の時刻ｔ８にオフからオンに切り替わる。

以上のように、本実施の形態の表示装置が備える複数の発光画素３１０のそれぞれは、実施の形態１の表示装置１００が備える複数の発光画素１１０のそれぞれと比較して、さらに、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方がリセットトランジスタＴ２のソース端子及びドレイン端子の一方と容量素子ＣＳの他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が駆動トランジスタＴ３のソース端子に接続されたマージトランジスタＴｍを備える。

これにより、発光素子ＯＬＥＤの寄生容量のばらつきによる、駆動トランジスタＴ３が発光素子ＯＬＥＤに供給する電流である画素電流の変動を抑制できる。つまり、信号線駆動部１３０が複数の発光画素３１０に同一の信号電圧を供給した場合に、各発光画素３１０の駆動トランジスタＴ３のゲート端子とソース端子との電位差のばらつきを抑制できる。

よって、発光素子ＯＬＥＤの寄生容量の影響を防止し、信号電圧に応じて精度良く発光素子ＯＬＥＤを発光させることができる。

なお、上記説明では、マージ容量ＣＳｍは、マージトランジスタＴｍ、容量素子ＣＳ及びリセットトランジスタＴ２の接続点と、電圧ＶＳＳの電源線にとの間に挿入されるとしたが、接続される電源線はＶＳＳに限らず固定電位であればよい。例えば、マージ容量ＣＳｍは、マージトランジスタＴｍ、容量素子ＣＳ及びリセットトランジスタＴ２の接続点と、電圧ＶＤＤの電源線との間に挿入されてもよい。

また、実施の形態３の表示装置の発光画素３１０のリセットトランジスタＴ２に代わり、実施の形態２の表示装置の発光画素２１０に示したリセットトランジスタＴ２’を備えてもよい。つまり、当該発光画素の次の行に対応するゲート線１１２と、容量素子ＣＳ、マージ容量ＣＳｍ及びマージトランジスタＴｍの接続点との間に挿入されたリセットトランジスタＴ２’を備えてもよい。

また、本実施の形態の表示装置では、１水平期間で閾値電圧を検出したが、実施の形態２の変形例と同様に、複数の水平期間に亘り閾値電圧を検出してもよい。

以上、本発明の実施の形態及び変形例に基づいて説明したが、本発明は、これら実施の形態及び変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態及び変形例に施したものや、異なる実施の形態及び変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。

例えば、実施の形態２に於いて、第一スイッチングトランジスタ、及びリセットトランジスタはそれぞれ、ゲート端子に印加されているパルスがハイレベルのときにオンするｎ型トランジスタとしたが、これらをｐ型トランジスタで構成し、ゲート線及びリセット線の極性を反転させても良い。

また、実施の形態３に於いて、マージ容量ＣＳｍは、マージトランジスタＴｍ、容量素子ＣＳ及びリセットトランジスタＴ２の接続点と、電圧ＶＳＳの電源線にとの間に挿入されるとしたが、マージ容量ＣＳｍは必ずしも電源線に接続される必要はない。例えばリセット線のローレベル出力期間を電源線に見立て、マージ容量のＣＳｍをリセット線と接続しても良い。

また、例えば、本発明に係る表示装置は、図１３に示すような薄型フラットＴＶに内蔵される。本発明に係る表示装置が内蔵されることにより、輝度ムラのない高精度な画像表示が可能な薄型フラットＴＶが実現される。

また、上記各実施の形態に係る表示装置は典型的には集積回路である一つのＬＳＩとして実現される。なお、各実施の形態に係る表示装置に含まれる各処理部は、個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。

ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。

また、集積回路化はＬＳＩに限るものではなく、表示装置に含まれる処理部の一部を、発光画素と同一の基板上に集積することも可能である。また、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

また、各実施の形態に係る表示装置に含まれる駆動部の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。また、本発明は、上記駆動部により実現される特徴的なステップを含む表示装置の駆動方法として実現してもよい。

さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。

また、上記説明では、表示装置がアクティブマトリクス型の有機ＥＬ表示装置ある場合を例に述べたが、本発明を、アクティブマトリクス型以外の有機ＥＬ表示装置に適用してもよいし、電流駆動型の発光素子を用いた有機ＥＬ表示装置以外の表示装置に適用してもよいし、液晶表示装置等の電圧駆動型の発光素子を用いた表示装置に適用してもよい。

また、上記実施の形態１の変形例および実施の形態２の変形例において、各水平期間の後半を閾値電圧の検出期間とし、前半を信号電圧の書き込み期間としたが、この検出期間及び書き込み期間のデューティ比は５０パーセントに限らない。例えば、書き込み期間が１水平期間の１０パーセントであり、検出期間が１水平期間の９０パーセントであってもよい。

また、上記実施の形態２において、ｍ行目の発光画素１１０が有するリセットトランジスタＴ２’はダミーゲート線２０１に接続されていたが、１行目からｍ行目までのゲート線１１２のいずれかに接続されていてもよい。

また、駆動トランジスタＴ３のソース端子と電源線との間に容量素子を備えても良い。

本発明に係る表示装置は、特に、ＴＦＴと組み合わせた大画面アクティブマトリクス型の有機ＥＬディスプレイパネルへの適用に有用である。

１００、２００ 表示装置
１１０、２１０、３１０ 発光画素
１１１ 信号線
１１２、１１２（ｋ）、１１２（ｋ＋１） ゲート線
１１３ リセット線
１２０ 行走査部
１２１ ゲート線駆動部
１２２ リセット線駆動部
１３０ 信号線駆動部
１４０ タイミング制御部
２０１ ダミーゲート線
３０１ マージ線
ＣＳ 容量素子
ＣＳｍ マージ容量
ＯＬＥＤ 発光素子
Ｔ１ 行選択トランジスタ
Ｔ２、Ｔ２’ リセットトランジスタ
Ｔ３ 駆動トランジスタ
Ｔｍ マージトランジスタ

Claims (16)

1. 行列状に配置された複数の発光画素を備える表示装置であって、
   前記表示装置は、
   前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、
   前記複数の発光画素の列ごとに対応して設けられた信号線とを備え、
   前記複数の発光画素のそれぞれは、
   ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、
   電流が流れることにより発光する発光素子と、
   ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、
   ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、
   一端が前記駆動トランジスタのゲート端子に接続され、他端が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された容量素子とを備え、
   前記リセットトランジスタのソース端子及びドレイン端子の他方は、前記複数の発光画素のいずれかの行に対応して設けられたゲート線に接続されている
   表示装置。
2. さらに、
   前記リセットトランジスタのソース端子及びドレイン端子の前記他方が接続されたゲート線を前記第１スイッチングトランジスタがオフするような非アクティブ状態にしている間に、前記リセット線を前記リセットトランジスタがオンするようなアクティブ状態にする駆動部を備える
   請求項１記載の表示装置。
3. 前記駆動部はさらに、複数の前記信号線に、基準電圧と、前記基準電圧より大きい信号電圧とを選択的に供給し、
   各ゲート線の非アクティブ状態における電圧は、前記駆動トランジスタの閾値電圧分以上前記基準電圧より低い電圧である
   請求項２記載の表示装置。
4. 前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、同じ行に設けられたゲート線に接続される
   請求項３記載の表示装置。
5. 前記駆動部はさらに、
   前記同じ行に設けられたゲート線を非アクティブにする前に、当該ゲート線を前記第１スイッチングトランジスタがオンするようなアクティブ状態、かつ前記リセット線を前記リセットトランジスタがオフするような非アクティブ状態にする
   請求項４記載の表示装置。
6. 前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、次の行に設けられたゲート線に接続される
   請求項３記載の表示装置。
7. 前記リセットトランジスタのソース端子及びドレイン端子の前記一方、及び、前記容量素子の前記他端は、前記駆動トランジスタのソース端子及びドレイン端子の前記一方に所定の素子を介して接続されている
   請求項１〜６のいずれか１項に記載の表示装置。
8. 前記複数の発光画素のそれぞれは、さらに、
   ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記リセットトランジスタのソース端子及びドレイン端子の前記一方と前記容量素子の前記他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された第２スイッチングトランジスタを備える
   請求項７記載の表示装置。
9. 前記駆動トランジスタ、前記第１スイッチングトランジスタ及び前記リセットトランジスタはそれぞれ、ｎ型のトランジスタ素子である
   請求項１〜８のいずれか１項に記載の表示装置。
10. 前記発光素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子である
    請求項１〜９のいずれか１項に記載の表示装置。
11. 行列状に配置された複数の発光画素と、前記複数の発光画素の行ごとに対応して設けられたゲート線及びリセット線と、前記複数の発光画素の列ごとに対応して設けられ、基準電圧と前記基準電圧より大きい信号電圧とが選択的に供給される信号線とを備え、前記複数の発光画素のそれぞれは、ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記信号線に接続され、当該ゲート端子が前記ゲート線に接続された第１スイッチングトランジスタと、電流が流れることにより発光する発光素子と、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記第１スイッチングトランジスタのソース端子及びドレイン端子の他方に接続され、当該ソース端子及び当該ドレイン端子の一方が前記発光素子に接続され、前記発光素子に電流を供給する駆動トランジスタと、ゲート端子とソース端子とドレイン端子とを備え、当該ゲート端子が前記リセット線に接続され、当該ソース端子及び当該ドレイン端子の一方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続されたリセットトランジスタと、一端が前記駆動トランジスタの前記ゲート端子に接続され、他端が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された容量素子とを備え、前記リセットトランジスタのソース端子及びドレイン端子の他方は、前記複数の発光画素のいずれかの行に対応して設けられたゲート線に接続されている表示装置の駆動方法であって、
    前記第１スイッチングトランジスタをオフ、かつ前記リセットトランジスタをオンすることで、前記駆動トランジスタのソース端子及びドレイン端子の前記一方を前記駆動トランジスタの閾値電圧分以上前記基準電圧より低い電圧にするリセットステップを含む
    表示装置の駆動方法。
12. さらに、
    前記リセットステップの後、前記第１スイッチングトランジスタをオンすることで、前記駆動トランジスタの閾値電圧を検出する検出ステップと、
    検出ステップで検出された前記閾値電圧を前記容量素子に保持させる保持ステップと、
    前記保持ステップの後、前記駆動トランジスタのゲート端子に前記発光素子を発光させるための信号電圧を供給する書き込みステップと、
    前記書き込みステップの後、前記第１スイッチングトランジスタをオフすることで、前記駆動トランジスタのゲート端子及びソース端子間の電位差に応じた電流を前記発光素子に流して前記発光素子を発光させる発光ステップとを含む
    請求項１１記載の表示装置の駆動方法。
13. 前記検出ステップは、
    前記第１スイッチングトランジスタをオンする第１サブステップと、
    前記第１サブステップの後、前記第１スイッチングトランジスタをオフする第２サブステップとを含み、
    前記第２サブステップの後、前記第１サブステップ及び前記第２サブステップを少なくとも１回繰り返す
    請求項１２記載の表示装置の駆動方法。
14. 前記第１サブステップでは、前記第１スイッチングトランジスタと同じ列に設けられた前記信号線へは前記基準電圧が供給され、
    前記第２サブステップでは、当該信号線へは前記信号電圧または前記基準電圧が供給される
    請求項１３記載の表示装置の駆動方法。
15. 前記複数の発光画素のそれぞれは、さらに、
    ゲート端子とソース端子とドレイン端子とを備え、当該ソース端子及び当該ドレイン端子の一方が前記リセットトランジスタのソース端子及びドレイン端子の前記一方と前記容量素子の前記他端とに接続され、当該ソース端子及び当該ドレイン端子の他方が前記駆動トランジスタのソース端子及びドレイン端子の前記一方に接続された第２スイッチングトランジスタを備え、
    前記検出ステップにおいて、
    前記第２スイッチングトランジスタをオンした状態で、前記第１スイッチングトランジスタをオンして前記駆動トランジスタの閾値電圧を検出し、
    前記保持ステップにおいて、
    前記第２スイッチングトランジスタをオンからオフに切り替えることで、前記検出ステップで検出された前記閾値電圧を前記容量素子に保持させ、
    前記書き込みステップにおいて、
    前記第１スイッチングトランジスタがオンとなっている期間に前記信号線に前記信号電圧が供給されることにより、前記第２スイッチングトランジスタをオフにした状態で前記駆動トランジスタのゲート端子に前記信号電圧を供給し、
    前記発光ステップにおいて、
    前記第１スイッチングトランジスタをオンからオフに切り替えた後、前記第２スイッチングトランジスタをオフからオンに切り替えることで、前記駆動トランジスタのゲート端子及びソース端子間の電位差に応じた電流を前記発光素子に流して前記発光素子を発光させる、
    請求項１２〜１４のいずれか１項に記載の表示装置の駆動方法。
16. 前記リセットトランジスタのソース端子及びドレイン端子の前記他方は、同じ行に設けられたゲート線に接続され、
    前記表示装置の駆動方法はさらに、前記リセットステップの前に、前記第１スイッチングトランジスタをオン、かつ前記リセットトランジスタをオフすることで、前記発光素子を消光させる消光ステップを含む
    請求項１１〜１５のいずれか１項に記載の表示装置の駆動方法。
    

Images