JPWO2010064370A1 - 半導体装置及びその製造方法 - Google Patents

Abstract

バイポーラトランジスタの耐圧歩留まりと受光素子の帯域及び量子効率とに優れる半導体装置を提供する。本発明に係る光半導体装置は、モノリシック集積されたトランジスタと受光素子とを有する。前記受光素子は、ｐ型半導体層と、前記ｐ型半導体層上に形成されたｎ型エピタキシャル層と、前記ｎ型エピタキシャル層上に形成されたｎ型拡散層と、を備える。前記ｎ型拡散層のｎ型不純物濃度が、当該ｎ型拡散層の表面から深さ０．１２μｍ以上では３×１０１８ｃｍ−３以下、前記表面から０．４μｍ以下では１×１０１６ｃｍ−３以上、前記表面から０．８μｍ以上では１×１０１６ｃｍ−３以下であり、かつ、前記ｐ型半導体層と前記ｎ型エピタキシャル層との界面が、前記表面から深さ０．９μｍ以上１．５μｍ以下に位置する。

Description

本発明は、半導体装置に関し、特に半導体基板上にトランジスタと受光素子とがモノリシック集積された半導体装置及びその製造方法に関する。

近年、ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disc）、ブルーレイと、光ディスク装置の高密度化が進展し、実用化されてきた。ブルーレイ光ディスク装置においては、さらに読み出し速度、書き込み速度の高速化が進展している。高速化に伴い、光ピックアップに搭載されるＰＤＩＣ（Photodiode Integrated Circuit）の高速化が要請されている。高速化においては、レーザ出力も高出力化されるため、ＰＤＩＣの高速化は高光入力下においても達成されなければならない。また、シリコンは青色光の吸収係数が高いため、光吸収により生成されるキャリアが、シリコン表面に集中することになる。このため、表面再結合によりフォト生成キャリアが対消滅する確率が高くなり、効率（＝光電流／入射光パワー）の確保も重要な課題となる。

光ピックアップに搭載される受光素子（ＰＤ：Photodiode）は、小型化、低コストのためにＩＣ（Integrated Circuit）にモノリシック集積されるのが一般的である。このため、上記の課題に対するＰＤの最適化設計には制約が加わることになる。例えば、特許文献１の図１に記載されているＰＤＩＣを図７に示す。

図７のＰＤＩＣは、ｐ型シリコン基板１、ｐ^＋型シリコン層２、ｐ⁻型エピタキシャル層３、ｎ型エピタキシャル層６から構成され、エピタキシャル成長の途中でｐ型埋込み拡散層４、ｎ型埋込み拡散層５が形成されている。ＰＤとバイポーラトランジスタの素子分離のためにｐ型分離拡散層７が形成されており、ＰＤ領域では、ＰＤ部ｎ型拡散層８が形成され、バイポーラトランジスタ領域では、ｎ型拡散層９、ｐ型ベース拡散層１０、ｎ型エミッタ拡散層１１が形成されている。このようなシリコン基板の上に誘電体膜１２と電極１３が形成されている。

このＰＤＩＣでは、ｐ型シリコン基板１上に、表面がｎ型半導体層からなるＰＤとバイポーラトランジスタとをモノリシック集積している。ｎ型エピタキシャル層６は、バイポーラトランジスタ構造のために１μｍ程度以上の厚さが必要である（例えば、特許文献２参照）。このような構造では、ＰＤのｐｎ接合位置がシリコン表面から１μｍ以上と深くなるため、効率の低下や応答速度の悪化を招くことになる。悪化の原因は、ブルーレイ光ディスク装置で用いられる青色光に対して、シリコンの吸収係数が大きく、入射光強度が１／ｅになる深さが約０．１５μｍと浅いためである。

このような問題に対して、特許文献３〜５に記載されているＰＤＩＣでは、ＰＤ領域をエッチングし、ｐｎ接合位置を浅くする手段をとっている。しかし、平坦化されていないウェハーは、半導体プロセスが困難になるため実用的ではない。特許文献６、７においては、拡散によりｎ型エピタキシャル層６の下層部分をｐ型に反転させ、ｐｎ接合位置を浅くする手段を用いている。しかし、ｐｎの差し引きにより濃度制御するのは困難である。ｐ⁻型エピタキシャル層３は、ＰＤのキャパシタンスを低く抑えるために、例えば１×１０^１４ｃｍ^−３程度の低い濃度としている。ｎ型半導体層を拡散によりｐ型に反転させ、このような低い濃度に制御することは極めて困難である。

従って、通常は、バイポーラトランジスタに合わせ、ｐｎ接合位置がある程度深いことを前提に、ＰＤの最適化が図られる。特許文献２では、ｎ型エピタキシャル層の厚さを２μｍとした上で、深さ０．３〜０．７μｍにピークがあるように、高濃度領域を設けている。しかし、濃度ピークより表面側で生成されたホールキャリアは、ｐ型領域へ移動しにくくなり、表面再結合によって対消滅する確率が高くなる。このため効率が悪い。

特許文献８では、ｎ型エピタキシャル層の層厚を０．８μｍ〜１．０μｍ程度とし、イオン注入によるｎ型不純物濃度を規定して、９０％以上の量子効率を達成している。このように、ＰＤ部のｎ型不純物濃度分布は重要である。

ＰＤ部ｎ型拡散層８は、特許文献９に述べられているように、光吸収により生成されたホールキャリアが表面再結合するのを防ぎ、効率を向上させることに寄与する。また、特許文献８に述べられているように、ＰＤ表面のｎ層のシート抵抗はＰＤの応答速度に影響を及ぼす。抵抗低減のためにもＰＤ部ｎ型拡散層８の存在は有効である。また、ＰＤ部ｎ型拡散層８は、特許文献１０にあるように二重イオン注入構造であってもよい。濃度プロファイルに勾配があれば、フォト生成ホールキャリアに電界がかかり応答速度を向上させることができる。

特許文献１、８、１１から、量子効率９０％以上を達成するには、ＰＤ部ｎ型拡散層８のｎ型ドーピングプロファイルを次のようにするとよい。イオン注入にヒ素を用い、拡散深さが浅い場合、表面最大濃度を１×１０^２０ｃｍ^−３以下にすればよい。イオン注入にリンを用い、拡散深さが深い場合、表面最大濃度を１×１０^１９ｃｍ^−３以下にすればよい。また、ｎ型エピタキシャル層６の厚さ（ｐｎ接合深さ）を０．８〜１．０μｍ程度と薄くすることにより、良好な応答速度が得られる。ＰＤ単体の３ｄＢ帯域では５００ＭＨｚ以上が得られる。この程度の高速応答が実現されると、ブルーレイ光ディスク装置の１２倍速に対応することができる。

特開２００４−０８７９７９号公報 特許第４０５８０３４号公報 特開２００２−０６４２１８号公報 特開２００３−０３７２５９号公報 特開２００６−２１０４９４号公報 特開２００７−３１７７６７号公報 特開２００７−３１７７６８号公報 特開２００３−１９７９４９号公報 特開平４−２４９３８１号公報 特開２００２−２０３９５４号公報（第８−９頁、図５、図６） 特開２００３−０５１６０７号公報

ここで、ｎ型エピタキシャル層６の層厚が、バイポーラトランジスタにとっては厚い方がよく、ＰＤにとっては薄い方がよく、適切な範囲が狭いことが問題となる。なお、シリコンのエピタキシャル成長では、層厚の再現性、ウェハー間ばらつき、ウェハー内ばらつきがあるため、±０．１μｍ程度のばらつきを考慮した設計を行うことが望ましい。

具体的には、ｎ型エピタキシャル層６が薄過ぎると、バイポーラトランジスタの耐圧低下により歩留まりが悪化する。この歩留まりを改善するためには、設計中心で１μｍ以上、ばらつきの下限で０．９μｍ以上の層厚が望ましい。

一方、ＰＤの帯域にとっては、ｎ型エピタキシャル層６の層厚は薄い方が良い。例えば、特許文献８では、ｎ型エピタキシャル層厚を０．８〜１．０μｍとしている。この場合、ｎ型エピタキシャル層厚の狙いの中心は０．９μｍになる。そのため、上記のバイポーラトランジスタの耐圧歩留まりの確保が難しくなる。

つまり、ＰＤの帯域とトランジスタの耐圧とを両立できるｎ型エピタキシャル層の最適層厚範囲が狭く、歩留まりが悪い。

ここで、ＰＤの３ｄＢ帯域の更なる向上は、ブルーレイ光ディスク装置の更なる高速化の観点から望ましい。例えば、１６倍速を目指す場合、６００ＭＨｚ程度の３ｄＢ帯域が必要となる。一方、１２倍速のままであったとしても、ＰＤ単体の帯域が向上すれば、ＩＣの設計に余裕ができる。また、３ｄＢ帯域５００ＭＨｚは、低光入力では達成されているが、光入射パワーが増大するとともに帯域が低下する。光ディスク装置の書き込み時にはＰＤＩＣに高パワーの光が入射するが、この光がオフした後のセトリングタイムは短いことが要求される。

つまり、高光入力時の応答速度などを考えると、ＰＤの帯域が不足している。これは、上述の通り、集積するバイポーラトランジスタの耐圧歩留まりを確保するため、ｎ型エピタキシャル層の厚さを薄くできないからである。

本発明は以上を鑑みなされたものであり、バイポーラトランジスタの耐圧歩留まりと受光素子の帯域及び量子効率とに優れる半導体装置を提供することを目的とする。

本発明に係る光半導体装置は、
トランジスタと、
前記トランジスタとモノリシック集積された受光素子と、を有し、
前記受光素子が、
ｐ型半導体層と、
前記ｐ型半導体層上に形成されたｎ型エピタキシャル層と、
前記ｎ型エピタキシャル層上であって、前記受光素子の形成領域に形成されたｎ型拡散層と、を備え、
前記ｎ型拡散層のｎ型不純物濃度が、当該ｎ型拡散層の表面から深さ０．１２μｍ以上では３×１０^１８ｃｍ^−３以下、前記表面から０．４μｍ以下では１×１０^１６ｃｍ^−３以上、前記表面から０．８μｍ以上では１×１０^１６ｃｍ^−３以下であり、かつ、
前記ｐ型半導体層と前記ｎ型エピタキシャル層との界面が、前記表面から深さ０．９μｍ以上１．５μｍ以下に位置することを特徴とするものである。

本発明に係る光半導体装置の製造方法は、
トランジスタと受光素子とがモノリシック集積された半導体装置の製造方法であって、
ｐ型半導体層上に厚さ０．９μｍ以上１．５μｍ以下のｎ型エピタキシャル層を形成し、
前記ｎ型エピタキシャル層上であって、前記受光素子の形成領域に、ｎ型不純物濃度が、ｎ型拡散層の表面から深さ０．１２μｍ以上では３×１０^１８ｃｍ^−３以下、０．４μｍ以下では１×１０^１６ｃｍ^−３以上、０．８μｍ以上では１×１０^１６ｃｍ^−３以下となるように当該ｎ型拡散層を形成するものである。

本発明によれば、バイポーラトランジスタの耐圧歩留まりと受光素子の帯域及び量子効率とに優れる半導体装置を提供することができる。

第１及び第２の実施の形態に係るＰＤＩＣの断面図である。 第１の実施の形態に係る半導体受光装置のｎ型ドーピングプロファイルを示すグラフである。 実施の形態に係る効果を示すグラフである。 実施の形態に係る作用を説明するための量子効率のｎ_１依存性を示すグラフである。 実施の形態に係る作用を説明するための３ｄＢ帯域のｎ_１依存性を示すグラフである。 第２の実施の形態に係る半導体受光装置のｎ型ドーピングプロファイルを示すグラフである。 特許文献１の図１に記載されたＰＤＩＣの断面図である。

以下、本発明を適用した具体的な実施の形態について、詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

実施の形態１
図１は本発明の第１の実施の形態であるＰＤＩＣの断面図である。このＰＤＩＣでは、ｐ型シリコン基板１０１上に、ｐ^＋型シリコン層１０２、ｐ⁻型エピタキシャル層１０３、ｎ型エピタキシャル層１０６が形成されている。ｐ⁻型エピタキシャル層１０３のｐ型不純物濃度は１×１０^１４ｃｍ^−３である。

ｎ型エピタキシャル層１０６の層厚は１．２±０．１μｍでありｎ型不純物濃度は３〜６×１０^１５ｃｍ^−３である。ここで、ｎ型エピタキシャル層１０６の層厚は１．０〜１．４μｍ、ｎ型不純物濃度は１〜８×１０^１５ｃｍ^−３であればよい。エピタキシャル成長では、成長層厚の再現性、ウェハー間ばらつき、ウェハー面内ばらつきがある。ｎ型エピタキシャル層１０６の層厚は、ばらつきを考慮しても、０．９μｍ以上１．５μｍ以下に収まっていることが望ましい。

エピタキシャル成長の過程でｐ型埋込み拡散層１０４、ｎ型埋込み拡散層１０５が形成されている。ＰＤとバイポーラトランジスタの素子分離のために、ｐ型分離拡散層１０７が形成されている。ＰＤ領域では、ＰＤ部ｎ型拡散層１０８が形成され、バイポーラトランジスタ領域では、ｎ型拡散層１０９、ｐ型ベース拡散層１１０、ｎ型エミッタ拡散層１１１が形成されている。このようなシリコン結晶の上に誘電体膜１１２が形成され、電極１１３が設けられている。

このＰＤＩＣでは、ＰＤ部ｎ型拡散層１０８のｎ型不純物濃度分布が、ＰＤの帯域と効率に大きな影響を与える。図２は、２通りのドーピングプロファイルＡ及びＢを示している。図３は、これらのドーピングプロファイルを仮定して３ｄＢ帯域の光入射パワー依存性を計算した結果を示している。

プロファイルＡの場合、１０μＷ入射時の３ｄＢ帯域は４８９ＭＨｚである。ただし、この帯域は、ｎ型エピタキシャル層１０６の層厚が１．１６μｍに変化すると５２２ＭＨｚになり、１．２４μｍになると４６１ＭＨｚまで低下する。このように、敏感に変化するので、十分高い歩留まりを確保するためには、設計中心において余裕のある帯域を実現していることが望ましい。プロファイルＢにおいては、１０μＷ入射時の３ｄＢ帯域は６０３ＭＨｚとプロファイルＡの約１．２倍に向上する。

さらに、帯域は光入射パワーの増大とともに低下するが、プロファイルＢにおいては、６０μＷまで帯域５００ＭＨｚ以上を維持しており、帯域５００ＭＨｚを維持できる最大入射パワーが、プロファイルＡに対して格段に向上していることが分かる。量子効率に関しては、表面再結合速度を１×１０^４ｃｍ／ｓと仮定して計算した場合、プロファイルＡの９５．６％に対し、プロファイルＢでは９７．８％に向上している。

以上、帯域と効率の両方の計算結果から鑑みて、プロファイルＡよりプロファイルＢが明らかに優れている。これは、プロファイルＢが高効率高帯域を実現するための次に述べる条件を満たしているからであって、一方、プロファイルＡはそれを満たしていないからである。

まず、ｎ型不純物濃度ピーク深さ位置がシリコン表面から０．０５μｍ以内にある。また、深さ０．１μｍでｎ型不純物濃度が３×１０^１８ｃｍ^−３以下である。また、深さ０．４μｍにおいてｎ型不純物濃度が２×１０^１６ｃｍ^−３以上である。このような特徴のうち、深さ０．１μｍにおけるｎ型不純物濃度がある程度以下に低いということは、効率向上に効果がある。深さ０．４μｍまで２×１０^１６ｃｍ^−３以上にｎ型不純物濃度が分布しているということは、濃度勾配が無いゆえに電界が低くなるという領域を十分に狭め、帯域を向上させる効果がある。

次に、上記計算手法について説明する。
発明者は、バイポーラＩＣと集積されるＰＤの量子効率を高く維持しつつ、３ｄＢ帯域を５００ＭＨｚから向上させるために、定量的な検討を行った。その結果、バイポーラＩＣと集積することを前提とし、表面がｎ型シリコンの光ピックアップ用青色ＰＤにおいて、５５０ＭＨｚを超える３ｄＢ帯域と９５％を超える量子効率を両立させることに成功した。

量子効率に関しては、ｎ型不純物の表面最大濃度を１×１０^１９ｃｍ^−３以下にすれば、量子効率９０％以上が得られることが知られている。特許文献１、８、１１の実験データによれば、１×１０^１９ｃｍ^−３以下になれば、特段の濃度依存性が見られなくなる。さらに詳しく述べると、ｎ型不純物の拡散深さにも依存する。これは濃度勾配が変わることにより、フォト生成ホールキャリアに働く電界が変わり、表面再結合確率が変化するためである。特許文献１の図４によれば、量子効率が十分高く、かつ、濃度依存性がなくなる表面最大濃度は、ｎ型不純物拡散層深さが０．３μｍの場合、１×１０^２０ｃｍ^−３以下であるのに対し、ｎ型不純物拡散層深さが１．２μｍの場合、１×１０^１９ｃｍ^−３以下である。

また、帯域に関しては、ｎ型の濃度分布を、表面では高く、ある深さ以上では勾配をつけて濃度を下げることより向上することが知られている。また、ｐｎ接合位置を浅くすることによっても向上することが知られている。ただし、これらは定性的な知見であって、定量的な知見ではない。定量的な検討については、特許文献８により、抵抗起因の帯域変化が開示されている。

しかし、帯域は、抵抗のみならず、フォト生成ホールキャリアがｐ層まで輸送される時間にも大きく依存するため、その定量的な検討が望まれる。ホールキャリアの輸送現象の観点からは、ｐｎ接合位置は浅いほど帯域が向上する。他の理由によりｐｎ接合位置を深くする必要がある場合、高い帯域を得ることは非常に困難となる。そこで、ホールキャリアの輸送現象を深く解析し、ｎ型不純物濃度分布を厳密に検討する必要がある。

発明者は、ｎ型エピタキシャル層１０６の層厚のばらつきを考慮した上で、モノリシック集積するバイポーラトランジスタの歩留まりを十分高くすることを意図し、ｎ型エピタキシャル層１０６の層厚の設計中心を１．２μｍと設定した。これだけ厚いと５００ＭＨｚ以上の帯域を得ることは容易でない。そこで、数値計算を行って、キャリアの輸送現象を詳細に解析した。

計算では、量子効率を支配する表面再結合速度を、上述の通り、１×１０^４ｃｍ／ｓとした。この値は、プロセス条件によっても変化し得るが、量子効率の大小関係は変わらないので、量子効率向上の方向性を知ることはできる。

図４は量子効率のｎ_１依存性の計算結果を、図５はＰＤの３ｄＢ帯域のｎ_１依存性の計算結果を示している。イオン注入によるｎ型不純物濃度（ドーピングプロファイル）ｃの一般式として、式１で表されるガウス分布を仮定した。
ｃ＝ｎ_１×ｅｘｐ（−（ｘ−ｄ_１）^２／（２σ_１ ^２））・・・（式１）
ここで、ｘはシリコン表面からの深さとする。ここで、ｎ_１、ｄ_１、σ_１がパラメータである。ｎ_１は各ガウス分布における最大濃度を示している。ｄ_１は各ガウス分布における最大濃度ｎ_１を与える深さを示している。σ_１は深さの偏差である。

計算の結果、最大濃度が１×１０^１９ｃｍ^−３以下になっても、効率はなお最大濃度に依存することを新たに見出した。これは、表面再結合により対消滅する相手の電子濃度が変わるためである。また、帯域と効率は、パラメータｎ_１、ｄ_１、σ_１に対してトレードオフの関係にあることが新たに判った。これまでは、ホールキャリアの動きやすさが、帯域向上、効率向上の両方に関連することは知られていた。しかしながら、帯域と効率の間にトレードオフの関係があるということは知られていなかった。

このような新たな知見から、高い量子効率と高い帯域を両立させるためには、ドーピングプロファイルを厳密に限定することが有効であることが新たに判った。パラメータｎ_１、ｄ_１、σ_１を変化させて計算した結果、発明者は、以下の条件を満足すると好ましいことを見出した。

まず、図４は量子効率のｎ_１依存性の計算結果を示している。図４中に示しているように、●で示された折れ線グラフはパラメータσ_１＝０．１５［μｍ］の場合、■で示された折れ線グラフはパラメータσ_１＝０．１［μｍ］の場合を示している。また、実線で示された折れ線グラフはパラメータｄ_１＝０［μｍ］の場合、破線で示された折れ線グラフはパラメータｄ_１＝０．０４［μｍ］の場合である。

図４から、高量子効率を得るためには、σ_１を狭くｎ_１を低くすれば良い。換言すると、ｎ_１が高くてもσ_１を狭くすればよいし、σ_１が広くてもｎ_１を低くすればよい。すなわち、最大濃度が高い場合は、急峻な濃度勾配とし、最大濃度が低い場合は、緩やかな濃度勾配でもよい。これらを一括して規定するものとして、ある一定の深さ位置で、濃度がある値以下になればよいと限定できる。具体的には、深さ０．１２μｍでｎ型不純物濃度は３×１０^１８ｃｍ^−３以下が良い。より望ましくは、深さ０．１μｍでｎ型不純物濃度３×１０^１８ｃｍ^−３以下が良い。また、量子効率はｄ_１に強く依存する。ｄ_１は０．０５μｍ以下が良い。

図５はＰＤの３ｄＢ帯域のｎ_１依存性の計算結果を示している。図５中に示しているように、●で示された折れ線グラフはパラメータσ_１＝０．１５［μｍ］の場合、■で示された折れ線グラフはパラメータσ_１＝０．１［μｍ］の場合を示している。また、実線で示された折れ線グラフはパラメータｄ_１＝０［μｍ］の場合、破線で示された折れ線グラフはパラメータｄ_１＝０．０４［μｍ］の場合である。

図５から、帯域についてはσ_１が広いほど良い。σ_１が狭いとイオン注入プロファイルが届かない領域で、ｎ型不純物濃度がエピタキシャル成長ドーピング濃度のまま一定となり、濃度勾配による電界が得られなくなるためである。一方、σ_１が広過ぎると量子効率が悪化する。これは濃度が高いまま変化の小さい領域が表面近傍に続くため、ホールキャリアを表面から引き離す電界がかからなくなるためである。このようにσ_１には適切な範囲が存在するが、これはｎ型不純物濃度が１×１０^１６ｃｍ^−３にまで落ちる位置で規定することができる。その位置はシリコン表面から深さ０．４μｍ〜０．８μｍが良い。さらに望ましくは、深さ０．４μｍにおいてｎ型不純物濃度は２×１０^１６ｃｍ^−３以上が良い。

ただし、０．８μｍの位置の濃度が低過ぎるとバイポーラトランジスタのコレクタ抵抗が上がるため、０．４〜０．８μｍの深さでは１×１０^１５ｃｍ^−３以上とするのが良い。また、計算の結果、ｎ型エピタキシャル層６の濃度が低過ぎると、高光入力での帯域が低下することが判った。例えば、これは図３及び図６における曲線Ｃ及びＤを比較することにより分かる。この観点からも、０．８μｍ位置のｎ型不純物濃度が下がり過ぎることは好ましくない。さらに望ましくは２×１０^１５ｃｍ^−３以上がよい。

さらに、ｐｎ接合深さも一定の範囲内にあることが望ましい。下限はバイポーラトランジスタ構造から決まるが、０．９μｍ以上が良い。より望ましくは１．０μｍ以上が良い。さらにより望ましくは１．１μｍ以上が良い。また、ｐｎ接合深さの上限は、青色光に対するＰＤの帯域から決まるが、１．５μｍ以下が良い。より望ましくは１．４μｍ以下が良い。さらに望ましくは１．３μｍ以下が良い。

次に、図６を参照して第１の実施の形態の製造方法を説明する。
まず、ｐ型シリコン基板１０１上にｐ^＋型シリコン層１０２、ｐ⁻型エピタキシャル層１０３を形成する。次に、ｐ型埋込み拡散層１０４とｎ型埋込み拡散層１０５を形成する。次に、全面にｎ型エピタキシャル層１０６を結晶成長する。次に、ｐ型分離拡散層１０７を形成し、ＰＤ領域にはリンまたはヒ素の二重イオン注入によりＰＤ部ｎ型拡散層１０８を形成する。浅いイオン注入は拡散係数が低いヒ素の注入がよいが、深い注入はリン、またはイオン注入エネルギーを高めたヒ素の注入がよい。バイポーラトランジスタ領域には、ｎ型拡散層１０９、ｐ型ベース拡散層１１０、ｎ型エミッタ拡散層１１１を形成する。次に、シリコン表面全面にわたって誘電体膜１１２を形成し、開口部を形成する。最後に、それぞれの開口部に電極１１３を形成しＰＤＩＣを得る。

本実施の形態では、バイポーラトランジスタ領域のｎ型拡散層１０９を形成するイオン注入を、ＰＤ部ｎ型拡散層１０８を形成するイオン注入とは別に行うという工程を採用している。そのため、ＰＤ部ｎ型拡散層１０８のドーピングプロファイルをバイポーラトランジスタとは独立して設計できる。従って、ＰＤの帯域、効率を向上させるための詳細設計が可能になる。

実施の形態２
上記実施の形態１において、ＰＤ部ｎ型拡散層１０８のドーピングプロファイルを、図６に示すＣとＤの間で構成することができる。第２の実施の形態では、下限、上限であるプロファイルＣ、プロファイルＤを採用する。これらのプロファイルＣ及びＤの３ｄＢ帯域の光入射パワー依存性の計算結果を図３に示す。プロファイルＣの１０μＷ入力時３ｄＢ帯域は９２６ＭＨｚで、プロファイルＤは６８５ＭＨｚである。プロファイルＡに対し、それぞれ、１．９倍、１．３５倍に向上している。また、プロファイルＣ、Ｄはいずれも７０μＷまで、帯域５００ＭＨｚ以上の高帯域を達成しており、５００ＭＨｚ帯域を維持できる光入射パワーがプロファイルＡよりも格段と向上している。量子効率の計算値は、プロファイルＣが９８．５％、プロファイルＤが９５．１％であり、いずれも９５％以上を確保できている。プロファイルＤよりも濃度を上げると、高量子効率が維持できず望ましくない。

計算の便宜上、ＰＤのｎ電極として内径８４μｍφのリング電極を仮定し、中心に５μｍφ（スポット径は光強度が１／ｅとなる径で規定する）の光を入射すると仮定する。この場合、光入射位置とｎ電極間の抵抗は、プロファイルＣの場合８４６Ω、プロファイルＤの場合２７５Ωである。プロファイルＣよりも濃度を低下させると、抵抗値が上がる上に、図３から判るように高光入力時の帯域が低下するので好ましくない。

プロファイルＣは下記式２のｃ_１［ｃｍ^−３］、プロファイルＤは下記式３のｃ_２［ｃｍ^−３］で表される。
ｃ_１＝４×１０^１７×ｅｘｐ（−ｘ^２／（２×０．１５^２））＋１×１０^１５・・・（式２）
ｃ_２＝３×１０^１８×ｅｘｐ（−ｘ^２／（２×０．２^２））＋８×１０^１５・・・（式３）
０≦ｘ≦０．８において、この両者の間のドーピングプロファイルであれば、良好な帯域と、良好な効率と、低い抵抗のすべてを満足し、プロファイルＡのように、ＣとＤの範囲内に入っていないプロファイルよりも、格段と向上した良好な性能が得られる。

また、用途に応じて、プロファイルＣ、Ｄを使い分けることもできる。再生専用の光ディスク装置においては、低光入力の帯域さえ高ければよいので、プロファイルＣを用いればよい。記録用光ディスク装置においては、高光入力オフ後のセトリングタイムを短縮することが望まれるので、高光入力時の帯域が高いＤのプロファイルが適している。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、２００８年１２月１日に出願された日本出願特願２００８−３０６１５１を基礎とする優先権を主張し、その開示の全てをここに取り込む。

本発明は、例えば光ピックアップに搭載されるＰＤＩＣに適用可能である。

１０１ ｐ型シリコン基板
１０２ ｐ^＋型シリコン層
１０３ ｐ⁻型エピタキシャル層
１０４ ｐ型埋込み拡散層
１０５ ｎ型埋込み拡散層
１０６ ｎ型エピタキシャル層
１０７ ｐ型分離拡散層
１０８ ＰＤ部ｎ型拡散層
１０９ ｎ型拡散層
１１０ ｐ型ベース拡散層
１１１ ｎ型エミッタ拡散層
１１２ 誘電体膜
１１３ 電極

Claims (13)

1. トランジスタと、
   前記トランジスタとモノリシック集積された受光素子と、を有し、
   前記受光素子が、
   ｐ型半導体層と、
   前記ｐ型半導体層上に形成されたｎ型エピタキシャル層と、
   前記ｎ型エピタキシャル層上に形成されたｎ型拡散層と、を備え、
   前記ｎ型拡散層のｎ型不純物濃度が、当該ｎ型拡散層の表面から深さ０．１２μｍ以上では３×１０^１８ｃｍ^−３以下、前記表面から０．４μｍ以下では１×１０^１６ｃｍ^−３以上、前記表面から０．８μｍ以上では１×１０^１６ｃｍ^−３以下であり、かつ、
   前記ｐ型半導体層と前記ｎ型エピタキシャル層との界面が、前記表面から深さ０．９μｍ以上１．５μｍ以下に位置する半導体装置。
2. 前記ｎ型不純物濃度のピークが、前記表面から深さ０．０５μｍ以内に位置することを特徴とする請求項１に記載の半導体装置。
3. 前記ｎ型不純物濃度が、前記表面から深さ０．４〜０．８μｍでは、１×１０^１５ｃｍ^−３以上であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記ｎ型不純物濃度が、前記表面から深さ０．１μｍ以上では３×１０^１８ｃｍ^−３以下、前記表面から０．４μｍ以下では２×１０^１６ｃｍ^−３以上であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記ｐ型半導体層と前記ｎ型エピタキシャル層との界面位置が、前記表面から深さ１．０μｍ以上１．４μｍ以下であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記表面から深さｘ［μｍ］での前記ｎ型不純物濃度ｃ［ｃｍ^−３］が、０≦ｘ≦０．８において、ｃ_１≦ｃ≦ｃ_２（ただし、ｃ_１、ｃ_２［ｃｍ^−３］は下記の各式で与えられる）を満足することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
   ｃ_１＝４×１０^１７×ｅｘｐ（−ｘ^２／（２×０．１５^２））
   ＋１×１０^１５
   ｃ_２＝３×１０^１８×ｅｘｐ（−ｘ^２／（２×０．２^２））
   ＋８×１０^１５
7. 前記トランジスタがバイポーラトランジスタであることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
8. トランジスタと受光素子とがモノリシック集積された半導体装置の製造方法であって、
   ｐ型半導体層上に厚さ０．９μｍ以上１．５μｍ以下のｎ型エピタキシャル層を形成し、
   前記ｎ型エピタキシャル層上であって、前記受光素子の形成領域に、ｎ型不純物濃度が、ｎ型拡散層の表面から深さ０．１２μｍ以上では３×１０^１８ｃｍ^−３以下、０．４μｍ以下では１×１０^１６ｃｍ^−３以上、０．８μｍ以上では１×１０^１６ｃｍ^−３以下となるように当該ｎ型拡散層を形成する半導体装置の製造方法。
9. 前記ｎ型不純物濃度のピークが、前記表面から深さ０．０５μｍ以内に位置するように前記ｎ型拡散層を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記ｎ型不純物濃度が、前記表面から深さ０．４〜０．８μｍでは１×１０^１５ｃｍ^−３以上となるように前記ｎ型拡散層を形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
11. 前記ｎ型不純物濃度が、前記表面から深さ０．１μｍ以上では３×１０^１８ｃｍ^−３以下、前記表面から深さ０．４μｍ以下では２×１０^１６ｃｍ^−３以上となるように前記ｎ型拡散層を形成することを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置の製造方法。
12. 前記ｐ型半導体層上に厚さ１．０μｍ以上１．４μｍ以下のｎ型エピタキシャル層を形成することを特徴とする請求項８〜１１のいずれか一項に記載の半導体装置の製造方法。
13. 前記ｎ型拡散層の表面からの深さｘ［μｍ］におけるｎ型不純物濃度ｃ［ｃｍ^−３］が、０≦ｘ≦０．８において、ｃ_１≦ｃ≦ｃ_２（ただし、ｃ_１、ｃ_２［ｃｍ^−３］は下記の各式で与えられる）を満足するように前記ｎ型拡散層を形成することを特徴とする請求項８〜１２のいずれか一項に記載の半導体装置の製造方法。
    ｃ_１＝４×１０^１７×ｅｘｐ（−ｘ^２／（２×０．１５^２））
    ＋１×１０^１５
    ｃ_２＝３×１０^１８×ｅｘｐ（−ｘ^２／（２×０．２^２））
    ＋８×１０^１５

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