JPWO2008126366A1 - 抵抗変化型記憶装置、不揮発性スイッチング装置 - Google Patents
抵抗変化型記憶装置、不揮発性スイッチング装置 Download PDFInfo
- Publication number
- JPWO2008126366A1 JPWO2008126366A1 JP2008535813A JP2008535813A JPWO2008126366A1 JP WO2008126366 A1 JPWO2008126366 A1 JP WO2008126366A1 JP 2008535813 A JP2008535813 A JP 2008535813A JP 2008535813 A JP2008535813 A JP 2008535813A JP WO2008126366 A1 JPWO2008126366 A1 JP WO2008126366A1
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- electrode
- voltage
- variable element
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008859 change Effects 0.000 title claims abstract description 241
- 239000000463 material Substances 0.000 claims abstract description 32
- 230000015654 memory Effects 0.000 claims description 169
- 239000000758 substrate Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 15
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 4
- 229910010037 TiAlN Inorganic materials 0.000 claims 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 229910052718 tin Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 115
- 238000000034 method Methods 0.000 description 42
- 238000010586 diagram Methods 0.000 description 28
- 230000000052 comparative effect Effects 0.000 description 20
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 18
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 16
- 230000007423 decrease Effects 0.000 description 14
- 239000000126 substance Substances 0.000 description 14
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 13
- 238000003491 array Methods 0.000 description 12
- 238000005546 reactive sputtering Methods 0.000 description 12
- 238000004544 sputter deposition Methods 0.000 description 12
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 10
- 230000002457 bidirectional effect Effects 0.000 description 10
- 229910001882 dioxygen Inorganic materials 0.000 description 10
- 238000001459 lithography Methods 0.000 description 10
- 238000012795 verification Methods 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 8
- 229910052786 argon Inorganic materials 0.000 description 8
- 239000013078 crystal Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000007704 transition Effects 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- 238000013461 design Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 229910000314 transition metal oxide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910010413 TiO 2 Inorganic materials 0.000 description 4
- -1 WO 3 Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 239000010944 silver (metal) Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910018279 LaSrMnO Inorganic materials 0.000 description 2
- 229910003070 TaOx Inorganic materials 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 230000005283 ground state Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000013077 target material Substances 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/009—Write using potential difference applied between cell electrodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/32—Material having simple binary metal oxide structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
本発明は、抵抗変化型素子および抵抗変化型記憶装置に関する。より詳しくは、印加される電圧パルスに応じて電気抵抗が変化する抵抗変化型素子、不揮発性スイッチング素子、および抵抗変化型記憶装置に関する。
電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化型素子の大容量化、書き込み電力の低減、書き込み/読み出し時間の高速化、および長寿命化の要求が高まっている。こうした要求に対して、既存のフローティングゲートを用いたFLASHメモリの微細化には限界があると言われている。
)の膜に上記電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化型素子もある(特許文献2参照)。遷移金属酸化物膜を用いた抵抗変化型素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成が実現されている。
本発明者らは、抵抗変化型素子の抵抗変化層に用いられる材料を鋭意検討した。その結果、アモルファス構造を有するTaOXのXが所定の範囲内にある材料を抵抗変化層に用いると、ユニポーラ駆動が可能となることが判明した。かかる構成では、製造温度が極めて低い(例えば室温)ことも判明した。
上記抵抗変化型素子において、Xが1.9以上2.2以下であってもよい。
かかる構成では、電圧パルスによる抵抗値の変化が5桁以上あるので、良好な抵抗変化特性を実現できる。
かかる構成では、電圧パルスによる抵抗値の変化が5桁以上あるので、良好なスイッチング特性を有する不揮発性スイッチング素子として利用することができる。
本発明は、上記のような構成を有することにより、低温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である(ユニポーラ駆動可能である)という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置を提供することが可能となる。
2 下部電極
3 抵抗変化層
4 上部電極
5 電極
6 抵抗変化型素子
7 整流素子
10 抵抗変化型素子
11 第1端子
12 第2端子
100 抵抗変化型記憶装置
101 メモリアレイ
102 アドレスバッファ
103 制御部
104 行デコーダ
105 ワード線ドライバ
106 列デコーダ
107 ビット線ドライバ
W1,W2,W3 ワード線
B1,B2,B3 ビット線
MC11,MC12,MC13,MC21,MC22,MC23,MC31,MC32,MC33 メモリセル
以下、本発明の実施形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。
[構成]
図1は、本発明の第1実施形態の抵抗変化型素子の構成の一例を示した模式図である。
ス印加によって抵抗変化型素子の抵抗値を変化させることが充分に可能となる。
以上のような、抵抗変化層3の厚みに関する好ましい数値範囲は、基本的に、従来の抵抗変化型素子において常識的な値と言える。
まず、基板1の上に、スパッタリングなどにより、下部電極2(厚さは例えば0.2μm)が形成される。次にTaのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極2の上にTaOXの化学式で表されるアモルファス構造を有する抵抗変化層3が形成される。さらに抵抗変化層3の上に、スパッタリングなどにより上部電極4(厚さは例えば0.2μm)が形成され、抵抗変化型素子10が得られる。
図1に示すように、抵抗変化型素子10の使用時には、下部電極2と上部電極4とが、それぞれ電源5(電圧パルス印加装置)の異なる端子に電気的に接続される。電源5は、抵抗変化型素子10を駆動するための電源である。電源5は、下部電極2と上部電極4との間に所定の電圧および時間幅の電気パルス(電圧パルス)を印加可能に構成されている。以下、電圧パルスの電圧は下部電極2を基準にした上部電極4の電位で特定されるものとする。
本実施形態の抵抗変化型素子では、書き込み時の電圧パルスが全て同じ極性である(ユニポーラ駆動可能である)という特性を有する。ユニポーラ駆動が可能になると、一方向型のダイオードを用いたクロスポイント型のメモリアレイを構成できるため、積層が容易となり、集積度を向上できる。
第1の電圧、第1のパルス幅、第2の電圧、第2のパルス幅、読出電圧の値は、上述の値に限定されない。実際に製造される抵抗変化型素子に適合した値であれば、どのような値であってもよい。
[実施例1]
シリコン基板の上に、0.2μmの厚さとなるように、Ptよりなる下部電極(大きさは20μm×20μm)がスパッタリングにより形成された。次にTaのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極2の上にTaOXの化学式で表されるアモルファス構造を有する抵抗変化層3が形成される。そして、マスクとリソグラフィを用いて、下部電極の上にTaOXの化学式で表されるアモルファス構造を有する抵抗変化層(大きさは10μm×10μm:面積100μm2)が形成された。抵抗変化層を形成する時は特に基板加熱などは行わず、室温とした。下部電極と抵抗変化層とが接する部分の大きさは10μm×10μm(面積100μm2)とした。抵抗変化層の厚さは100nmとした。さらに、抵抗変化層の上に、0.2μmの厚さとなるように、マスクとリソグラフィを用いて、Ptよりなる上部電極(大きさは2μm×2μm)がスパッタリングにより形成され、抵抗変化型素子が得られた。上部電極と抵抗変化層とが接する部分の大きさは2μm×2μm(面積4μm2)とした。
実施例2では、パラメータが違うことを除けば、実施例1と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
実施例3では、パラメータが違うことを除けば、実施例1と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
実施例4では、実施例3で得られたX=2.2の抵抗変化型素子を用いて、エンデュランス特性(動作の安定性)が検証された。
比較例1では、パラメータが違うことを除けば、実施例1〜実施例3と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
比較例2では、パラメータが違うことを除けば、実施例1〜実施例3と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
上記実施例から、TaOXのXの値が1.6以上、2.2以下となるように調整された材料により抵抗変化層を製造することで、低温で製造可能であり、かつユニポーラ駆動可能で、フォーミングが不要な抵抗変化型素子が得られることが分かった。
本実施形態では、第1実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を組み込んだ抵抗変化型記憶装置100(クロスポイント型メモリ装置)の構成および動作を説明する。クロスポイント型メモリ装置とは、ワード線とビット線との交点(立体交差点)にアクティブ層を介在させた態様のメモリ装置である。
図13は、本発明の第2実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。
次に、本実施形態のクロスポイント型メモリの高抵抗状態への書き込み動作、低抵抗状態への書き込み動作および読み出し(再生)動作の各動作例について図面を参照しつつ、説明する。なお、ビット線やワード線の選択、電圧パルスを印加する方法などについては周知の方法が利用可能であるため、詳細な説明を省略する。以下、メモリセルMC22に対して書き込みおよび読み出しを行う場合を例に説明する。
メモリセルMC22に「1」を表す1ビットデータを書き込む(記憶する)場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2が制御部103へと電気的に接続される。そして、制御部103により、ワード線W2に書き込み用の短パルスが印加される。短パルスの電圧値は、例えば+4Vで、パルス幅は例えば100nsに設定されている。
メモリセルMC22に「0」を表す1ビットデータを書き込む(記憶する)場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2が制御部103へと電気的に接続される。そして、制御部103により、ワード線W2に書き込み用の長パルスが印加される。長パルスの電圧値は、例えば+2Vで、パルス幅は例えば10μsに設定されている。
メモリセルMC22に書き込まれているデータを読み出す場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2が制御部103へと電気的に接続される。そして、制御部103により、ワード線W2に読出電圧が印加される。読出電圧の電圧値は、例えば「+0.5V」に設定されている。メモリセルMC22に読出電圧が印加されると、メモリセルMC22の抵抗変化型素子6の抵抗値に応じた電流値を有する電流がビット線B2とワード線W2との間に流れる。
上述の説明では1層型のクロスポイント型メモリ装置としたが、メモリアレイを積層して複層型のクロスポイント型メモリ装置として構成してもよい。また、抵抗変化型素子6と整流素子7とは、互いに入れ替わっていてもよい。すなわち、ワード線が抵抗変化型素子6に、ビット線が整流素子7に、接続されていてもよい。ビット線あるいはワード線が抵抗変化型素子の電極を兼ねていてもよい。
本実施形態では、第1実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を不揮発性スイッチング素子に応用したものである。
以上に述べた説明より明らかなように、本実施形態の抵抗変化型記憶装置100は、低温で製造可能であり、かつユニポーラ駆動可能な抵抗変化型素子をメモリセルに備え、クロスポイント型メモリ装置として構成される。よって、簡易な構成により高集積化と大容量化を実現することが可能となる。特に、複層型のクロスポイント型メモリ装置として構成した場合には、メモリの大容量化を容易に図ることができる。
本発明の抵抗変化型素子および抵抗変化型記憶装置は、室温で製造可能であり、かつ書き込み時の電圧パルスが全て同じ極性である(ユニポーラ駆動可能である)という特性を有する新規な抵抗変化型素子およびこれを用いた抵抗変化型記憶装置として有用である。
)の膜に上記電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化型素子もある(特許文献2参照)。遷移金属酸化物膜を用いた抵抗変化型素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成が実現されている。
[構成]
図1は、本発明の第1実施形態の抵抗変化型素子の構成の一例を示した模式図である。
ス印加によって抵抗変化型素子の抵抗値を変化させることが充分に可能となる。
まず、基板1の上に、スパッタリングなどにより、下部電極2(厚さは例えば0.2μm)が形成される。次にTaのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極2の上にTaOXの化学式で表されるアモルファス構造を有する抵抗変化層3が形成される。さらに抵抗変化層3の上に、スパッタリングなどにより上部電極4(厚さは例えば0.2μm)が形成され、抵抗変化型素子10が得られる。
図1に示すように、抵抗変化型素子10の使用時には、下部電極2と上部電極4とが、それぞれ電源5(電圧パルス印加装置)の異なる端子に電気的に接続される。電源5は、抵抗変化型素子10を駆動するための電源である。電源5は、下部電極2と上部電極4との間に所定の電圧および時間幅の電気パルス(電圧パルス)を印加可能に構成されている。以下、電圧パルスの電圧は下部電極2を基準にした上部電極4の電位で特定されるものとする。
本実施形態の抵抗変化型素子では、書き込み時の電圧パルスが全て同じ極性である(ユニポーラ駆動可能である)という特性を有する。ユニポーラ駆動が可能になると、一方向型のダイオードを用いたクロスポイント型のメモリアレイを構成できるため、積層が容易となり、集積度を向上できる。
第1の電圧、第1のパルス幅、第2の電圧、第2のパルス幅、読出電圧の値は、上述の値に限定されない。実際に製造される抵抗変化型素子に適合した値であれば、どのような値であってもよい。
[実施例1]
シリコン基板の上に、0.2μmの厚さとなるように、Ptよりなる下部電極(大きさは20μm×20μm)がスパッタリングにより形成された。次にTaのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極2の上にTaOXの化学式で表されるアモルファス構造を有する抵抗変化層3が形成される。そして、マスクとリソグラフィを用いて、下部電極の上にTaOXの化学式で表されるアモルファス構造を有する抵抗変化層(大きさは10μm×10μm:面積100μm2)が形成された。抵抗変化層を形成する時は特に基板加熱などは行わず、室温とした。下部電極と抵抗変化層とが接する部分の大きさは10μm×10μm(面積100μm2)とした。抵抗変化層の厚さは100nmとした。さらに、抵抗変化層の上に、0.2μmの厚さとなるように、マスクとリソグラフィを用いて、Ptよりなる上部電極(大きさは2μm×2μm)がスパッタリングにより形成され、抵抗変化型素子が得られた。上部電極と抵抗変化層とが接する部分の大きさは2μm×2μm(面積4μm2)とした。
実施例2では、パラメータが違うことを除けば、実施例1と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
実施例3では、パラメータが違うことを除けば、実施例1と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
実施例4では、実施例3で得られたX=2.2の抵抗変化型素子を用いて、エンデュランス特性(動作の安定性)が検証された。
比較例1では、パラメータが違うことを除けば、実施例1〜実施例3と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
比較例2では、パラメータが違うことを除けば、実施例1〜実施例3と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
上記実施例から、TaOXのXの値が1.6以上、2.2以下となるように調整された材料により抵抗変化層を製造することで、低温で製造可能であり、かつユニポーラ駆動可能で、フォーミングが不要な抵抗変化型素子が得られることが分かった。
本実施形態では、第1実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を組み込んだ抵抗変化型記憶装置100(クロスポイント型メモリ装置)の構成および動作を説明する。クロスポイント型メモリ装置とは、ワード線とビット線との交点(立体交差点)にアクティブ層を介在させた態様のメモリ装置である。
図13は、本発明の第2実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。
次に、本実施形態のクロスポイント型メモリの高抵抗状態への書き込み動作、低抵抗状態への書き込み動作および読み出し(再生)動作の各動作例について図面を参照しつつ、説明する。なお、ビット線やワード線の選択、電圧パルスを印加する方法などについては周知の方法が利用可能であるため、詳細な説明を省略する。以下、メモリセルMC22に対して書き込みおよび読み出しを行う場合を例に説明する。
メモリセルMC22に「1」を表す1ビットデータを書き込む(記憶する)場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2が制御部103へと電気的に接続される。そして、制御部103により、ワード線W2に書き込み用の短パルスが印加される。短パルスの電圧値は、例えば+4Vで、パルス幅は例えば100nsに設定されている。
メモリセルMC22に「0」を表す1ビットデータを書き込む(記憶する)場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2が制御部103へと電気的に接続される。そして、制御部103により、ワード線W2に書き込み用の長パルスが印加される。長パルスの電圧値は、例えば+2Vで、パルス幅は例えば10μsに設定されている。
メモリセルMC22に書き込まれているデータを読み出す場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2が制御部103へと電気的に接続される。そして、制御部103により、ワード線W2に読出電圧が印加される。読出電圧の電圧値は、例えば「+0.5V」に設定されている。メモリセルMC22に読出電圧が印加されると、メモリセルMC22の抵抗変化型素子6の抵抗値に応じた電流値を有する電流がビット線B2とワード線W2との間に流れる。
上述の説明では1層型のクロスポイント型メモリ装置としたが、メモリアレイを積層して複層型のクロスポイント型メモリ装置として構成してもよい。また、抵抗変化型素子6と整流素子7とは、互いに入れ替わっていてもよい。すなわち、ワード線が抵抗変化型素子6に、ビット線が整流素子7に、接続されていてもよい。ビット線あるいはワード線が抵抗変化型素子の電極を兼ねていてもよい。
本実施形態では、第1実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を不揮発性スイッチング素子に応用したものである。
以上に述べた説明より明らかなように、本実施形態の抵抗変化型記憶装置100は、低温で製造可能であり、かつユニポーラ駆動可能な抵抗変化型素子をメモリセルに備え、クロスポイント型メモリ装置として構成される。よって、簡易な構成により高集積化と大容量化を実現することが可能となる。特に、複層型のクロスポイント型メモリ装置として構成した場合には、メモリの大容量化を容易に図ることができる。
2 下部電極
3 抵抗変化層
4 上部電極
5 電極
6 抵抗変化型素子
7 整流素子
10 抵抗変化型素子
11 第1端子
12 第2端子
100 抵抗変化型記憶装置
101 メモリアレイ
102 アドレスバッファ
103 制御部
104 行デコーダ
105 ワード線ドライバ
106 列デコーダ
107 ビット線ドライバ
W1,W2,W3 ワード線
B1,B2,B3 ビット線
MC11,MC12,MC13,MC21,MC22,MC23,MC31,MC32,MC33 メモリセル
また本発明の不揮発性スイッチング装置は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され前記第1電極と前記第2電極とに電気的に接続された抵抗変化層と、を有する不揮発性スイッチング素子と、前記不揮発性スイッチング素子に電圧パルスを印加する電圧パルス印加装置とを備え、前記抵抗変化層はTaOx(1.9≦x≦2.2)で構成され、前記電圧パルス印加装置は、前記第1電極と前記第2電極との間に第1の電圧を有する第1電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗を低下させ、前記第1電極と前記第2電極との間に前記第1の電圧と極性が同じである第2の電圧であって、かつ前記第1電圧パルスのパルス幅よりも長いパルス幅を有する第2電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗を上昇させる。
Claims (10)
- 第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に配設され前記第1電極と前記第2電極とに電気的に接続された抵抗変化層とを備え、
前記抵抗変化層はTaOX(1.6≦X≦2.2)を含む材料で構成され、
前記第1電極と前記第2電極との間に第1の電圧を有する第1電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗が低下し、
前記第1電極と前記第2電極との間に前記第1の電圧と極性が同じである第2の電圧を有する第2電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗が上昇する、抵抗変化型素子。 - 前記第1電圧パルスのパルス幅は第1のパルス幅であり、前記第2電圧パルスのパルス幅は第2のパルス幅であり、前記第1のパルス幅よりも前記第2のパルス幅が長い、請求項1に記載の抵抗変化型素子。
- Xが1.9以上2.2以下である請求項1に記載の抵抗変化型素子。
- 第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に配設され前記第1電極と前記第2電極とに電気的に接続された抵抗変化層とを備え、
前記抵抗変化層はTaOX(1.9≦X≦2.2)を含む材料で構成され、
前記第1電極と前記第2電極との間に第1の電圧を有する第1電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗が低下し、
前記第1電極と前記第2電極との間に前記第1の電圧と極性が同じである第2の電圧を有する第2電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗が上昇する、不揮発性スイッチング素子。 - 前記第1電極または前記第2電極に電気的に接続された整流素子をさらに備えた、請求項1に記載の抵抗変化型素子。
- 前記整流素子がダイオードである、請求項5に記載の抵抗変化型素子。
- 前記第1電極および前記第2電極のうちの少なくとも何れか一方が、Ag、Au、Pt、Ir、TiN、TiAlN、Cuよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項1に記載の抵抗変化型素子。
- 請求項1に記載の抵抗変化型素子と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第1電圧パルスを印加することにより、前記抵抗変化型素子を低抵抗状態へと変化させ、前記第2電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。 - 請求項1に記載の抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、
前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第1電極と前記第2電極との間に前記第1電圧パルスまたは前記第2電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、抵抗変化型記憶装置。 -
半導体基板と、
前記半導体基板上に互いに平行に形成された複数の第1の配線と、
前記複数の第1の配線に立体交差するように、かつ互いに平行に形成された複数の第2の配線と、
複数の第1の配線と前記複数の第2の配線との立体交差点のそれぞれに、請求項1に記載の抵抗変化型素子と整流素子とが直列に接続されたメモリ素子を形成すると共に、前記メモリ素子を2次元状に形成したメモリアレイと、
特定の前記第1の配線を選択するように構成された第1の配線選択装置と、
特定の前記第1の配線を選択するように構成された第2の配線選択装置と、
電圧パルス印加装置とを備え、
前記電圧パルス印加装置は、前記第1の配線選択装置により選択された第1の配線と前記第2の配線選択装置により選択された第2の配線とに接続されているメモリセルの前記第1電極と前記第2電極との間に前記第1電圧パルスを印加することにより前記抵抗変化型素子を低抵抗状態へと変化させ、前記第1の配線選択装置により選択された第1の配線と前記第2の配線選択装置により選択された第2の配線とに接続されているメモリセルの前記第1電極と前記第2電極との間に前記第2電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、抵抗変化型記憶装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007101506 | 2007-04-09 | ||
JP2007101506 | 2007-04-09 | ||
PCT/JP2008/000768 WO2008126366A1 (ja) | 2007-04-09 | 2008-03-27 | 抵抗変化型素子、不揮発性スイッチング素子、および抵抗変化型記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP4308884B2 JP4308884B2 (ja) | 2009-08-05 |
JPWO2008126366A1 true JPWO2008126366A1 (ja) | 2010-07-22 |
Family
ID=39863526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008535813A Active JP4308884B2 (ja) | 2007-04-09 | 2008-03-27 | 抵抗変化型記憶装置、不揮発性スイッチング装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7948789B2 (ja) |
JP (1) | JP4308884B2 (ja) |
CN (1) | CN101542729B (ja) |
WO (1) | WO2008126366A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5322533B2 (ja) * | 2008-08-13 | 2013-10-23 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
JP5464148B2 (ja) * | 2008-12-26 | 2014-04-09 | 日本電気株式会社 | 抵抗変化素子 |
KR20110061912A (ko) * | 2009-12-02 | 2011-06-10 | 삼성전자주식회사 | 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치 |
KR20110074354A (ko) * | 2009-12-24 | 2011-06-30 | 삼성전자주식회사 | 메모리소자 및 그 동작방법 |
CN102244193A (zh) * | 2010-05-13 | 2011-11-16 | 复旦大学 | 包含钌掺杂的氧化钽基电阻型存储器及其制备方法 |
CN102742161B (zh) * | 2010-05-26 | 2015-05-20 | 松下电器产业株式会社 | 驱动非易失性开关装置的方法 |
WO2013003978A1 (zh) * | 2011-07-06 | 2013-01-10 | 复旦大学 | 包含钌掺杂的氧化钽基电阻型存储器及其制备方法 |
JP6097101B2 (ja) | 2012-03-13 | 2017-03-15 | 株式会社半導体エネルギー研究所 | 記憶装置、データ処理装置及び記憶装置の駆動方法 |
JP2013201276A (ja) | 2012-03-23 | 2013-10-03 | Toshiba Corp | 抵抗変化素子及び不揮発性記憶装置 |
JP6386723B2 (ja) * | 2013-12-11 | 2018-09-05 | Koa株式会社 | 抵抗素子の製造方法 |
KR102578854B1 (ko) * | 2016-12-31 | 2023-09-19 | 에스케이하이닉스 주식회사 | 저항성 메모리 소자 및 이의 제조 방법 |
US10381561B2 (en) | 2018-01-10 | 2019-08-13 | Internatoinal Business Machines Corporation | Dedicated contacts for controlled electroforming of memory cells in resistive random-access memory array |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6204139B1 (en) | 1998-08-25 | 2001-03-20 | University Of Houston | Method for switching the properties of perovskite materials used in thin film resistors |
JP4204755B2 (ja) | 1999-02-17 | 2009-01-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 情報を保存するマイクロ電子デバイスとその方法 |
US6867996B2 (en) * | 2002-08-29 | 2005-03-15 | Micron Technology, Inc. | Single-polarity programmable resistance-variable memory element |
KR100773537B1 (ko) | 2003-06-03 | 2007-11-07 | 삼성전자주식회사 | 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법 |
KR100693409B1 (ko) | 2005-01-14 | 2007-03-12 | 광주과학기술원 | 산화막의 저항변화를 이용한 비휘발성 기억소자 및 그제조방법 |
JP4546842B2 (ja) * | 2005-01-20 | 2010-09-22 | シャープ株式会社 | 不揮発性半導体記憶装置及びその制御方法 |
JP2006203098A (ja) * | 2005-01-24 | 2006-08-03 | Sharp Corp | 不揮発性半導体記憶装置 |
JP5049483B2 (ja) | 2005-04-22 | 2012-10-17 | パナソニック株式会社 | 電気素子,メモリ装置,および半導体集積回路 |
WO2006114904A1 (en) | 2005-04-22 | 2006-11-02 | Matsushita Electric Industrial Co., Ltd. | Non volatile memory cell and semiconductor memory device |
WO2007013174A1 (ja) * | 2005-07-29 | 2007-02-01 | Fujitsu Limited | 抵抗記憶素子及び不揮発性半導体記憶装置 |
JP5049491B2 (ja) * | 2005-12-22 | 2012-10-17 | パナソニック株式会社 | 電気素子,メモリ装置,および半導体集積回路 |
US9236381B2 (en) * | 2006-11-17 | 2016-01-12 | Panasonic Intellectual Property Management Co., Ltd. | Nonvolatile memory element, nonvolatile memory apparatus, nonvolatile semiconductor apparatus, and method of manufacturing nonvolatile memory element |
JP2008205191A (ja) | 2007-02-20 | 2008-09-04 | Toshiba Corp | 不揮発性半導体メモリ素子および不揮発性半導体メモリ装置 |
JP4252110B2 (ja) * | 2007-03-29 | 2009-04-08 | パナソニック株式会社 | 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ |
KR101083166B1 (ko) * | 2007-06-05 | 2011-11-11 | 파나소닉 주식회사 | 비휘발성 기억 소자 및 그 제조 방법, 및 그 비휘발성 기억소자를 이용한 비휘발성 반도체 장치 |
-
2008
- 2008-03-27 CN CN200880000315.9A patent/CN101542729B/zh active Active
- 2008-03-27 WO PCT/JP2008/000768 patent/WO2008126366A1/ja active Application Filing
- 2008-03-27 US US12/304,075 patent/US7948789B2/en active Active
- 2008-03-27 JP JP2008535813A patent/JP4308884B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
CN101542729B (zh) | 2012-05-02 |
US20100232204A1 (en) | 2010-09-16 |
WO2008126366A1 (ja) | 2008-10-23 |
US7948789B2 (en) | 2011-05-24 |
CN101542729A (zh) | 2009-09-23 |
JP4308884B2 (ja) | 2009-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4202411B2 (ja) | 抵抗変化型素子および抵抗変化型記憶装置 | |
JP4308884B2 (ja) | 抵抗変化型記憶装置、不揮発性スイッチング装置 | |
CN101952893B (zh) | 电阻变化元件的驱动方法及使用它的电阻变化型存储装置 | |
JP4628501B2 (ja) | 抵抗変化素子の駆動方法及び不揮発性記憶装置 | |
JP4252110B2 (ja) | 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ | |
KR100680563B1 (ko) | 불휘발성 반도체 기억장치 | |
US8018761B2 (en) | Resistance variable element, resistance variable memory apparatus, and resistance variable apparatus | |
JP4105760B2 (ja) | 記憶素子およびメモリ装置並びに半導体集積回路 | |
US8957399B2 (en) | Nonvolatile memory element and nonvolatile memory device | |
JP2012015211A (ja) | 不揮発性半導体記憶装置 | |
JP2007533118A (ja) | 可変抵抗を有するメモリデバイス | |
JP2008066438A (ja) | 抵抗変化型素子、不揮発性記憶素子、抵抗変化型記憶装置、およびこれらに対するデータ書き込み方法 | |
JP5431267B2 (ja) | 抵抗変化素子の駆動方法及び不揮発性記憶装置 | |
JP2011233211A (ja) | 抵抗変化素子の駆動方法及び不揮発性記憶装置 | |
JP2012169000A (ja) | 抵抗変化素子の駆動方法、不揮発性記憶装置、抵抗変化素子および多値記憶方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090407 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090501 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4308884 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |