WO2013003978A1 - 包含钌掺杂的氧化钽基电阻型存储器及其制备方法 - Google Patents

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storage medium
film layer
tao
resistive memory
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林殷茵
田晓鹏
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复旦大学
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Definitions

  • the invention belongs to the technical field of semiconductor memories, and relates to a metal oxide yttrium oxide (TaO x , 2 ⁇ x ⁇ 3 )-based resistive memory and a preparation method thereof, and particularly to doping with ruthenium (Ru).
  • TaO x , 2 ⁇ x ⁇ 3 metal oxide yttrium oxide
  • Ru ruthenium
  • Non-volatile memory plays an important role in the semiconductor market. Due to the increasing popularity of portable electronic devices, non-volatile memory has become more and more popular in the entire memory market, with more than 90% of the shares occupied by FLASH. However, due to the requirement of stored charge, the floating gate of FLASH cannot be unrestrictedly thinned with the development of technology. It is reported that the limit of FLASH technology is around 32nm (nanometer), which forces people to look for next-generation non-volatile memory with superior performance. . Recently, Resistive Switching Memory has attracted great attention due to its high density, low cost, and breakthrough in the development of technology.
  • the materials used are phase change materials, doped SrZr0 3 , and ferroelectric materials PbZrTi0. 3 , ferromagnetic materials Binary metal oxide materials, organic materials, and the like.
  • a resistive memory realizes a memory function by reversibly converting a storage medium between a high resistance state (HRS) and a low resistance state (LRS) by an electrical signal.
  • the storage medium material used for the resistive memory may be various semiconductor metal oxide materials such as copper oxide, titanium oxide, tungsten oxide, and the like.
  • a cerium oxide (TaO x , 1 ⁇ x 3 ) material as one of two-dimensional metal oxides
  • the critical dimensions continue to decrease, and the resistance Type memory technology necessarily needs to be extended beyond the 45 nanometer (nm) process node.
  • materials such as Cu and W may cause large leakage current when the corresponding oxide is used as a storage medium, thereby increasing power consumption and failing to effectively replace FLASH in the 45nm and 32nm stages.
  • the thickness of the barrier layer in the copper interconnect structure is required to be reduced to 3.6 nm, and the aspect ratio is further increased.
  • the conventional Ti/TiN, Ta/TaN, etc. cannot meet the requirements.
  • process volatility is also relatively more pronounced, and the problem of fluctuations in electrical performance based on yttria-resistive memory is more prominent.
  • IBM's SM Rossnagel et al. in an article entitled “Interconnect issues post 45nm, SM Rossnagd,” (IEEE INTERNATIONAL ELECTRON DEVICES MEETING 2005, TECHNICAL DIGEST, p95-97, 2005), states that copper diffusion barriers after 32 nm process nodes
  • the layer material will use Ru/TaN composite layer material
  • the object of the present invention is to provide a ruthenium oxide-based resistive memory and a preparation method thereof, to solve the problem of fluctuations in device performance parameters, and to solve the copper interconnect process in which the existing resistive memory is not easy to be connected with process nodes of 32 nm or less. Compatible issues.
  • the present invention provides the following technical solutions.
  • a yttria-based resistive memory includes an upper electrode, a lower electrode, and a ytterbium-doped yttrium oxide-based storage medium layer disposed between the upper electrode and the lower electrode.
  • the storage medium layer is formed by performing an annealing diffusion doping of Ru on the TaO x thin film layer, wherein 2 ⁇ x 3 .
  • the storage medium layer is formed by performing a TaO x film layer
  • Ru ion implantation doping is formed, wherein, 2 x 3 .
  • the thickness of the storage medium layer ranges from 1 nanometer to 200 nanometers.
  • the yttria-based resistive memory further includes a first dielectric layer over the lower electrode and a hole formed through the first dielectric layer, A storage medium layer is located at the bottom of the hole.
  • the electrode is a copper lead formed in the trench in the copper interconnect back end structure, and the storage medium layer is formed at the bottom of the copper plug.
  • the lower electrode is a copper plug in a copper interconnect rear end structure, and the storage medium layer is formed on top of the copper plug.
  • the copper interconnect back end structure is a copper interconnect back end structure of a process node of 32 nm or less, wherein the copper diffusion barrier layer is a composite layer of Ru/TaN.
  • the atomic content of the lanthanum element in the storage medium layer is 0.001%-20%.
  • germanium elements are present in the storage medium layer in the form of nanocrystals.
  • the upper electrode is a Ta, TaN, Ti, TiN, W, Ni, Al, Co, Cu or Ru metal layer, or a composite layer structure formed by combining any of the above metal layers.
  • the step (2) comprises the steps of:
  • the step (2) comprises the steps of:
  • the step (2) comprises the steps of:
  • the step (2) comprises the steps of:
  • the base metal film layer has a thickness ranging from about 0.3 nm to about 150 nm; and the tantalum oxide layer has a thickness ranging from about 0.3 nm to about 10 nm.
  • the TaO x film layer has a thickness ranging from about 1 nanometer to about 200 nanometers.
  • the TaO x thin film layer is formed by oxidation of a ruthenium metal; the oxidation is oxidation in an oxygen-containing gas at a high temperature, oxidation under a high-temperature oxygen plasma, or wet oxidation.
  • the ruthenium oxide layer is Ru0 2, during annealing, to select the temperature range of 400 ° C ⁇ 900 ° C of, Ru0 2 decomposition reaction of the following occurs: Ru0 2 ⁇ Ru + 0 2 .
  • the technical effect of the present invention is that, in the Ru-doped yttrium oxide-based storage medium layer, the position and the number formed in the conductive filament in the yttrium oxide-based storage medium layer can be effectively controlled by the distributed Ru element, thereby avoiding random formation. Possibly, therefore, its storage performance is more stable and fluctuations in device performance parameters are small. At the same time, it is easy to integrate with 32nm or 32nm copper interconnect process.
  • FIG. 1 is a schematic view showing the structure of a yttria-based resistive memory according to a first embodiment of the present invention
  • FIG. 2 is a schematic diagram of a mechanism model explanation of the yttria-based resistive memory of FIG. 1.
  • FIG. 3 is a junction of a yttria-based resistive memory according to a second embodiment of the present invention. N2011/001111
  • Figure 4 is a schematic illustration of a first embodiment of the preparation of the yttria-based resistive memory of Figure 3;
  • Figure 5 is a schematic illustration of a second embodiment of the preparation of the yttria-based resistive memory of Figure 3;
  • Figure 6 is a schematic illustration of a third embodiment of the preparation of the yttria-based resistive memory of Figure 3;
  • Figure 7 is a schematic view showing a fourth embodiment of the method for preparing the yttria-based resistive memory of Figure 3;
  • Figure 8 to Figure 1 1 are formed by doping a tantalum oxide layer as a diffusion doping layer.
  • FIG. 12 is a schematic diagram showing the principle of a tantalum oxide layer as a diffusion doped layer for annealing diffusion
  • FIG. 13 is a schematic structural view of a tantalum oxide based resistor type memory according to a third embodiment of the present invention
  • Figure 14 is a block diagram showing the structure of a yttria-based resistive memory according to a fourth embodiment of the present invention. detailed description
  • the drawings are a schematic representation of an idealized embodiment of the present invention, and the illustrated embodiments of the present invention should not be considered limited to the specific shapes of the regions shown in the drawings, but rather include the resulting shapes, such as deviation.
  • the curves obtained by dry etching generally have the characteristics of being curved or rounded, but in the illustrations of the embodiments of the present invention, they are all represented by rectangles, and the representations in the figures are schematic, but this should not be considered as limiting the invention. range.
  • the resistive memory 10 includes an upper electrode 130 and a lower tantalum (TaO x :Ru ) storage medium layer 120, wherein the doping amount of 2 ⁇ x 3, ' ⁇ can be: according to specific storage performance requirements. To choose, the preferred range of specific doping amount is ⁇ element
  • the storage medium layer has an atomic percentage of from 0.001% to 20%, and for example, may be selected to be 0.5% or 2%.
  • the form in which the germanium element is present in the storage medium layer 120 is not limited by the present invention.
  • the germanium may exist in the form of a single germanium element, or may exist in the form of RuO or Ru0 2 , or any combination of the above three forms. presence. Structurally, Ru, RuO or Ru0 2 may also exist in the form of nanocrystals.
  • the oxygen element may be uniformly distributed in the storage medium layer 120 or may be unevenly distributed, for example, gradually decreasing from the storage medium layer 120 from top to bottom. The specific content of oxygen and the specific distribution form are related to the oxidation method and process conditions.
  • the thickness of the storage medium layer 120 is not limited by the present invention, and preferably, the thickness may range from about 1 nanometer to about 200 nanometers.
  • An electrical signal is applied between the upper electrode 130 and lower electrode 110, for example, a voltage pulse signal, a current pulse signal, (TaO x: Ru) storage medium layer 120 may be switched back and forth between a high resistance state and the low resistance state.
  • a voltage pulse signal for example, a voltage pulse signal, a current pulse signal, (TaO x: Ru) storage medium layer 120 may be switched back and forth between a high resistance state and the low resistance state.
  • the transition from high resistance state to low resistance state is defined as Set operation
  • the transition from low resistance state to high resistance state is defined as Reset operation.
  • the conversion between the high resistance state and the low resistance state of the memory dielectric layer is achieved by the formation and disconnection of filaments in the storage medium layer.
  • the resistive memory 10 After be Ru-doped TaO x, compared to the prior art as a storage medium to TaO x resistive memory layer storing more stable performance of the device, e.g., high resistance state or low resistance state resistance is more uniform resistance distribution. Therefore, the resistive memory 10 can effectively prevent fluctuations in device performance parameters.
  • FIG. 2 is a schematic diagram showing the mechanism model of the yttria-based resistive memory shown in FIG. 1.
  • the resistive memory forms a plurality of conductive filaments 122 in a low resistance state, (TaO x :Ru ) storage dielectric layer 120, and the resistance of the conductive filaments is relatively low, thereby turning on the upper electrodes 130 and down. electrode. Filaments are typically formed by oxygen vacancies.
  • the conductive Ru or yttrium oxide is distributed in the storage medium layer 120.
  • the filament is more easily formed at the place where the Ru element is distributed, thereby effectively controlling the formation position of the conductive filament 122.
  • the possibility of random formation is avoided, so that the storage performance can be made more stable.
  • doped Ru 121 is distributed on each filament, and the doped Ru 121 is present in the form of nanocrystals.
  • FIG. 3 is a schematic structural view of a yttria-based resistive memory according to a second embodiment of the present invention.
  • the tantalum oxide group 20 comprises a resistive memory, and 50 formed on the electrode 50 and the (TaO x: Ru) between the lower electrode of the lower electrode 20 upper electrode layer in Example distinguish storage medium 30, the embodiment shown in FIG. 1
  • the dielectric layer 40 above the lower electrode 20 and the hole formed through the dielectric layer 40, the (TaO x :Ru ) storage medium layer 30 are further included.
  • the bottom of the hole of the dielectric layer 40 is formed, and therefore, the area of the (TaO x :Ru ) storage medium layer 30 is defined by the hole of the dielectric layer.
  • the lower electrode 20 is selected to be a copper metal layer, such as a copper lead.
  • Fig. 4 is a view showing a schematic view of a first embodiment of the yttria-based resistive memory shown in Fig. 3.
  • a dielectric layer 40 is deposited on the lower electrode 20; the lower electrode 40 may be various conductive metal layers, such as a copper metal layer or a Ta metal layer.
  • the thickness of the dielectric layer 40 is selected and determined according to the thickness of the storage medium layer.
  • the material of the dielectric layer 40 may be SiO 2 , Si 3 N 4 , SiOCH, FSG (fluorine-doped silicon oxide), HSQ (hydrogen-doped silicon oxide) or a composite material thereof, or other materials having the same function.
  • the dielectric layer 40 may be deposited by sputtering, CVD, or the like.
  • Step S20 as shown in FIG. 4b, patterning and etching the hole 21 on the dielectric layer 40; the size of the hole 21 is determined according to the size of the area of the storage medium layer to be formed, which can be etched by conventional photolithography Process formation.
  • a TaO x film layer 31 is formed at the bottom of the hole.
  • the TaO x film layer is mainly formed by the following two methods: (1) direct deposition formation; (2) formation by oxidation of Ta metal.
  • (1) method for example, can be formed by reactive sputter deposition of a thin film TaO x layer in an oxygen atmosphere, the sputtering process conditions (e.g. oxygen gas flow rate, pressure, temperature) and other determined TaO x film layer Ratios, one skilled in the art can, based on the teachings herein, determine the specific process conditions based on experiments.
  • the lower electrode 20 is made of Ta metal
  • the dielectric layer 40 is used as a mask to oxidize part of the Ta metal to form the TaO x thin film layer 3 1 ;
  • a metal thin film layer is further oxidized to form a TaO x thin film layer 31.
  • the oxidation methods mainly include: (1) oxidation in an oxygen-containing gas at a high temperature; (2) oxidation under a high-temperature oxygen plasma; (3) wet oxidation.
  • the Ta metal film layer in the hole 21 is exposed to an oxygen-containing gas at a certain high temperature (300 ° C - 600 ° C), and the Ta metal chemically reacts with the gas to oxidize A TaO x compound layer is formed.
  • the constant pressure of the chemical reaction is less than 20 Torr.
  • the stoichiometric ratio of oxygen to yttrium is related to the formed process parameters, such as gas flow rate, temperature, time, etc., and in the TaO x compound layer
  • the oxygen enthalpy ratio is not necessarily completely uniform.
  • the thickness of the TaO x film layer 31 is not limited by the present invention, and preferably, the thickness may range from about 1 nm to about 40 nm, for example, it may be 5 nm.
  • Step S40 depositing a ruthenium metal film layer on the TaO x film layer 31
  • the base metal film layer 32 is mainly used for diffusion doping. Therefore, the base metal film layer 32 is selected to have a relatively thin thickness, and may have a thickness ranging from about 0.3 nm to about 10 nm, for example, 1 nm or 2 nm.
  • the base metal thin film layer 32 can be formed by a process such as sputtering, ALD (Atomic Layer Deposition) or the like.
  • Step S50 the as shown in Fig, 4e formed by doping the diffusion annealing (TaO x: Ru) layer of the storage medium 30.
  • the Ru of the surface layer can be diffused into the TaOx thin film layer to form the (TaOx:Ru) storage medium layer 30 by annealing under certain conditions. Specifically, it can be selected to be rapidly annealed in a vacuum, the annealing temperature is in the range of 300 ° C to 700 ° C, the annealing time is 10 to 30 minutes, and the Ru atoms diffuse into the TaO x thin film layer, with Ru atoms or RuO z ( 1 ⁇ The z ⁇ 2 ) oxide is present in the storage medium layer 30.
  • Step S50 as shown in Fig. 4f, patterning forms the upper electrode 50.
  • the upper electrode 80 and the lower electrode 30 may have a single layer structure, which may be a metal material such as Ta, TaN, Ti, TiN, W, Ni, Al, Co, Cu or Ru, or may be formed by any combination of the above single layer structures.
  • Composite layer structure For example, when the base metal film layer 32 is thick, the remaining base metal (not shown) can be used as a part of the upper electrode 50 when the flaw is not completely diffused.
  • the yttria-based resistive memory shown in Fig. 3 is basically formed.
  • the preparation method shown in FIG. 4 has many variations, in particular, the structure before the doping (TaO x : Ru ) storage dielectric layer 30, and the positions of the Ru metal thin film layer and the TaO x thin film layer may have different transformations. form. The following will be explained separately.
  • FIG. 5 is a schematic view showing the second embodiment of the yttria-based resistive memory of FIG. Compared with the embodiment shown in FIG. 4, the difference is that step S40 is performed first and then step S50 is performed. As shown in Fig. 5c, a base metal film layer 32 is formed at the bottom of the hole; and then, as shown in Fig. 5d, a TaO x film layer 3 1 is deposited on the base metal film layer 32. During the annealing diffusion, germanium is diffused upwardly from the bottom. The other steps are basically the same as described above, and are no longer detailed here.
  • FIG. 6 shows a third embodiment of preparing the yttria-based resistive memory of FIG. Schematic diagram.
  • the difference is that the tantalum metal film layers 32b and 32a are formed on the upper and lower sides of the TaO x film layer 31, respectively, and the tantalum is from the bottom and the top of the TaOx film layer 31 to the TaOx film layer 3 at the same time. 1 diffusion doped.
  • Shown in Figure 6c the bottom of the hole formed in the metal thin film layer of ruthenium 32a; re
  • the thin film layer 31 is deposited TaO X on the ruthenium metal film layer 32a 6d, 6e as shown in FIG.
  • TaO A base metal film layer 32b is deposited on the x film layer 31.
  • the other steps are basically the same as those described in FIG. 4 above, and will not be described in detail herein.
  • Fig. 7 is a view showing the method of the fourth embodiment for preparing the yttria-based resistive memory of Fig. 3.
  • a tantalum metal film layer 32 is formed between the two layers of TaO x film layers 3 1 a and 31b, and the tantalum is from the bottom of the TaO x film layer 3 1 b and from the TaO x film.
  • the tops of layer 31b are respectively diffusion doped.
  • a TaO x film layer 3 1a is formed at the bottom of the hole; and as shown in FIG. 6d, a base metal film layer 32 is deposited on the TaO x film layer 31a, and then, as shown in FIG. 6e, A further layer of TaO x film layer 31b is deposited on the base metal film layer 32.
  • the other steps are basically the same as those described in Figure 4 above, and are not detailed here.
  • the method of thermally diffusing doping Ru is specifically described in the above embodiment of the preparation method, but it is also possible to perform Ru ion implantation doping on the TaO x thin film layer 31 as shown in FIG. 4c to form TaO as shown in FIG. 4e. x : Ru ) storage medium layer 30.
  • the present invention is not limited to the method of diffusing doping using the Ru metal thin film layer shown in FIGS. 4 to 7, and further proposes to replace the germanium with a conductive germanium oxide layer.
  • the metal thin film layer serves as a method of diffusing the doped layer.
  • FIG. 8 to 11 are schematic views showing the structure in which a tantalum oxide layer is used as a diffusion doped layer to dope to form a (TaO x :Ru ) storage medium layer.
  • the structural embodiment shown in FIG. 8 is used to replace the structure in FIG. 4d.
  • a tantalum oxide layer 33 is used instead of the Ru metal thin film layer 32.
  • the structural embodiment shown in FIG. 9 is used to replace the structure in FIG. 5d.
  • a tantalum oxide layer 33 is used in place of the Ru metal thin film layer 32.
  • the structural embodiment shown in Fig. 10 is used to replace the structure of Fig. 6e. As shown in Fig.
  • the tantalum oxide layers 33a and 33b are distributed to replace the Ru metal thin film layers 32a and 33b.
  • the structural embodiment shown in Fig. 11 is used to replace the structure of Fig. 7e.
  • a tantalum oxide layer 33 is used in place of the Ru metal thin film layer 32.
  • the thickness of the tantalum oxide layer is preferably in the range of about 0.3 nm to about 10 nm, and for example, may be selected to be 1 nm or 2 nm.
  • the tantalum oxide layer may be formed by a thin film deposition method such as reactive sputtering, and preferably, the tantalum oxide layer is Ru0 2 .
  • a tantalum oxide layer is used as the diffusion doped layer
  • those skilled in the art can select an annealing condition different from the method of the embodiment shown in Fig. 4 during the annealing diffusion process.
  • the annealing temperature is selected from 400 ° C to 900 ° C and the annealing time is from 30 seconds to 30 minutes.
  • one layer of the Ru metal thin film layer and the other layer of the tantalum oxide layer that is, the Ru metal thin film layer and the tantalum oxide layer may be simultaneously used. Used as a diffusion doping layer.
  • Figure 12 shows the schematic diagram of the tantalum oxide layer as a diffusion doped layer for annealing diffusion.
  • Ru0 2 undergoes a decomposition reaction at a certain temperature: Ru0 2 ⁇ Ru+0 2 , thereby forming RuO or Ru nanocrystals and diffusing into the TaO x thin film layer. If the decomposition is incomplete, it can also be Ru0. 2 nanocrystalline forms exist.
  • Ru0 2, RuO, Ru three are conductive, resistivity or less, even if not completely decomposed Ru0 2, there is only 30 34 D RuO, when the nanocrystalline or Ru0 2, may be The conductive filament is stabilized so that the conductive filament is distributed around the RuO or RuO 2 nanocrystals.
  • ⁇ 2 formed after decomposition of Ru02 diffuses into the TaO x thin film layer, and is filled with Ta atoms to fill oxygen vacancies, thereby reducing the defect concentration in the original TaO x storage medium layer, effectively improving (TaO x :Ru )
  • the storage medium layer has an initial state resistance and a low resistance state resistor, so that the power consumption of the device can be further reduced compared to the method shown in FIG.
  • the (TaO x :Ru ) storage medium layer formed by the above method comprises two metal elements of Ta and Ru, and according to the description of the prior art, in the copper interconnection structure of the process node of 32 nm or less, the copper thereof
  • the diffusion barrier layer will use a Ru/TaN composite layer material, which also includes Ru and Ta metal elements. Therefore, when the resistive memory is integrated with the copper interconnect back-end process structure, no new elements are introduced. As a result, the process risk is small and it is easy to integrate with the copper interconnect back-end process at 32nm or below.
  • FIG. 13 is a block diagram showing a third embodiment of a yttria-based resistive memory according to the present invention.
  • the yttria-based resistive memory 4 can be integrated with a copper interconnect back-end process, and the lower electrode of the yttrium-based resistive memory 4 is a copper plug 62 in a copper interconnect, (TaO x :Ru ) storage A dielectric layer 30 is formed on top of the copper plug 62.
  • the yttria-based resistive memory 4 can be formed by the following method.
  • the copper lead 60 and the copper plug 62 on the copper lead 60 are conventional.
  • a damascene process or a dual damascene process is formed, then a cap layer 81 is formed over the copper plug 62 and the interlayer dielectric layer 71, and then the cap layer 81 is patterned to open the top of the copper plug 62 so that it can be opened in the hole of the copper plug
  • the (TaO x :Ru ) storage medium layer 30 is formed in accordance with the method of each of the embodiments described above. Further, an upper electrode (not shown in Fig. 13) may be formed on the (TaO x :Ru ) storage medium layer 30.
  • the copper interconnect structure is a copper interconnect structure of a process node of 32 nm or less, wherein the diffusion barrier layer 90 is made of a Ru/TaN composite layer.
  • FIG 14 is a block diagram showing the structure of a fourth embodiment of a yttria-based resistive memory according to the present invention.
  • the yttria-based resistive memory 5 can be integrated with a copper interconnect back-end process
  • the lower electrode of the yttrium-based resistive memory 5 is a copper lead 60 in a copper interconnect, (TaO x :Ru ) storage
  • the dielectric layer 30 is formed at the bottom of the copper plug 62.
  • an upper electrode 50 formed between the (TaO x :Ru ) storage medium layer 30 and the copper plug 61 is further included.
  • the copper interconnect structure is a copper interconnect structure of a process node of 32 nm or less, wherein the diffusion barrier layer 90 is a Ru/TaN composite layer.

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Abstract

本发明属于半导体存储器技术领域，具体为包含钌掺杂的氧化钽基电阻型存储器。该电阻型存储器包括上电极、下电极、以及设置在上电极和下电极之间的包含钌掺杂的氧化钽基存储介质层。包含Ru掺杂的氧化钽基存储介质层中，通过分布的Ru元素，可以有效控制氧化钽基存储介质层中导电灯丝中形成的位置以及数量，避免了随机形成的可能。因此，该存储器性能更加稳定，器件性能参数的波动小。同时，易于与32纳米或者32纳米以下铜互连工艺集成。

Description

包含钌掺杂的氧化钽基电阻型存储器及其制备方法 技术领域
本发明属于半导体存储器技术领域， 涉及基于金属氧化物氧化钽 ( TaOx， 2 < x < 3 ) 的电阻型存储器 （Resistive Memory )及其制备方 法， 尤其涉及一种以包含钌（Ru )掺杂的氧化钽基作为存储介质的电 阻型存储器及其制备方法。 背景技术
存储器在半导体市场中占有重要的地位， 由于便携式电子设备的 不断普及， 不挥发存储器在整个存储器市场中的份额也越来越大， 其 中 90%以上的份额被 FLASH (闪存） 占据。 但是由于存储电荷的要 求， FLASH的浮栅不能随技术代发展无限制减薄，有报道预测 FLASH 技术的极限在 32nm (纳米） 左右， 这就迫使人们寻找性能更为优越 的下一代不挥发存储器。 最近电阻型转换存储器件 （ Resistive Switching Memory ) 因为其高密度、 低成本、 可突破技术代发展限制 的特点引起高度关注， 所使用的材料有相变材料、 掺杂的 SrZr03、 铁 电材料 PbZrTi03、 铁磁材料
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二元金属氧化物材料、 有 机材料等。
电阻型存储器（ Resistive Memory )是通过电信号的作用、 使存储 介质在高电阻状态（ High Resistance State, HRS )和低电阻状态（ Low Resistance State , LRS )之间可逆转换， 从而实现存储功能。 电阻型存 储器使用的存储介质材料可以是各种半导体金属氧化物材料， 例如， 氧化铜、 氧化钛、 氧化钨等。
氧化钽 （TaOx , 1 < x 3 ) 材料作为两元金属氧化物中的一种，
Panasonic 公司 Z.Wei 等人在 IEDM 2008 中的题为" Highly reliable TaOx ReRAM and Direct Evidence of Redox Reaction Mechanism"的一 文中报道了氧化钽的电阻转换特性， 因此其可以作为电阻型存储器的 存储介质。 从中可以看到， TaO 々吉布斯自由能 AG相对较小， 因此 其 LRS和 HRS之间转换快， 可达到纳秒量级， 从而解决了电阻型存 储器在高速存储器中的应用问题。
进一步， 随着半导体工艺技术的发展， 关键尺寸不断减小， 电阻 型存储器技术必然需要延伸至 45纳米 （nm ) 工艺节点以后。 Cu、 W 等材料由于晶粒尺寸的限制， 其相应的氧化物做存储介质时会导致漏 电流较大， 从而增加功耗， 不能有效地在 45nm 及 32nm 阶段取代 FLASH。 并且在 32纳米工艺节点， 要求铜互连结构中的阻挡层厚度 降到 3.6nm， 深宽比也进一步加大， 传统的 Ti/TiN、 Ta/TaN等无法满 足其要求。 另外， 由于工艺尺寸的缩小， 工艺波动性也相对更明显， 基于氧化钽电阻型存储器的电学性能波动的问题更加突出。
IBM公司的 S.M. Rossnagel等人在题为" Interconnect issues post 45nm, S.M. Rossnagd，，的一文中（ IEEE INTERNATIONAL ELECTRON DEVICES MEETING 2005， TECHNICAL DIGEST, p95-97,2005 ) 指 出， 在 32nm工艺节点后铜扩散阻挡层材料将采用 Ru/TaN复合层材 料
综合以上现有技术， 有必要提出一种新型的电阻型电阻存储器。 发明内容
本发明的目的是提供一种氧化钽基电阻型存储器及其制备方法， 以解决器件性能参数波动的问题，并解决现有电阻型存储器不易与 32 纳米或者 32纳米以下工艺节点的铜互连工艺兼容的问题。
为实现以上目的或者其它目的， 本发明提供以下技术方案。
按照本发明的一个方面， 提供一中氧化钽基电阻型存储器。 该存 储器包括上电极、 下电极、 以及设置在上电极和下电极之间的包含钌 掺杂的氧化钽基存储介质层。
作为较佳技术方案， 所述存储介质层是通过对 TaOx薄膜层进行 Ru的退火扩散掺杂形成， 其中， 2 < x 3。
作为另一较佳技术方案， 存储介质层是通过对 TaOx薄膜层进行
Ru离子注入掺杂形成， 其中， 2 x 3。
较优地， 所述存储介质层的厚度范围为 1纳米至 200纳米。
按照本发明的氧化钽基电阻型存储器的一个实施方案， 该氧化钽 基电阻型存储器还包括位于所述下电极上方的第一介质层以及贯穿 所述第一介质层中形成的孔洞， 所述存储介质层位于所述孔洞的底 部。
按照本发明的氧化钽基电阻型存储器的又一个实施方案， 所述下 电极为铜互连后端结构中形成于沟槽中的铜引线， 所述存储介质层形 成于铜栓塞底部。
按照本发明的氧化钽基电阻型存储器的再一个实施方案， 所述下 电极为铜互连后端结构中的铜栓塞， 所述存储介质层形成于该铜栓塞 的顶部。
较佳地， 所述铜互连后端结构为 32纳米或 32纳米以下工艺节点 的铜互连后端结构， 其中铜扩散阻挡层采用 Ru/TaN的复合层。
所述存储介质层中， 钌元素占存储介质层的原子百分含量为 0.001 %-20%。
所述存储介质层中， 钌元素以纳米晶的形式存在于存储介质层 中。
所述上电极是 Ta、 TaN、 Ti、 TiN、 W、 Ni、 Al、 Co、 Cu或者 Ru 金属层， 或者是以上任意金属层组合所形成的复合层结构。
按照本发明的又一方面， 提供上述氧化钽基电阻型存储的制备方 法， 包括以下步骤：
( 1 )构图形成下电极；
(2) 在所迷下电极上构图形成包含钌掺杂的氧化钽基存储介质 层； 以及
(3)在所述存储介质层上构图形成上电极。
按照本发明的氧化钽基电阻型存储器的制备方法的一个实施方 案， 所述步骤 （2) 包括以下步骤：
(2a)在所述下电极上形成 TaO^ 膜层， 其中， 2 x 3;
(2b)在所述 TaOx薄膜层上沉积钌金属薄膜层或者钌氧化物层； ( 2c ) 退火扩散掺杂形成包含钌掺杂的氧化钽基存储介质层。 按照本发明的氧化钽基电阻型存储器的制备方法的又一个实施 方案， 所述步骤 （2) 包括以下步骤：
(2a')在所述下电极上形成钌金属薄膜层或者钌氧化物层； (2b，）在所述钌金属薄膜层上沉积 TaO^ 膜层，其中， 2《x 3; (2c') 退火扩散掺杂形成包含钌掺杂的氧化钽基存储介质层。 按照本发明的氧化钽基电阻型存储器的制备方法的再一个实施 方案， 所述步骤 （2) 包括以下步骤：
( 2A )在所述下电极上形成第一钌金属薄膜层或者第一钌氧化物 层；
( 2B )在所述第一钌金属薄膜层上沉积 TaO^ 膜层， 其中， 2《 x < 3;
( 2C )在所述 TaO^ 膜层上沉积第二钌金属薄膜层或者第二钌 氧化物层；
( 2D ) 退火扩散掺杂形成包含钌掺杂的氧化钽基存储介质层。 按照本发明的氧化钽基电阻型存储器的制备方法的还一个实施 方案， 所述步骤（2 ) 包括以下步骤：
( 2A，）在所述下电极上形成第一 TaO^ 膜层， 其中， 2 x 3; ( 2B，）在所述 TaOx薄膜层上沉积钌金属薄膜层或者钌氧化物层；
( 2C )在所述钌金属薄膜层上形成第二 TaO^ 膜层；
( 2D， ) 退火扩散掺杂形成包含钌掺杂的氧化钽基存储介质层。 较佳地， 所述钌金属薄膜层的厚度范围为约 0.3纳米至约 150纳 米；所述钌氧化物层的厚度范围为约 0.3纳米至约 10纳米。所述 TaOx 薄膜层的厚度范围为约 1纳米至约 200纳米。
所述 TaOx薄膜层通过对钽金属氧化形成； 所述氧化为高温下含 氧气体中氧化、 高温氧等离子体下氧化或者湿法氧化。
所述钌氧化物层的为 Ru02, 在退火时， 选择 400°C~900°C的温度 范围， Ru02发生以下分解反应： Ru02→Ru+02。
本发明的技术效果是， 包含 Ru掺杂的氧化钽基存储介质层中， 通过分布的 Ru元素， 可以有效控制氧化钽基存储介质层中导电灯丝 中形成的位置以及数量， 避免了随机形成的可能， 因此， 其存储性能 更加稳定， 器件性能参数的波动小。 同时， 易于与 32纳米或者 32纳 米以下铜互连工艺集成。 附图说明
从结合附图的以下详细说明中， 将会使本发明的上述和其它目的 及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。
图 1是按照本发明第一实施例提供的氧化钽基电阻型存储器的结 构示意图；
图 2是图 1所示氧化钽基电阻型存储器的机理模型解释示意图； 图 3是按照本发明第二实施例提供的氧化钽基电阻型存储器的结 N2011/001111
构示意图；
图 4是制备图 3所示氧化钽基电阻型存储器的第一实施例方法示 意图；
图 5是制备图 3所示氧化钽基电阻型存储器的第二实施例方法示 意图；
图 6是制备图 3所示氧化钽基电阻型存储器的第三实施例方法示 意图；
图 7所示为制备图 3所示氧化钽基电阻型存储器的第四实施例方 法示意图；
图 8 至图 1 1 是以钌氧化物层作为扩散掺杂层以摻杂形成
( TaOx:Ru )存储介质层的结构示意图；
图 12是钌氧化物层作为扩散掺杂层退火扩散时的原理示意图； 图 13 是按照本发明第三实施例提供的氧化钽基电阻型存储器的 结构示意图；
图 14 是按照本发明第四实施例提供的氧化钽基电阻型存储器的 结构示意图。 具体实施方式
在下文中结合图示在参考实施例中更完全地描述本发明， 本发明 提供优选实施例，但不应该被认为仅限于在此阐述的实施例。在图中， 为了清楚放大了层和区域的厚度， 但作为示意图不应该被认为严格反 映了几何尺寸的比例关系。
在此参考图是本发明的理想化实施例的示意图， 本发明所示的实 施例不应该被认为仅限于图中所示的区域的特定形状， 而是包括所得 到的形状， 比如制造引起的偏差。 例如干法刻蚀得到的曲线通常具有 弯曲或圆润的特点， 但在本发明实施例图示中， 均以矩形表示， 图中 的表示是示意性的， 但这不应该被认为限制本发明的范围。
图 1所示为按照本发明第一实施例提供的氧化钽基电阻型存储器 的结构示意图。 如图 1所示， 该电阻型存储器 10包括上电极 130、 下 钽（TaOx:Ru )存储介质层 120， 其中， 2 < x 3，'钌的掺杂量可：根 据具体存储性能的需求来选择， 具体地掺杂量的优选范围为钌元素占 存储介质层的原子百分含量为 0.001%-20%， 例如可以选择为 0.5%或 2%。 钌元素在存储介质层 120的存在形式不受本发明限制， 例如， 钌 可以以单独的钌元素的形式存在、 也可以以 RuO或者 Ru02的形式存 在， 或者以上三者形式的任意组合的形式存在。 在结构上， Ru、 RuO 或者 Ru02也可以以纳米晶的形式存在。 并且， 氧元素在存储介质层 120 中可以均匀分布， 也可以不均匀分布， 例如， 从存储介质层 120 从上到下逐渐递减分布。 氧元素的具体含量以及具体分布形式与氧化 的方法、 工艺条件相关。 存储介质层 120的厚度不受本发明限制， 优 选地， 其厚度范围可以为约 I纳米至约 200纳米。
上电极 130和下电极 1 10之间施加电学信号，例如电压脉冲信号、 电流脉沖信号， （TaOx:Ru )存储介质层 120可以在高阻态和低阻态 之间来回转换。 其中， 由高阻态向低阻态转换定义为 Set (置位） 操 作， 由低阻态向高阻态转换定义为 Reset (复位）操作。 根据电阻型 存储器的原理， 存储介质层的高阻态和低阻态之间的转换是通过存储 介质层中的灯丝 （filament ) 的形成与断开实现的。 对 TaOx进行 Ru 掺杂后， 相比于现有技术的以 TaOx为存储介质层的电阻型存储器， 器件的存储性能更加稳定， 例如， 低阻态电阻或高阻态电阻分布更加 均匀。 因此， 电阻型存储器 10能有效地防止器件性能参数的波动。
图 2所示为图 1所示氧化钽基电阻型存储器的机理模型解释示意 图。 如图 2 所示， 该电阻型存储器在低阻状态， （TaOx:Ru )存储介 质层 120中形成了若干导电灯丝 122 , 导电灯丝的电阻相对较低， 从 而导通了上电极 130 和下电极。 灯丝一般是由氧空位形成。 在掺入 Ru后，导电的 Ru或钌的氧化物分布于存储介质层 120中，在进行 Set 操作时， 灯丝更加容易在 Ru元素所分布的地方形成， 从而有效控制 了导电灯丝 122的形成位置以及数量， 避免了随机形成的可能， 因此 可以使存储性能更加稳定。 在该图示实施例中， 每个灯丝上分布有掺 杂的 Ru 121， 掺杂的 Ru 121是以纳米晶的形式存在。
图 3所示为按照本发明第二实施例提供的氧化钽基电阻型存储器 的结构示意图。 同样， 该氧化钽基电阻型存储器包括下电极 20、 上电 极 50以及形成于上电极 50和下电极 20之间的 （ TaOx:Ru )存储介质 层 30, 与图 1所示实施例相区别的是， 还包括下电极 20上方的介质 层 40以及贯穿介质层 40所形成的孔洞， （TaOx:Ru )存储介质层 30 形成于介质层 40 的孔洞的底部， 因此， （TaOx:Ru )存储介质层 30 的面积大小通过介质层的孔洞所限定。 为更易于与铜互连工艺集成， 优选地， 下电极 20选择为铜金属层， 例如铜引线。
以下结合图 3所示实施例进一步说明氧化钽基电阻型存储器的制 备方法过程。
图 4所示为制备图 3所示氧化钽基电阻型存储器的第一实施例方 法示意图。
步骤 S 10， 如图 4a所示， 在下电极 20上沉积形成介质层 40; 下 电极 40可以为各种导电金属层， 例如可以是铜金属层， 也可以是 Ta 金属层。 介质层 40 的厚度根据存储介质层的厚度来选择确定。 介质 层 40的材料可以为 Si02、 Si3N4、 SiOCH、 FSG (掺氟的氧化硅） 、 HSQ (掺氢的氧化硅）或其复合材料， 或起到同样作用的其他材料等。 介质层 40可以采用溅射、 CVD等方法沉积形成。
步骤 S20， 如图 4b所示， 在所述介质层 40上构图刻蚀形成孔洞 21 ; 孔洞 21 的面积大小根据欲形成的存储介质层的面积大小选择确 定， 其可以通过常规的光刻刻蚀工艺形成。
步骤 S30，如图 4c所示，在所述孔洞的底部形成 TaOx薄膜层 31。 TaOx薄膜层主要以下两种方法形成： （ 1 )直接沉积形成； （2 )通过 对 Ta金属氧化形成。 采用第 （ 1 )种方法时， 例如， 可以通过在氧气 气氛中反应溅射沉积形成 TaOx薄膜层， 溅射的工艺条件 （例如氧气 流量、 压强、 温度） 等决定 TaOx薄膜层的具体成分比例， 本领域技 术人员可以在本文的启示下、 根据实验以确定具体的工艺条件。 采用 第 （2 ) 中方法时， 有两种途径实现： （a ) 下电极 20采用 Ta金属， 以介质层 40作掩膜氧化部分 Ta金属以形成 TaOx薄膜层 3 1 ; ( b )先 沉积一钽金属薄膜层， 再对 Ta金属薄膜层氧化形成 TaOx薄膜层 31。 其中， 氧化的方法主要有： （ 1 ) 高温下含氧气体中氧化； （2 ) 高温 氧等离子体下氧化； （3 ) 湿法氧化。 以第 ) 中氧化方法为例， 通过在一定高温 （ 300。C- 600。C )条件下， 孔洞 21中的 Ta金属薄膜 层暴露于含氧的气体中， Ta金属与气体发生化学反应，氧化生成 TaOx 化合物层。 在该实施例中， 化学反应的恒定气压小于 20Torr。 生成的 TaOx化合物层中， 2 < χ < 3 , 氧与钽的化学计量比与形成的工艺参 数有关， 例如气体流量， 温度、 时间等等， 并且 TaOx化合物层中的 氧钽比不一定是完全均匀的， 在该实施例中， 由于表面的 Ta 更容易 与含氧的气体结合， TaOx化合物层中越接近下电极 20 , 其钽与氧的 化学计量比更高。 TaOx薄膜层 31 的厚度不受本发明限制， 优选地， 其厚度范围可以为约 lnm至约 40nm， 例如， 其可以为 5nm。
步骤 S40 , 如图 4d所示， 在 TaOx薄膜层 31上沉积钌金属薄膜层
32。 钌金属薄膜层 32 主要是用来扩散掺杂的， 因此， 钌金属薄膜层 32选择较薄的厚度， 其厚度范围可以为约 0.3纳米至约 10纳米， 例 如可以选择为 1纳米或者 2纳米。 钌金属薄膜层 32可以通过溅射、 ALD (原子层淀积） 等工艺形成。
步骤 S50, 如图 4e所示， 退火扩散掺杂形成 （TaOx:Ru ) 存储介 质层 30。 在该实施例中， 通过在一定条件下退火， 可以使表层的 Ru 向 TaOx薄膜层中扩散从而形成（TaOx:Ru )存储介质层 30。 具体地， 可以选择在真空中快速退火处理， 退火温度在 300°C ~700 °C， 退火时 间在 10~30分钟， Ru原子扩散进入 TaOx薄膜层中， 以 Ru原子或者 RuOz ( 1 < z < 2 ) 氧化物的形式存在于存储介质层 30中。
步骤 S50, 如图 4f所示， 构图形成上电极 50。 上电极 80和下电 极 30可以单层结构， 其可以是 Ta、 TaN、 Ti、 TiN、 W、 Ni、 Al、 Co、 Cu或者 Ru等金属材料， 也可以是以上任意单层结构组合所形成的复 合层结构。 例如， 在钌金属薄膜层 32厚度较厚时， 钌未完全扩散完 时， 所剩余的钌金属 （图中未示出） 可以被用来当作上电极 50 的一 部分。
至此， 图 3所示的氧化钽基电阻型存储器基本形成。 图 4所示的 制备方法过程还有许多变换形式， 特别是在掺杂形成 （TaOx :Ru ) 存 储介质层 30之前的结构， Ru金属薄膜层与 TaOx薄膜层的位置可以有 着不同的变换形式。 以下将分别说明。
图 5所示为制备图 3所示氧化钽基电阻型存储器的第二实施例方 法示意图。 相比如图 4所示实施例， 其区別在于先执行步骤 S40再执 行步骤 S50。 如图 5c所示， 在所述孔洞的底部形成钌金属薄膜层 32 ; 然后再如图 5d所示， 在钌金属薄膜层 32上沉积 TaOx薄膜层 3 1 。 在 退火扩散的过程中， 钌是从底部向上扩散掺杂的。 其它步骤过程与以 上所述基本一致， 在此不再——详述。
图 6所示为制备图 3所示氧化钽基电阻型存储器的第三实施例方 法示意图。 相比如图 5所示实施例， 其区别在于 TaOx薄膜层 3 1的上 面和下面均分别形成了钌金属薄膜层 32b 和 32a， 钌是从 TaOx薄膜 层 31底部和顶部同时向 TaOx薄膜层 3 1扩散掺杂的。 如图 6c所示， 在所述孔洞的底部形成钌金属薄膜层 32a; 再如图 6d所示， 在钌金属 薄膜层 32a上沉积 TaOx薄膜层 31 ， 然后再如图 6e所示， 在 TaOx 薄膜层 31上沉积钌金属薄膜层 32b。其它步骤过程与以上图 4所述基 本一致， 在此不再 详述。
图 7所示为制备图 3所示氧化钽基电阻型存储器的第四实施例方 法示意图。 相比如图 4所示实施例， 其区别在于在两层 TaOx薄膜层 3 1 a和 31b中间形成了钌金属薄膜层 32 , 钌是从 TaOx薄膜层 3 1 b的 底部和从 TaOx薄膜层 31b的顶部分别扩散掺杂的。 如图 7c所示， 在 所述孔洞的底部形成 TaOx薄膜层 3 1a; 再如图 6d所示， 在 TaOx薄膜 层 31a上沉积钌金属薄膜层 32， 然后再如图 6e所示， 在钌金属薄膜 层 32上沉积又一层 TaOx薄膜层 3 1b。 其它步骤过程与以上图 4所述 基本一致， 在此不再——详述。
以上制备方法的实施例中具体介绍了热扩散掺杂 Ru 的方法， 但 是， 也可以采用对如图 4c所示 TaOx薄膜层 31进行 Ru离子注入掺杂 以形成如图 4e所示的 （TaOx:Ru )存储介质层 30。
在釆用退火扩散掺杂 Ru的方法过程中，本发明不仅限于提出图 4 至图 7所示的采用 Ru金属薄膜层扩散掺杂的方法， 还进一步提出了 以导电的钌氧化物层代替钌金属薄膜层作为扩散掺杂层的方法。
图 8 至图 1 1 所示为以钌氧化物层作为扩散掺杂层以摻杂形成 ( TaOx:Ru )存储介质层的结构示意图。 其中， 图 8 所示结构实施例 用以替换图 4d中的结构， 如图 8所示， 钌氧化物层 33用来替代 Ru 金属薄膜层 32。 图 9所示结构实施例用以替换图 5d中的结构， 如图 9所示， 钌氧化物层 33用来替代 Ru金属薄膜层 32。 图 10所示结构 实施例用以替换图 6e中的结构，如图 10所示，钌氧化物层 33a和 33b 分布用来替代 Ru金属薄膜层 32a和 33b。 图 1 1所示结构实施例用以 替换图 7e中的结构， 如图 1 1所示， 钌氧化物层 33用来替代 Ru金属 薄膜层 32。 以上实施例结构中， 钌氧化物层的厚度范围优选地为约 0.3纳米至约 10纳米， 例如可以选择为 1纳米或者 2纳米。 钌氧化物 层可以通过反应溅射等薄膜沉积方法形成， 优选地， 钌氧化物层为 Ru02。 采用钌氧化物层作为扩散掺杂层时， 在退火的扩散的工艺过程 中， 本领域技术人员可以根据选择不同于图 4所示实施例方法过程的 退火条件。 例如， 退火温度选择在 400°C〜900°C , 退火时间为 30秒至 30分钟。 需要指出的是， 在其他变换实施例中， 对于图 10所示结构， 也可以采用一层为 Ru金属薄膜层另一层为钌氧化物层，也即 Ru金属 薄膜层和钌氧化物层同时用作扩散掺杂层。
图 12 所示为钌氧化物层作为扩散掺杂层退火扩散时的原理示意 图。如图 12所示， Ru02在一定温度下会发生分解反应： Ru02→Ru+02， 从而形成 RuO或者 Ru纳米晶并向 TaOx薄膜层中扩散， 如果分解不 完全， 也可以以 Ru02纳米晶形式存在。 需进一步说明的是， Ru02、 RuO、 Ru三者都是导电的， 电阻率相差不大， 因此即使 Ru02分解不 完全， 丁3034中只存在 RuO、 或者 Ru02纳米晶时， 也可以稳定导电灯 丝， 使导电灯丝分布在 RuO或者 Ru02纳米晶周围。 另外， Ru02分 解后形成的 Ο·2扩散到 TaOx薄膜层中，与 Ta原子结合填充了氧空位， 从而减少了原 TaOx存储介质层中的缺陷浓度，有效提高了（TaOx:Ru ) 存储介质层初始态电阻以及低阻态的电阻， 从而相比如图 4所示的方 法， 可以更加减小器件的功耗。
以上所示方法形成的 （TaOx:Ru )存储介质层包含 Ta和 Ru两种 金属元素， 而根据现有技术的说明， 在 32纳米或者 32纳米以下工艺 节点的铜互连结构中， 其铜的扩散阻挡层将会采用 Ru/TaN复合层材 料， 该扩散阻挡层同样包括 Ru和 Ta金属元素， 因此， 该电阻型存储 器与铜互连后端工艺结构集成时， 不会引入新的元素， 因此， 工艺风 险小， 易于与 32纳米或者 32纳米以下工艺节点的铜互连后端工艺集 成。
以下进一步说明氧化钽基电阻型存储器集成于铜互连后端结构 的实施例。
图 13 所示为按照本发明提供的氧化钽基电阻型存储器的第三实 施例结构示意图。 在该实施例中， 氧化钽基电阻型存储器 4可以与铜 互连后端工艺集成， 氧化钽基电阻型存储器 4的下电极是铜互连中的 铜栓塞 62， ( TaOx:Ru )存储介质层 30形成于铜栓塞 62的顶部。 氧 化钽基电阻型存储器 4可以通过以下方法过程形成。
参考图 13 , 铜引线 60以及铜引线 60上的铜栓塞 62通过常规的 大马士革工艺或者双大马士革工艺形成， 然后在铜栓塞 62 和层间介 质层 71 上面形成盖帽层 81 , 然后构图刻蚀盖帽层 81 以打开铜栓塞 62的顶部， 因此， 可以在打开铜栓塞的孔中按照以上所述的各实施例 的方法形成（TaOx:Ru )存储介质层 30。 进一步， 还可以在（TaOx:Ru ) 存储介质层 30上形成上电极（图 13中未示出） 。
优选地， 该铜互连结构为 32纳米或者 32纳米以下工艺节点的铜 互连结构， 其中， 扩散阻挡层 90釆用 Ru/TaN复合层。
图 14 所示为按照本发明提供的氧化钽基电阻型存储器的第四实 施例结构示意图。 在该实施例中， 氧化钽基电阻型存储器 5可以与铜 互连后端工艺集成， 氧化钽基电阻型存储器 5的下电极是铜互连中的 铜引线 60, ( TaOx:Ru )存储介质层 30形成于铜栓塞 62的底部。 在 该实施例中， 还包括形成于 （TaOx:Ru )存储介质层 30 和铜栓塞 61 之间的上电极 50。 同样， 优选地， 该铜互连结构为 32纳米或者 32纳 米以下工艺节点的铜互连结构， 其中， 扩散阻挡层 90采用 Ru/TaN复 合层。
以上例子主要说明了本发明电阻型存储器以及制备方法。 尽管只 对其中一些本发明的实施方式进行了描述， 但是本领域普通技术人员 应当了解， 本发明可以在不偏离其主旨与范围内以许多其他的形式实 施。 因此， 所展示的例子与实施方式被视为示意性的而非限制性的， 在不脱离如所附各权利要求所定义的本发明精神及范围的情况下， 本 发明可能涵盖各种的修改与替换。

Claims

权 利 要 求
1. 一种氧化钽基电阻型存储器， 包括上电极、 下电极， 其特征在 于， 还包括设置在上电极和下电极之间的包含钌掺杂的氧化钽基存储 介质层。
2. 根据权利要求 1所述的氧化钽基电阻型存储器， 其特征在于， 所述存储介质层是通过对 TaOx薄膜层进行 Ru的退火扩散掺杂形成， 或者过对 TaOx薄膜层进行 Ru离子注入掺杂形成， 其中， 2 x < 3。
3. 根据权利要求 1或 2所述的氧化钽基电阻型存储器，其特征在 于， 所述存储介质层的厚度为 1纳米至 200納米。
4. 根据权利要求 1所述的氧化钽基电阻型存储器， 其特征在于， 还包括位于所述下电极上方的第一介质层以及贯穿所述第一介质层 中形成的孔洞， 所述存储介质层位于所述孔洞的底部。
5. 根据权利要求 1所述的氧化钽基电阻型存储器， 其特征在于， 所述下电极为铜互连后端结构中形成于沟槽中的铜引线， 所述存储介 质层形成于铜栓塞底部； 或者， 所述下电极为铜互连后端结构中的铜 栓塞， 所述存储介质层形成于该铜栓塞的顶部。
6. 根据权利要求 5所述的氧化钽基电阻型存储器， 其特征在于， 所述铜互连后端结构为 32纳米或 32納米以下工艺节点的铜互连后端 结构， 其中， 铜扩散阻挡层釆用 Ru/TaN的复合层。
7. 根据权利要求 1所述的氧化钽基电阻型存储器， 其特征在于， 所述存储介质层中， 钌元素占存储介质层的原子百分含量为 0.001 %-20%。
8. 根据权利要求 1所述的氧化钽基电阻型存储器， 其特征在于， 所述存储介质层中， 钌元素以纳米晶的形式存在于存储介质层中。
9. 根据权利要求 1所述的氧化钽基电阻型存储器， 其特征在于， 所述上电极是 Ta、 TaN、 Ti、 TiN、 W、 Ni、 Al、 Co、 Cu或者 Ru金 属层， 或者是以上任意金属层组合所形成的复合层。
10. 一种如权利要求 1所述氧化钽基电阻型存储的制备方法， 其 特征在于， 包括以下步骤：
( 1 ) 构图形成下电极； ( 2 ) 在所述下电极上构图形成包含钌掺杂的氧化钽基存储介质 层； 以及
(3)在所述存储介质层上构图形成上电极。
11. 根据权利要求 10所述的制备方法，其特征在于，所述步骤（2) 包括以下步骤：
(2a) 在所述下电极上形成 TaOx薄膜层， 其中， 2 x 3;
( 2b )在所述 TaOx薄膜层上沉积钌金属薄膜层或者钌氧化物层；
( 2c ) 退火扩散掺杂形成包含钌掺杂的氧化钽基存储介质层； 或者， 所述步骤 （2) 包括以下步骤：
(2a') 在所述下电极上形成钌金属薄膜层或者钌氧化物层；
(2b，）在所述钌金属薄膜层上沉积 TaOx薄膜层，其中， 2 x<3;
(2c') 退火扩散掺杂形成包含钌掺杂的氧化钽基存储介盾层； 或者， 所述步骤 （2) 包括以下步骤：
( 2A )在所述下电极上形成第一钌金属薄膜层或者第一钌氧化物 层；
(2B)在所述第一钌金属薄膜层上沉积 TaO^ 膜层， 其中， 2< x<3;
(2C)在所述丁&0)；薄膜层上沉积第二钌金属薄膜层或者第二钌 氧化物层；
(2D) 退火扩散掺杂形成包含钌掺杂的氧化钽基存储介质层； 或者， 所述步骤 （2) 包括以下步骤：
(2A，）在所述下电极上形成第一 TaOx薄膜层， 其中， 2 x 3; ( 2B，）在所述 TaOx薄膜层上沉积钌金属薄膜层或者钌氧化物层； (2C ) 在所述钌金属薄膜层上形成第二 TaO 膜层；
(2D') 退火扩散掺杂形成包含钌掺杂的氧化钽基存储介质层。
12. 根据权利要求 11所述的制备方法， 其特征在于， 所述钌金属 薄膜层的厚度范围为 0.3纳米至 10納米；所述钌氧化物层的厚度范围 为 0.3纳米至 10纳米。
13. 根据权利要求 11 所述的制备方法， 其特征在于， 所述 TaOx 薄膜层的厚度范围为 1纳米至 200纳米。
14. 根据权利要求 11 所述的制备方法， 其特征在于， 所述 TaOx 薄膜层通过对钽金属氧化形成。
15. 根据权利要求 11所述的制备方法， 其特征在于， 所述钌氧化 物层为 Ru02， 在退火时， 选择 400° (：〜 900Ό的温度范围， Ru02发生 以下分解反应： Ru02→Ru+02。
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