JPWO2008018113A1 - 画素駆動装置及び画素駆動方法 - Google Patents

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Abstract

複数のデータ線（Ｂ１〜Ｂｍ）および複数の走査線（Ａ１〜Ａｎ）の交差位置に配され、画素データ信号が書き込まれることにより点灯駆動される複数の画素（３０）を備え、複数の画素（３０）は、画素データ信号の書込みから消去までの期間により、少なくとも２つの走査グループに分けられる画素駆動装置であって、データ線に画素データ信号を供給するデータ線駆動手段（２４）と、データ線に供給された画素データ信号が画素（３０）に書き込まれるよう走査線を走査する走査線駆動手段（２５）と、画素（３０）に書き込まれた画素データ信号を、走査グループ毎に消去制御する消去走査手段（２６）とを備えた構成を用いることにより、１フレーム期間を複数のサブフレーム期間に時分割し、１つまたは複数のサブフレーム期間の点灯期間の累計により階調表示を行う画素駆動装置及び画素駆動方法において、サブフレーム数を増加させることなく、階調表示に伴うノイズ発生を抑制する。

Description

本発明は、１フレーム期間における画素点灯時間の累積により階調表示を行う画素駆動装置及び画素駆動方法に関する。
発光素子をマトリクス状に配列して構成される表示パネルを用いたディスプレイの開発が広く進められている。このような表示パネルに用いられる発光素子として、例えば有機材料を発光層に用いた有機ＥＬ（エレクトロルミネッセンス）素子が注目されている。
かかる有機ＥＬ素子を用いた表示パネルとして、マトリクス状に配列したＥＬ素子の各々に、例えばＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）からなる能動素子を加えたアクティブマトリクス型表示パネルがある。このアクティブマトリクス型表示パネルは、低消費電力を実現でき、また画素間のクロストークが少ない等の特質を備えており、特に大画面を構成する高精細度のディスプレイに適している。
図１は、従来のアクティブマトリクス型表示パネルにおける１つの画素１０に対応する回路構成の一例を示している。図１において、制御用トランジスタであるＴＦＴ１１のゲートＧは走査ライン（走査線）Ａ１に接続され、ソースＳはデータライン（データ線）Ｂ１に接続されている。また、この制御用ＴＦＴ１１のドレインＤは、駆動用トランジスタであるＴＦＴ１２のゲートＧに接続されると共に、電荷保持用キャパシタ１３の一方の端子に接続されている。
また、駆動用ＴＦＴ１２のソースＳは前記キャパシタ１３の他方の端子に接続されると共に、パネル内に形成された共通陽極１６に接続されている。また、駆動用ＴＦＴ１２のドレインＤは、有機ＥＬ素子１４の陽極に接続され、この有機ＥＬ素子１４の陰極は、パネル内に形成された例えば基準電位点（アース）を構成する共通陰極１７に接続されている。
図２は、図１に示した各画素１０を担う回路構成を、表示パネル２０に配列した状態を模式的に示したものであり、各走査ラインＡ１〜Ａｎと、各データラインＢ１〜Ｂｍとの交差位置の各々において、図１に示した回路構成の各画素１０が夫々形成されている。そして、前記した構成においては、駆動用ＴＦＴ１２の各ソースＳが図２に示された共通陽極１６に夫々接続され、各ＥＬ素子１４の陰極が同じく図２に示された共通陰極１７に夫々接続された構成とされている。そして、この回路において、発光制御を実行する場合においては、スイッチ１８が図に示すようにグランドに接続される状態になされ、これにより共通陽極１６に対して電圧源＋ＶＤが供給される。
この状態において、図１における制御用ＴＦＴ１１のゲートＧに走査ラインを介してオン電圧が供給されると、ＴＦＴ１１はソースＳに供給されるデータラインからの電圧に対応した電流をソースＳからドレインＤに流す。従って、ＴＦＴ１１のゲートＧがオン電圧の期間に、前記キャパシタ１３が充電され、その電圧が駆動用ＴＦＴ１２のゲートＧに供給されて、ＴＦＴ１２にはそのゲート電圧とソース電圧に基づいた電流を、ドレインＤからＥＬ素子１４を通じて共通陰極１７に流し、ＥＬ素子１４を発光させる。
また、ＴＦＴ１１のゲートＧがオフ電圧になると、ＴＦＴ１１はいわゆるカットオフとなり、ＴＦＴ１１のドレインＤが開放状態となるものの、駆動用ＴＦＴ１２はキャパシタ１３に蓄積された電荷によりゲートＧの電圧が保持され、次の走査まで駆動電流を維持し、ＥＬ素子１４の発光も維持される。なお、前記した駆動用ＴＦＴ１２には、ゲート入力容量が存在するので、前記したキャパシタ１３を格別に設けなくても、前記と同様な動作を行わせることが可能である。
ところで前記したような回路構成を用い、画像データの実階調表示を行なう方式として、時間階調方式がある。この時間階調方式とは、例えば１フレーム期間を複数のサブフレーム期間に時分割し、１フレーム期間あたりに有機ＥＬ素子が発光したサブフレーム期間の累計によって中間調表示を行なう方式である。
さらに、この時間階調方式には、図３に示すように、サブフレーム単位でＥＬ素子を発光させ、発光するサブフレーム期間の単純な累計により階調表現する方法（便宜的に単純サブフレーム法と呼ぶ）と、図４に示すように、１つまたは複数のサブフレーム期間を組として、組に対して階調ビットを割り付けて重み付けを行ない、その組み合わせにより階調表現する方法（便宜的に重み付けサブフレーム法と呼ぶ）とがある。尚、図３、図４においては、階調０〜７の８階調を表示する場合の例を示している。
このうち、重み付けサブフレーム法では、例えばサブフレーム期間内における点灯期間にも階調表示のための重み付け制御を行なうことにより、単純サブフレーム法よりも少ないサブフレーム数で多階調表示を実現できるという利点がある。
しかしながら、この重み付けサブフレーム法にあっては、１フレームの画像に対し、時間方向に離散的な発光の組み合わせで階調を表現しているため、表示すべき階調が一つ違うだけで、発光重心（発光タイミングの時間的な重心のずれ）が大きく異なる場合がある。即ち、例えば隣接する画素で表示すべき階調が一つ違う場合、発光重心のずれにより動画擬似輪郭ノイズと呼ばれる等高線状のノイズが発生することがあり、これが画質劣化の一原因となっていた。
一方、単純サブフレーム法では、１フレーム期間での発光において、複数のサブフレーム期間における発光が大きく離散することがないため、擬似輪郭ノイズの発生を除去する（擬似輪郭ノイズは発生しない）ことができる。しかしながら、この単純サブフレーム法にあっては、１つまたは複数連続するサブフレーム期間を単純に発光させて階調表示するものであるため、多階調表示のためには１フレーム期間を数多くのサブフレーム期間に分割する必要があり、その場合には、クロック周波数を高く設定しなければならず、駆動系周辺回路に加わる負荷が大きくなるという課題があった。
このような課題に対し、特許文献１には、サブフレーム数を増加させずに多階調表示するために、単純サブフレーム法による実階調表示に、ディザマスクによる面積階調（即ち擬似階調）を組み合わせて多階調表示する方法が開示されている。
特開２００６−３９０３０号公報
前記ディザ処理においては、例えば図５に示すように、上下、左右に互いに隣接する複数（この例では４つ）の画素ｐ、ｑ、ｒ、ｓを１組（ブロック）とし、この１組の各画素に対応した画素データ各々に、互いに異なるディザ係数０〜３をそれぞれ割り当てて加算する。このディザ処理の例によれば、４画素で４つの中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が４ビット（１６階調）であっても、表現できる輝度階調レベルは４倍、すなわち、６ビット相当（６４階調）の中間調表示が可能となる。したがって、この場合、６４階調表示でも、単純サブフレーム法による実階調表示は４ビット（１６階調）でよいため、駆動系周辺回路に加わる負荷を低減することができる。
尚、このディザ処理においては、複数の画素によるブロック単位で面積階調を行なうため、そのブロック単位でディザパターンノイズが発生しやすい。このため、例えば前述のように４ビットの画素データによる実階調表示に加えディザマスク（擬似階調）により６４階調を表現する場合には、表現すべき一階調値をフレーム毎或いは一走査ライン毎に実階調と擬似階調とで切替えて表現するのが好ましい。
例えば図６の表に、偶数、奇数フレーム（または走査ライン）毎に表示すべき階調表示方法の例を示す。この表によれば、偶数、奇数フレーム（または走査ライン）で共に表現すべき同じ階調値がある場合、偶数、奇数フレーム（または走査ライン）共に、実階調のみ、または擬似階調のみにより表現するのではなく、奇数フレーム（または奇数走査ライン）では、実階調による階調表現を行い、偶数フレーム（または偶数走査ライン）では、時間階調にディザ処理を施した擬似階調により表現する。
ここで、例えば擬似階調により階調表示するフレーム（または走査ライン）での発光パターン（発光期間）は、実階調のみで階調表示するフレーム（または走査ライン）での発光パターンに対し、より長いか或いは短くなる。即ち、同じ階調値の表示であっても連続するフレーム（または走査ライン）間における実質的な発光時間が異なるため、ディザパターンによるノイズやフリッカ現象を軽減することができる。
ところで、前記したような単純サブフレーム法による時間階調方式においては、より自然な階調表示を考慮して、図７（サブフレームが７つの場合）に示すように、好ましくは各サブフレーム期間（ＳＦ）における発光期間の長さの比が異なるように設定される。この発光期間の長さの比（デューティ比）は、各階調間の輝度曲線が、図８のグラフに示すように非線形（例えば、ガンマ（γ）値２）となるように決定されている。したがって、単純サブフレーム法による階調表示に非線形特性（ガンマ特性）を持たせることができ、より自然な階調表示が実現される。
前記のように、好ましくは図７に示すように各サブフレーム期間内においてＥＬ素子の発光後、消灯させることによって、発光期間が制御される。
このため、図１に示した画素１０の構成においては、図９に示すように、走査ラインＡ１〜Ａｎに消去ドライバ３３の出力側を接続し、走査ラインＡ１〜Ａｎを画素データ書込み走査と消去データ書込み走査とで共用し、データラインＢ１〜Ｂｍも画素データと消去データとで共用する。画素データの書込みと消去データの書込みの切り換えは、走査制御信号Ｇ１を走査ラインＡ１〜Ａｎに供給するためのイネーブル信号ＥＮ１と、消去制御信号Ｇ２を走査ラインＡ１〜Ａｎに供給するためのイネーブル信号ＥＮ２により制御する。
この構成において、図１０のタイミング図に示すように、１走査期間中において、データドライバ３１により供給される画素データを書込ドライバ３２からの走査制御タイミングにより書込み後、消去ドライバ３３による消去データの書込み制御が行われる。即ち、図９に示す回路構成では、走査ラインＡ１〜Ａｎラインに対する書込み動作と消去動作を時間的に同じタイミングで実行できないため、前記両動作が重複しないよう制御がなされる。これにより、１サブフレーム期間での画素の点灯途中に消灯させる動作が可能となる。
ここで、図１０を用い、発光期間を２走査期間とした場合を例に説明する。１つ目の走査期間においてＡ１ラインに画素データが書き込まれ、消去データの書込みは行われない。この時点でＡ１ラインが点灯する。２つ目の走査期間においてＡ２ラインに画素データが書き込まれ、消去データの書込みは行われない。この時点でＡ１、Ａ２ラインが点灯する。３つ目の走査期間においてＡ３ラインに画素データが書き込まれ、消去データの書込みは行われない。この時点でＡ１、Ａ２、Ａ３ラインが点灯する。そして４つ目の走査期間においてＡ４ラインに画素データが書き込まれ、Ａ１ラインに消去データが書き込まれる。この時点でＡ２、Ａ３、Ａ４ラインが点灯する。即ちＡ１ラインは２走査期間点灯し消灯する。このようにして順次書込みと消去動作を行うことによりＡ１〜Ａｎラインの全てが２走査期間点灯する。
尚、図１０においては、書込み制御後に消去制御を行っているが、逆に消去制御後に書込み制御を行うよう制御してもよい。即ち、そのような構成であっても画素の点灯途中で消灯させる動作は可能である。
或いは、各画素の回路構成を図１１に示す画素３０のようにしてもよい。即ち、この回路は図１に示した画素１０の回路構成に、キャパシタ１３に蓄積された電荷を消去する消去用トランジスタであるＴＦＴ１５を加えたものとして構成される。
前記消去用ＴＦＴ１５はキャパシタ１３に並列に接続されており、有機ＥＬ素子１４が点灯動作中に、駆動制御回路（図示せず）からの制御信号に従ってオン動作することにより、キャパシタ１３の電荷を瞬時に放電させることができる。これにより、次のアドレッシング時まで、画素を消灯させることができる。
この画素３０の構成においては、消去用ＴＦＴ１５に制御信号を供給するための制御ラインＣ１〜Ｃｎが図１２に示すように、消去ドライバ３３の出力側に接続される。そして、図１３のタイミング図に示すように、１走査期間中に書込ドライバ３２の制御に基づくデータ書込みを実行しながら、消去ドライバ３３による消灯動作が行われる。
前記したように、走査ライン毎に発光パターン（実階調のみによる階調表示と擬似階調による階調表示）を切替える制御を実行することにより、ディザパターンによるノイズやフリッカ現象を効果的に軽減することができる。
しかしながら、この走査ライン毎に発光パターンを切替える制御方法を、図９並びに図１２に示した駆動回路において適用する場合、次のような課題があった。
即ち、走査ライン毎に発光パターンが異なると、奇数走査ラインと偶数走査ライン上の画素は、図１４に示すように１サブフレーム期間内における発光期間が互いに異なる。このような発光制御を図９並びに図１２に示す駆動回路により実現する場合、消去ドライバ３３の構成によれば、奇数走査ライン、偶数走査ライン共に同じタイミングで画素の消灯制御を行うことになる。このため、図１５に示すように、隣接する走査ライン間で短い方の発光パターン（発光期間）のタイミングに合わせ一度消灯動作を行い、次のサブフレームで、残る発光動作を行なわなければならない。即ち、１つの階調を表示するために、さらに１サブフレームを必要とし、結果的にサブフレーム数が増加するという技術的課題があった。
この発明は、前記した技術的な問題点に着目してなされたものであり、１フレーム期間を複数のサブフレーム期間に時分割し、１つまたは複数のサブフレーム期間の点灯期間の累計により階調表示を行う画素駆動装置及び画素駆動方法において、サブフレーム数を増加させることなく、階調表示に伴うノイズ発生を抑制することのできる画素駆動装置及び画素駆動方法を提供することを課題とするものである。
前記課題を解決するためになされた本発明にかかる画素駆動装置は、複数のデータ線および複数の走査線の交差位置に配され、画素データ信号が書き込まれることにより点灯駆動される複数の画素を備え、前記複数の画素は、前記画素データ信号の書込みから消去までの期間により、少なくとも２つの走査グループに分けられる画素駆動装置であって、前記データ線に画素データ信号を供給するデータ線駆動手段と、前記データ線駆動手段によりデータ線に供給された画素データ信号が前記画素に書き込まれるよう前記走査線を走査する走査線駆動手段と、前記走査線駆動手段により前記画素に書き込まれた画素データ信号を、前記走査グループ毎に消去制御する消去走査手段とを備えることに特徴を有する。
また、前記課題を解決するためになされた本発明にかかる画素駆動方法は、複数のデータ線および複数の走査線の交差位置に配され、画素データ信号が書き込まれることにより点灯駆動される複数の画素を備え、前記複数の画素は、前記画素データ信号の書込みから消去までの期間により、少なくとも２つの走査グループに分けられる画素駆動方法であって、前記データ線に画素データ信号を供給すると共に、前記データ線に供給された画素データ信号が前記画素に書き込まれるよう前記走査線を走査し、前記画素に書き込まれた画素データ信号を、前記走査グループ毎に消去制御することに特徴を有する。
従来のアクティブマトリクス型表示パネルにおける１つの画素に対応する回路構成の一例を示す図である。 図１に示した各画素を担う回路構成を、表示パネルに配列した状態を模式的に示す図である。 時間階調方式において、単純サブフレーム法を説明するためのタイミング図である。 時間階調方式において、重み付けサブフレーム法を説明するためのタイミング図である。 ディザ処理を説明するための図である。 表示ノイズを軽減するための好ましい階調数と階調表示方法との対応表である。 非線形特性を考慮した、複数のサブフレーム期間内における発光時間の比を示す図である。 非線形の階調特性を示すグラフである。 図１に示す回路構成を駆動する場合の駆動回路の構成例を示す図である。 図９に示す駆動回路によるデータ書込み・消去のタイミングを示す図である。 消去トランジスタを用いた場合の画素回路構成を示す図である。 図１１に示す回路構成を駆動する場合の駆動回路の構成例を示す図である。 図１２に示す駆動回路によるデータ書込み・消去のタイミングを示す図である。 奇数走査ラインと偶数走査ラインとで発光パターンを異なるようにする場合の走査ライン毎の発光期間を説明するための図である。 従来の駆動回路による走査ライン毎の階調表示制御を説明するための図である。 本発明の画素駆動装置の全体構成を示すブロック図である。 図１６の駆動装置において、奇数走査ラインと偶数走査ラインでの各サブフレーム期間の発光期間を示す図である。 奇数走査ラインと偶数走査ラインにおける好ましい階調特性を示すグラフである。 本発明の第一の実施の形態における駆動回路の構成を示す図である。 図１９の駆動回路における書込み・消去のタイミングを示す図である。 本発明の第二の実施の形態における駆動回路の構成を示す図である。 図２１の駆動回路における書込み・消去のタイミングを示す図である。 本発明の第三の実施の形態における駆動回路の構成を示す図である。 図２３の駆動回路における書込み・消去のタイミングを示す図である。 本発明の第四の実施の形態における駆動回路の構成を示す図である。 図２５の駆動回路における書込み・消去のタイミングを示す図である。 本発明の第五の実施の形態における消去ドライバの構成を示す図である。 本発明の画素駆動装置における発光パターンの例を示す図である。
符号の説明
１１ 制御用ＴＦＴ
１２ 駆動用ＴＦＴ
１３ キャパシタ
１４ 有機ＥＬ素子
１５ 消去用ＴＦＴ
２１ 駆動制御回路
２２ Ａ／Ｄ変換器
２３ フレームメモリ
２４ データドライバ
２５ 書込ドライバ
２６ 消去ドライバ
２８ データ変換手段
３０ 画素
４０ 表示パネル
Ａ 走査線
Ｂ データ線
Ｃ 制御線
以下、この発明にかかる画素駆動装置及び画素駆動方法について、図に示す実施の形態に基づいて説明する。尚、以下の説明においてはすでに説明した図１乃至図１５に示された各部に相当する部分を同一符号で示しており、したがって個々の機能および動作については適宜説明を省略する。
また、図１乃至図１５に示した従来例においては、画素を構成する駆動用ＴＦＴ１２とＥＬ素子１４との直列回路が、すべて共通陽極１６と共通陰極１７との間に接続されたいわゆる単色発光の表示パネルの例を示している。しかしながら、以下に説明するこの発明にかかる画素駆動装置においては、単色発光の表示パネルは勿論のこと、むしろＲ（赤）、Ｇ（緑）、Ｂ（青）の各発光画素（サブピクセル）を備えたカラー表示パネルに好適に採用されるものである。
図１６はこの発明にかかる画素駆動装置における第一の実施の形態を示す図であり、その全体構成をブロック図によって示したものである。
図１６においては、駆動制御回路２１がデータドライバ２４（データ線駆動手段）と、書込ドライバ２５（走査線駆動手段）と、消去ドライバ２６（消去走査手段）と、マトリクス状に夫々配列された画素３０（即ち図１１に示した画素構成）とからなる発光表示パネル４０の動作を制御するようになされている。
先ず、入力されたアナログ映像信号は、駆動制御回路２１およびアナログ／デジタル（Ａ／Ｄ）変換器２２に供給される。前記駆動制御回路２１はアナログ映像信号中における水平同期信号および垂直同期信号に基づいて、前記Ａ／Ｄ変換器２２に対するクロック信号ＣＫ、およびフレームメモリ２３に対する書き込み信号Ｗ、および読み出し信号Ｒを生成する。
前記Ａ／Ｄ変換器２２は、駆動制御回路２１から供給されるクロック信号ＣＫに基づいて、入力されたアナログ映像信号をサンプリングし、これを１画素毎に対応した画素データに変換して、フレームメモリ２３に供給するように作用する。前記フレームメモリ２３は、駆動制御回路２１からの書き込み信号Ｗによって、Ａ／Ｄ変換器２２から供給される各画素データをフレームメモリ２３に順次書き込むように動作する。
かかる書き込み動作により自発光表示パネル４０における一画面（ｎ行、ｍ列）分のデータの書き込みが終了すると、フレームメモリ２３は駆動制御回路２１から供給される読み出し信号Ｒによって、１画素毎に例えば６ビットの画素データとして、順次データ変換手段２８に供給するようになされる。
前記データ変換手段２８では、ディザ処理等の多階調化処理を施すと共に、かかる６ビットの画素データを、４ビットの画素データに変換し、これを１行目から第ｎ行目まで１行分毎にデータドライバ２４に供給する。
一方、駆動制御回路２１より書込ドライバ２５に対してタイミング信号が送出され、これに基づいて書込ドライバ２５は、各走査ラインに対して順次ゲートオン電圧を送出する。したがって、前記のようにしてフレームメモリ２３から読み出され、データ変換手段２８によってデータ変換された１行分毎の駆動画素データは、書込ドライバ２５の走査によって、１行毎にアドレッシングされる。
また、この第一の実施の形態においては、前記駆動制御回路２１より消去ドライバ２６に対して制御信号が送出されるように構成されている。
前記消去ドライバ２６は、駆動制御回路２１から制御信号を受けて、図１１に示したように走査ライン毎に電気的に分離して配列された電極ライン（この実施の形態においては制御ラインＣ１〜Ｃnと称する）に対して、選択的に所定の電圧レベルを印加し、消去用ＴＦＴ１５のオン・オフ動作を制御する。
ところで、前記した回路構成は、発光素子であるＥＬ素子に加える駆動電流の供給時間（点灯時間）を変更することができるので、有機ＥＬ素子１４の実質的な発光輝度を制御することができる。したがって、本発明に係る画素駆動装置における階調表現にあっては、時間階調方式が基本となる。そして、この時間階調方式として、前記した動画擬似輪郭ノイズの発生を完全に抑制するため、また、階調異常の発生を抑制するために、単純サブフレーム法が適用される。尚、時間階調を実現するための画素３０に対する画素データの書込み及び消去の制御信号Ｇは、駆動制御回路２１（階調表示手段）により生成される。
また、さらに、この駆動装置においては、少ないサブフレーム数でより多階調表示を実現するために、前記したようにデータ変換回路２８（階調表示手段）においてディザ処理を軸としたデータ変換処理が行なわれる。即ち、時間階調により実階調を表現し、ディザ処理により擬似階調を表現することにより、少ないサブフレーム数で多階調表示する方法が用いられる。
この場合、図１７に示すように、奇数走査ラインと偶数走査ラインにおける各サブフレーム（ＳＦ１〜１５）期間中の発光期間の比はすべて異なるようになされる。その際、各サブフレーム期間における発光期間の長さは、単純サブフレーム法により表示される各階調間の輝度曲線が図８に示したように非線形となるように決定されている。したがって、単純サブフレーム法による階調表示に非線形特性（ガンマ特性）を持たせることができ、より自然な階調表示が実現される。尚、各サブフレーム期間における発光期間の生成は、駆動制御回路２１からの制御信号に基づき消去ドライバ２６から供給される消去スタートパルスに従い、消去用ＴＦＴ１５が駆動し、キャパシタ１３の電荷を瞬時に放電することにより行なわれる。
また、図示するように、同じ番号のサブフレーム期間について、ＳＦ１５を除き、偶数走査ラインよりも奇数走査ラインでの発光期間が短くなされる。即ち、表示パネル４０上の複数の画素３０は、データ信号の書込みから消去までの期間により少なくとも２つの走査グループに分けられる。例えば、ＳＦ３における奇数走査ラインの発光期間は、偶数走査ラインでのＳＦ２とＳＦ３の発光期間の中間程度の長さに設定される。即ち、前記データ変換回路２８において偶数走査ラインよりも値が大きいデータに変換される奇数走査ラインのデータに対しては、その発光期間を偶数走査ラインでの発光期間よりも短く設定することにより走査ライン間の表示輝度のずれを調整するようになされている。
したがって、フレームメモリ２３から入力された画素データの値が、偶数走査ラインと奇数走査ラインの画素で同じであった場合、表示される階調は、実際は走査ライン毎に異なるようになされるが、隣接する走査ライン間での発光期間が異なるため、視覚上の輝度のずれが生じることなく自然な階調表現がなされる。尚、ＳＦ１５については、偶数走査ラインでの発光期間よりも奇数走査ラインでの発光期間が長く設定され、１フレーム全体での発光期間が偶数走査ラインと奇数走査ラインで等しくなるようになされている。
また、本発明に係る実施の形態においては、ディザ処理によるパターンノイズ、フリッカ現象をさらに軽減するために、図１８の非線形階調特性のグラフに示すように、ある一つの階調数を表示する場合、偶数、奇数走査ライン共に、実階調のみ、または擬似階調のみにより表現するのではなく、奇数走査ラインでは、実階調のみで表現し、偶数走査ラインでは、ディザ処理による擬似階調により表現がなされる。
また、さらには、このように実階調と擬似階調により階調表現する際、各画素においては、奇数フレームと偶数フレームとで（即ちフレーム毎に）異なる発光パターン（例えば、奇数フレームでは実階調表示、偶数フレームでは擬似階調表示等）となるよう点灯駆動が制御されるのが好ましい。
加えて、前記のような階調表示方法による発光パターンは、同一フレームであっても画素の発光色により異なるようにしてもよい。
このような階調表示を実現するため、本発明に係る駆動装置においては、書込ドライバ２５及び消去ドライバ２６は、図１９のブロック図に示すように構成される。即ち、書込ドライバ２５内では、各走査ラインＡ１〜Ａｎに対してレジスタ回路ＲＷによりクロック信号ＣＫ１に同期して駆動制御回路２１からの走査制御信号Ｇ１に基づき画素データの書込み走査を実行するように構成される。
一方、消去ドライバ２６には、駆動制御回路２１より２本の消去制御信号Ｇ２、Ｇ３とクロック信号ＣＫ２（クロック信号ＣＫ１の１／２倍の周波数）が入力される。消去ドライバ２６内には、各走査ラインに対してクロック信号ＣＫ２に基づき動作するレジスタ回路ＲＥが設けられるが、奇数走査ラインに対応するレジスタ回路ＲＥには、消去制御信号Ｇ２がデータ入力され、偶数走査ラインに対応するレジスタ回路ＲＥには、消去制御回路Ｇ３がデータ入力される。したがって、この構成により、走査ライン毎に発光パターンが異なる場合であっても、１サブフレーム期間において、図２０のタイミング図に示すように偶数走査ラインと奇数走査ラインとで発光期間（点灯期間）が異なるよう制御することが可能となり、サブフレーム数の増加を抑えることができる。尚、この回路構成においては、図２０に示すように、１走査おきに奇数走査ラインと偶数走査ラインとが同一走査期間内に消灯制御される（図中Ｅ１とＥ２が重複する）。
以上のように本発明に係る第一の実施の形態によれば、奇数走査ラインと偶数走査ラインとで、夫々独立したタイミングで画素の消灯制御が行われる。これにより、同じサブフレーム期間で奇数走査ラインと偶数走査ラインにおける画素の点灯すべき期間が異なっても、そのサブフレーム期間内で異なるタイミングで消灯させることが可能となる。したがって、従来のように余計にサブフレーム期間を必要とすることがなく、サブフレーム数を増加させずに、階調表示に伴うノイズを軽減することができる。
続いて、本発明にかかる画素駆動装置及び画素駆動方法の第二の実施の形態について説明する。この第二の実施の形態では、第一の実施の形態において図１６に示した駆動装置の全体構成とは、消去ドライバ２６から制御信号を伝送するための制御ラインとして、書込ドライバ２５からの走査ラインＡ１〜Ａｎが用いられる点が異なる。したがって、この第二の実施の形態においては、駆動装置の全体構成の図示を省略する。
また、この第二の実施の形態においては、前記のように、消去ドライバ２６から制御信号を伝送するための制御ラインに、書込ドライバ２５からの走査ラインＡ１〜Ａｎを用いるため、図１に示した画素１０の構成が採用される。
また、この第二の実施の形態においても、前記した第一の実施の形態と同様の階調表示方法を採用するものであり、それら階調表示に伴うノイズを軽減するため、同じ階調数表示であっても走査ライン毎にサブフレーム期間における発光パターン（発光期間）が異なるよう制御が行われる。
図２１に、第二の実施の形態における書込ドライバ２５及び消去ドライバ２６内の構成を示す。図示するように、書込ドライバ２５では、各走査ラインＡ１〜Ａｎに対し、レジスタ回路ＲＷにより走査制御信号Ｇ１に基づきクロック信号ＣＫ１に同期して画素データの書込み走査を実行するように構成される。
一方、消去ドライバ２６には、駆動制御回路２１より２本の消去制御信号Ｇ２、Ｇ３とクロック信号ＣＫ２が入力される。消去ドライバ２６内には、各走査ラインに対してクロック信号ＣＫ２により動作するレジスタ回路ＲＥが設けられるが、奇数走査ラインに対応するレジスタ回路ＲＥには、消去制御信号Ｇ２がデータ入力され、偶数走査ラインに対応するレジスタ回路ＲＥには、消去制御信号Ｇ３がデータ入力される。即ち、この回路構成においては、奇数走査ラインと偶数走査ラインとで、そのライン上の画素１０に対する独立した消灯制御が行われる。
尚、この回路構成においては、図９の回路構成のように走査ラインＡ１〜Ａｎを画素データ書込み走査と消去データ書込み走査とで共用し、データラインＢ１〜Ｂｍも画素データと消去データとで共用する。このため、画素データの書込みと消去データの書込みの切り換えは、走査制御信号Ｇ１を走査ラインＡ１〜Ａｎに供給するためのイネーブル信号ＥＮ１と、消去制御信号Ｇ２を走査ラインＡ１，Ａ３，Ａ５，・・・に供給するためのイネーブル信号ＥＮ２と、消去制御信号Ｇ３を走査ラインＡ２，Ａ４，Ａ６，・・・に供給するためのイネーブル信号ＥＮ３により制御する。
この回路構成において、奇数走査ラインと偶数走査ラインでのサブフレーム期間における発光パターン（発光期間）が異なるよう制御する場合、図２２のタイミング図に示すように制御がなされる。即ち、図示するように、書込ドライバ２５からの走査制御信号Ｇ１と消去ドライバ２６からの消去制御信号Ｇ２、Ｇ３の伝送に同じ走査ラインＡ１〜Ａｎを用いるため、１走査期間おきに、１走査期間内における書込み走査と消去走査の制御タイミングが重複しないタイミングで各画素１０に供給される（図中、ＷとＥ１とＥ２が走査ライン間で重複しない）。
以上のように、本発明に係る第二の実施の形態によれば、前記した第一の実施の形態と同様に、奇数走査ラインと偶数走査ラインとで、夫々独立したタイミングで画素の消灯制御が行われる。これにより、同じサブフレーム期間で奇数走査ラインと偶数走査ラインにおける画素の点灯すべき期間が異なっても、そのサブフレーム期間内で異なるタイミングで消灯させることが可能となる。したがって、従来のように余計にサブフレーム期間を必要とすることがなく、サブフレーム数を増加させずに、階調表示に伴うノイズを軽減することができる。
続いて、本発明にかかる画素駆動装置及び画素駆動方法の第三の実施の形態について説明する。この第三の実施の形態では、第一の実施の形態において図１６に示した駆動装置の全体構成とは、消去ドライバ２６に供給されるクロック信号と書込ドライバ２５に供給されるクロックと消去ドライバに供給されるクロックとが共通クロックである点のみ異なる。したがって、この第三の実施の形態においては、駆動装置の全体構成の図示を省略する。
また、この第三の実施の形態においても、前記した第一の実施の形態と同様の階調表示方法を採用するものであり、それら階調表示に伴うノイズを軽減するため、同じ階調数表示であっても走査ライン毎にサブフレーム期間における発光パターン（発光期間）が異なるよう制御が行われる。
図２３に、第三の実施の形態における書込ドライバ２５及び消去ドライバ２６内の構成を示す。図示するように、書込ドライバ２５では、各走査ラインＡ１〜Ａｎに対し、レジスタ回路ＲＷにより走査制御信号Ｇ１に基づきクロック信号ＣＫ１に同期して画素データの書込み走査を実行するように構成される。
一方、消去ドライバ２６には、駆動制御回路２１より２本の消去制御信号Ｇ２、Ｇ３とクロック信号ＣＫ１（書込ドライバ２５へのクロック信号と共通）が入力される。消去ドライバ２６内には、各走査ラインに対してクロック信号ＣＫ１により動作するレジスタ回路ＲＥが設けられるが、奇数走査ラインに対応するレジスタ回路ＲＥには、消去制御信号Ｇ２がデータ入力され、偶数走査ラインに対応するレジスタ回路ＲＥには、消去制御信号Ｇ３がデータ入力される。このとき、図示するように、先頭ラインである走査ラインＡ１を除き、レジスタ回路ＲＥの前段に調整レジスタ回路ＲＡが設けられているため、書込ドライバ２５から走査制御信号Ｇ１を供給するためのクロック信号ＣＫ１を共通に用いることができる。
この回路構成においては、奇数走査ラインと偶数走査ラインとで、そのライン上の画素３０に対する独立した消灯制御が行われる。そして、奇数走査ラインと偶数走査ラインでのサブフレーム期間における発光パターン（発光期間）が異なるよう制御する場合、図２４のタイミング図に示すように制御がなされる。即ち、書込ドライバ２５による書込動作毎に、消去制御信号Ｇ２に基づく奇数走査ラインでの発光期間（点灯期間）の制御（図中Ｅ１）と、消去制御信号Ｇ３に基づく偶数走査ラインでの発光期間（点灯期間）の制御（図中Ｅ２）とが交互になされる。
以上のように、本発明に係る第三の実施の形態によれば、書込ドライバ２５と消去ドライバ２６におけるクロック信号を共通化することができ、また、前記した第一の実施の形態と同様の効果を得ることができる。
続いて、本発明にかかる画素駆動装置及び画素駆動方法の第四の実施の形態について説明する。この第四の実施の形態では、図２５に示すように、前記の第三の実施の形態とは、消去ドライバ２６から制御信号を伝えるための制御ラインとして、書込ドライバ２５からの走査ラインＡ１〜Ａｎが用いられ、画素に図１に示した画素１０の構成が採用される点が異なる。
このため、画素データの書込みと消去データの書込みの切り換えは、走査制御信号Ｇ１を走査ラインＡ１〜Ａｎに供給するためのイネーブル信号ＥＮ１と、消去制御信号Ｇ２を走査ラインＡ１，Ａ３，Ａ５，・・・に供給するためのイネーブル信号ＥＮ２と、消去制御信号Ｇ３を走査ラインＡ２，Ａ４，Ａ６，・・・に供給するためのイネーブル信号ＥＮ３により制御する。
この構成において、奇数走査ラインと偶数走査ラインでのサブフレーム期間における発光パターン（発光期間）が異なるよう制御する場合、図２６のタイミング図に示すように制御がなされる。即ち、書込ドライバ２５による書込動作終了後、消去制御信号Ｇ２に基づき消去データの書込みを行うことにより奇数走査ラインでの発光期間を制御し（図中Ｅ１）、消去制御信号Ｇ３に基づき消去データの書込みを行うことにより偶数走査ラインでの発光期間（点灯期間）を制御（図中Ｅ２）するようになされる。
以上のように、第四の実施の形態によれば、前記した第三の実施の形態と同様に、書込ドライバ２５と消去ドライバ２６におけるクロック信号を共通化することができ、また、前記した第一の実施の形態と同様の効果を得ることができる。
続いて、本発明にかかる画素駆動装置及び画素駆動方法の第五の実施の形態について説明する。第五の実施形態においては、前記した第一、第二の実施の形態とは、消去ドライバ２６内の構成が異なる。図２７に第五の実施の形態における消去ドライバ２６内の構成を示す。
図示するように、消去ドライバ２６内においては、制御信号を供給すべき走査ラインとして奇数走査ラインと偶数走査ラインのいずれかを選択するセレクタ回路ＳＴが設けられる。そして、消去タイミングを制御する信号として制御信号Ｇ２がセレクタ回路ＳＴの入力信号として入力され、その出力制御信号ＳＥＬがセレクタ回路ＳＴに選択信号として入力される。
即ち、この構成により、奇数走査ラインと偶数走査ラインでのサブフレーム期間における発光パターン（発光期間）が異なるよう制御する場合、サブフレーム期間内において書込ドライバ２５による書込動作後、選択信号ＳＥＬに基づく走査ラインの選択後、消去制御信号Ｇ２に基づく画素の消灯動作が行われる。
このように本発明に係る第五の実施の形態によれば、奇数走査ライン及び偶数走査ラインでの発光期間を夫々独立して制御することができ、前記の第一の実施の形態と同様の効果を得ることができる。
尚、前記した第一乃至第五の実施の形態において、単純サブフレーム法による階調表示の発光パターンは、例えば図２８（ａ）〜（ｄ）に示すような複数の発光パターンのいずれかを採用することができる。尚、図２８においては８つのサブフレーム（ＳＦ１〜８）で９階調を表示する場合を例に示している。
また、これらのパターンはフレーム毎に異なる発光パターンに切替えるようにしてもよいし、走査ライン毎に切替えるようにしてもよい（特に、図２８（ｄ）に示す２つの発光パターンをフレーム毎に切替える制御を行う等）。即ち、発光パターンの不連続性によって、表示ノイズの低減を図ることができる。
また、前記した実施の形態においては、２つの発光パターンを走査ライン毎（偶数走査ラインと奇数走査ライン毎）に切り換える制御について述べてきたが、これに限定されるものではない。例えば、ノイズの発生状況や回路構成の容易性等を考慮し、発光パターンを２つ以上とする制御や、２走査ライン以上毎に、発光パターンを切り換える制御を行うようにしてもよい。
また、前記した実施の形態では、図において発光表示パネル４０の両側に書込ドライバ２５と消去ドライバ２６とを夫々配置する構成を示したが、本発明に係る画素駆動装置の構成は、これに限定されることなく、前記両ドライバを表示パネル４０の一方側にまとめて配置した構成であってもよい。
また、前記した実施の形態においては、便宜上、画素データ６ビット、階調表現を６４の場合としたが、これに限定されず、より多階調表示或いは低階調においても本発明にかかる駆動装置及び駆動方法を適用することができる。

Claims (10)

  1. 複数のデータ線および複数の走査線の交差位置に配され、画素データ信号が書き込まれることにより点灯駆動される複数の画素を備え、前記複数の画素は、前記画素データ信号の書込みから消去までの期間により、少なくとも２つの走査グループに分けられる画素駆動装置であって、
    前記データ線に画素データ信号を供給するデータ線駆動手段と、
    前記データ線駆動手段によりデータ線に供給された画素データ信号が前記画素に書き込まれるよう前記走査線を走査する走査線駆動手段と、
    前記走査線駆動手段により前記画素に書き込まれた画素データ信号を、前記走査グループ毎に消去制御する消去走査手段とを備えることを特徴とする画素駆動装置。
  2. １フレーム期間を複数のサブフレーム期間に時分割し、１つまたは複数のサブフレーム期間の点灯期間の累計により階調表示を行う階調表示手段を備え、
    前記階調表示手段により時分割された各サブフレーム期間内において、前記走査線駆動手段による走査線の走査と、前記消去走査手段による画素データ信号の消去動作とが実行されることを特徴とする請求項１に記載された画素駆動装置。
  3. 前記走査グループの画素は夫々、フレーム毎に異なる発光パターンとなるよう点灯駆動されることを特徴とする請求項１または請求項２に記載された画素駆動装置。
  4. 前記走査線駆動手段による画素データ信号の書込み動作と、前記消去走査手段による画素データ信号の消去動作とは、１走査期間内の重複する期間に実行されるよう制御がなされることを特徴とする請求項１乃至請求項３のいずれかに記載された画素駆動装置。
  5. 前記走査線駆動手段による画素データ信号の書込み動作と、前記消去走査手段による画素データ信号の消去動作とは、１走査期間内に互いに重複しないよう制御がなされることを特徴とする請求項１乃至請求項３のいずれかに記載された画素駆動装置。
  6. 複数のデータ線および複数の走査線の交差位置に配され、画素データ信号が書き込まれることにより点灯駆動される複数の画素を備え、前記複数の画素は、前記画素データ信号の書込みから消去までの期間により、少なくとも２つの走査グループに分けられる画素駆動方法であって、
    前記データ線に画素データ信号を供給すると共に、前記データ線に供給された画素データ信号が前記画素に書き込まれるよう前記走査線を走査し、前記画素に書き込まれた画素データ信号を、前記走査グループ毎に消去制御することを特徴とする画素駆動方法。
  7. １フレーム期間を複数のサブフレーム期間に時分割し、１つまたは複数のサブフレーム期間の点灯期間の累計により階調表示を行うと共に、
    前記各サブフレーム期間内において、前記画素に画素データ信号を書き込むための走査線の走査と、前記画素に書き込まれた画素データ信号の消去動作とを実行することを特徴とする請求項６に記載された画素駆動方法。
  8. 前記走査グループの画素は夫々、フレーム毎に異なる発光パターンとなるよう点灯駆動されることを特徴とする請求項６または請求項７に記載された画素駆動方法。
  9. 前記画素データ信号の書込み動作と、前記画素データ信号の消去動作とは、１走査期間内の重複する期間に実行されるよう制御がなされることを特徴とする請求項６乃至請求項８のいずれかに記載された画素駆動方法。
  10. 前記画素データ信号の書込み動作と、前記画素データ信号の消去動作とは、１走査期間内に互いに重複しないよう制御がなされることを特徴とする請求項６乃至請求項８のいずれかに記載された画素駆動方法。
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