JPWO2007148556A1 - 積層型セラミック電子部品 - Google Patents

Abstract

フェライトセラミックからなる層を積層した構造を有し、フェライトセラミックに焼結助剤としてのビスマスが添加されている、積層型セラミック電子部品において、その表面導体膜に電気めっきを施したとき、めっき膜の異常析出が生じやすい。基材層（２）を構成するフェライトセラミックにはビスマスが含まれるようにするが、基材層（２）の主面上に配置される表面層（３，４）については、ビスマスを実質的に含有しない組成にする。表面層（３，４）における亜鉛含有量を、基材層（２）における亜鉛含有量よりも多くし、表面層（３，４）について、ビスマスが添加されていなくても、良好な焼結性を与えるようにする。

Description

この発明は、積層型セラミック電子部品に関するもので、特に、フェライトセラミックからなる層を積層した構造を有する積層型セラミック電子部品に関するものである。

コイル部品を構成する素体の材料として、多くの場合、フェライトセラミックが用いられている。通常、素体の表面上には、端子あるいはコイル導体の一部となる導体膜が形成されている。導体膜は、たとえば、銀を含む導電性ペーストを塗布し、これを焼き付けることによって形成された厚膜をもって構成される。そして、このような銀を含む厚膜からなる導体膜、特に端子となる導体膜は、配線基板へのはんだ付けに際して、はんだ食われの問題をしばしば引き起こすので、通常、銀を含む導体膜上にはニッケルめっきが施され、さらに、はんだ付け性を良好なものにするため、錫、はんだまたは金めっきが施される。

上述したニッケルめっきおよび錫めっきには、通常、電気めっきが適用される。しかしながら、この電気めっきに際して、次のような問題に遭遇することがある。

コイル部品の素体を構成するフェライトセラミックは、一般に、たとえば絶縁体セラミックに比べて、抵抗率が比較的低い。そのため、電気めっきを実施したとき、導体膜上から導体膜以外の素体表面にまでめっき膜が析出するといった、めっき膜の異常析出が生じることがある。このようなめっき膜の異常析出は、たとえば、導体膜によって与えられる端子間の距離を短くする結果を招き、特に小型のコイル部品にあっては、耐電圧性を低下させたり、最悪の場合には、ショート不良を引き起こしたりすることがある。

この発明にとって興味ある従来技術として、特開２００３−２７２９１４号公報（特許文献１）に記載されたものがある。この特許文献１では、積層型のコイル部品が記載され、素体の積層構造を構成するフェライトセラミックからなる層に、焼結助剤としてビスマスが添加されている。このような焼結助剤としてのビスマスの添加は、フェライトセラミックをより低温で焼結できるようにして、内部導体に銀を用いることを可能にする。

しかしながら、特許文献１に記載のような積層型のコイル部品において、その素体の外表面上に形成されている導体膜に電気めっきを施すと、前述したようなめっき膜の異常析出がより生じやすく、それは、ビスマスに起因していることがわかった。すなわち、ビスマスは、Ｂｉ_２Ｏ_３などの状態でフェライトセラミックの粒界に存在しており、めっき膜の異常析出は、素体表面のビスマスが存在する粒界を優先的に伝って進行していることがわかった。
特開２００３−２７２９１４号公報

そこで、この発明の目的は、比較的低温での焼結性を確保しながらも、めっき膜の異常析出を抑制し得る、フェライトセラミックからなる層を積層した構造を有する、積層型セラミック電子部品を提供しようとすることである。

この発明に係る積層型セラミック電子部品は、フェライトセラミックからなる基材層と、基材層の少なくとも一方主面上に配置されかつフェライトセラミックからなる表面層と、表面層の外方に向く主面上に形成される表面導体膜とを備えている。そして、前述した技術的課題を解決するため、この発明では、基材層を構成するフェライトセラミックは、ビスマスを含む複数の金属元素を含有するが、表面層を構成するフェライトセラミックは、ビスマスを実質的に含有しないことを特徴としている。

好ましくは、基材層および表面層は、ともに亜鉛を含有しており、表面層における亜鉛含有量は、基材層における亜鉛含有量よりも多い。

また、表面層を形成するフェライトセラミックは、ビスマスを実質的に含有しないこと以外は、基材層を構成するフェライトセラミックと実質的に同組成系、すなわち、複数の主構成成分が重複している組成であることが好ましい。

表面層の厚みは３０μｍ以上であることが好ましい。

また、表面導体膜と基材層との間に、基材層中のビスマスの拡散を遮るための拡散防止層が設けられていることが好ましい。この場合、好ましくは、表面層の厚みは１５μｍ以上とされ、表面層の厚みの下限を薄くすることができる。また、拡散防止層は、好ましくは、内部導体膜をもって構成される。

表面導体膜にめっき膜が形成されている積層型セラミック電子部品、すなわち、表面導体膜にめっきが施される積層型セラミック電子部品に対して、この発明が有利に適用される。

この発明に係る積層型セラミック電子部品において、表面導体膜に電気的に接続された表面実装型電子部品をさらに備えていてもよい。

この発明によれば、基材層を構成するフェライトセラミックはビスマスを含むが、表面層を構成するフェライトセラミックはビスマスを実質的に含まないため、積層型セラミック電子部品の表面、すなわちめっき液にさらされる面においてはビスマスが実質的に存在しないことになる。そのため、積層型セラミック電子部品の表面抵抗が上昇し、表面導体膜からの漏れ電流が発生しにくいため、積層型セラミック電子部品の表面でのめっき膜の異常析出を生じにくくすることができる。その結果、めっき膜の異常析出による表面導体膜間の耐電圧性の低下やショート不良を生じにくくすることができ、信頼性に優れた積層型セラミック電子部品を得ることができる。

また、この発明によれば、積層型セラミック電子部品に対してめっき膜の異常析出抑制作用を与える表面層は、従来と同様のグリーンシートプロセスを適用して積層型セラミック電子部品を製造する際、ビスマスを含有しないグリーンシートを用意し、これを積層するだけで形成されることができるので、歩留まりの低下およびコストの上昇等を伴わずに、めっき膜の異常析出が抑制された積層型セラミック電子部品を製造することができる。

すなわち、この発明によれば、めっき膜の異常析出の問題を解決するため、たとえば、焼成前または焼成後の積層体に特別な処理を施す必要がない。そのため、この処理のための工程の増加、コストの増加、適正かつ均一処理の困難性、処理による別の問題の発生、といった問題を回避することができる。

この発明において、基材層および表面層がともに亜鉛を含有しているとき、表面層における亜鉛含有量を、基材層における亜鉛含有量よりも多くすると、表面層にビスマスが含有されていなくても、表面層において良好な焼結性を得ることができる。

表面層の厚みが３０μｍ以上とされると、基材層からのビスマスが拡散しても表面層の外方に向く主面にまで達することがなく、めっき膜の異常析出が抑制された積層型セラミック電子部品を安定して得ることができる。

表面導体膜と基材層との間に、基材層中のビスマスの拡散を遮るための拡散防止層が設けられていると、基材層から表面導体膜近傍へのビスマスの拡散を効果的に遮ることができる。

また、拡散防止層が設けられていると、めっき膜の異常析出を安定して抑制するのに必要な表面層の厚みを１５μｍにまで薄くすることができ、これに伴い、積層型セラミック電子部品の低背化を有利に図ることができる。

上述の拡散防止層が内部導体膜をもって構成されると、他の内部導体膜と同様の工程によって拡散防止層を形成することができるので、拡散防止層を設けるための特別な材料および工程が不要である。

この発明に係る積層型セラミック電子部品が、表面導体膜に電気的に接続された表面実装型電子部品をさらに備えていると、表面導体膜間の耐電圧性の低下やショート不良などのない信頼性の高いモジュール部品を得ることができる。

この発明の第１の実施形態による積層型セラミック電子部品１を示す断面図である。 この発明の第２の実施形態による積層型セラミック電子部品１ａを示す断面図である。 この発明の第３の実施形態による積層型セラミック電子部品１ｂを示す断面図である。 この発明の第４の実施形態による積層型セラミック電子部品１ｃを示す断面図である。

符号の説明

１，１ａ，１ｂ，１ｃ 積層型セラミック電子部品
２ 基材層、
３，４ 表面層
６ 内部導体膜
７ 表面導体膜
１０，１１ 表面実装型電子部品
１６，１７，１８ 拡散防止層
２１，２２ 端子導体膜

図１は、この発明の第１の実施形態による積層型セラミック電子部品１を示す断面図である。

積層型セラミック電子部品１は、フェライトセラミックからなる基材層２と、基材層２の上下主面上にそれぞれ配置されかつフェライトセラミックからなる表面層３および４とを含む積層構造を有する、セラミック積層体５を備えている。

積層型セラミック電子部品１は、また、セラミック積層体５の内部および外部に設けられる導体パターンを備えている。導体パターンには、大別して内部導体膜６と表面導体膜７と層間接続導体８とがある。内部導体膜６および表面導体膜７は、この積層型セラミック電子部品１を製造する過程において、基材層２または表面層３もしくは４を形成するために積層されるセラミックグリーンシートの主面上に形成されるものであり、層間接続導体８は、上記セラミックグリーンシートを厚み方向に貫通するように設けられるものである。

内部導体膜６は、セラミック積層体５の内部に形成されるものである。他方、表面導体膜７は、セラミック積層体５の主面、すなわち表面層３または４の外方に向く主面上に形成されるものである。

特定の内部導体膜６および特定の層間接続導体８によって、コイルパターン９が基材層２の内部に形成される。なお、コイルパターン９の一部を形成する層間接続導体８については、図１に図示されていない。

この積層型セラミック電子部品１は、たとえばＤＣ−ＤＣコンバータを構成するもので、表面層３の外方に向く主面上には、表面実装型電子部品１０および１１が搭載される。電子部品１０はたとえばＩＣチップであり、表面層３の外方に向く主面上に形成された表面導体膜７にはんだバンプ１２を介して電気的に接続される。他方の電子部品１１はたとえばチップコンデンサであり、表面層３の外方に向く主面上に形成された表面導体膜７にはんだ１３を介して電気的に接続される。下方の表面層４の外方に向く主面上に形成された表面導体膜７は、図示しないマザー基板上に、この積層型セラミック電子部品１を実装する際の端子電極として用いられる。

基材層２を構成するフェライトセラミックは、ビスマスを含む複数の金属元素を含有している。他方、表面層３および４を構成するフェライトセラミックは、ビスマスを実質的に含有しない。なお、表面層３および４を構成するフェライトセラミックは、ビスマスを実質的に含有しないこと以外は基材層２を構成するフェライトセラミックと実質的に同組成系、すなわち、複数の主構成成分が重複している組成であることが好ましい。また、基材層２ならびに表面層３および４は、ともに亜鉛を含有するが、表面層３および４における亜鉛含有量は、基材層２における亜鉛含有量よりも多くされる。

一例として、基材層２を構成するフェライトセラミックの原料粉末として、酸化第二鉄（Ｆｅ_２Ｏ₃）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）および酸化銅（ＣｕＯ）を所定の比率で調合し、さらに、焼結助剤としてＢｉ_２Ｏ₃を添加したものを用いることができる。この場合、たとえば１ＭＨｚでの比透磁率が１５０であるフェライトセラミックを得ることができる。

他方、表面層３および４を構成するフェライトセラミックの原料粉末としては、上記基材層２のための原料粉末の組成を基本としながら、Ｂｉ_２Ｏ₃を添加しないものを用いることができる。このとき、焼結性を向上させるため、亜鉛の含有量は、基材層２の場合より多くされる。一例として、基材層２の主構成成分と共通する、酸化第二鉄、酸化亜鉛および酸化銅を所定の比率で調合したものを原料粉末として用いることができる。この原料粉末によって得られたフェライトセラミックは、たとえば１ＭＨｚでの比透磁率が１である。

上述の例では、フェライトセラミックとして、Ｆｅ−Ｎｉ−Ｚｎ−Ｃｕ系およびＦｅ−Ｚｎ−Ｃｕ系の組成のものを用いたが、たとえばＦｅ−Ｍｎ−Ｚｎ系など、他の組成のものを用いてもよい。

次に、積層型セラミック電子部品１の製造方法について説明する。

まず、基材層２ならびに表面層３および４の各々となるべきセラミックグリーンシートが用意される。これらセラミックグリーンシートは、前述したように調合されたフェライトセラミック原料粉末に、バインダ、可塑剤、湿潤剤、分散剤等を加えてスラリー化し、これをシート状に成形して得られるものである。

次に、特定のセラミックグリーンシートに貫通孔を形成し、貫通孔に導電性ペーストを充填することによって、未焼結の層間接続導体８が形成され、また、特定のセラミックグリーンシート上に導電性ペーストを印刷することによって、未焼結の内部導体膜６および表面導体膜７が形成される。これら内部導体膜６、表面導体膜７および層間接続導体８を形成するための導電性ペーストに含まれる導電性金属は、銀または銀／パラジウムを主成分としているものであることが好ましい。

次に、基材層２ならびに表面層３および４の各々を形成するため、所定の枚数のセラミックグリーンシートが所定の順序で積層され、次いで圧着されることにより、セラミック積層体５の未焼結状態のものが得られる。

なお、以上のような工程が、複数の積層型セラミック電子部品１を同時に製造するための集合状態のセラミック積層体について実施される場合には、この集合状態のセラミック積層体を後で分割することを容易にするため、分割溝が形成される。

次に、未焼結のセラミック積層体が焼成され、それによって、焼結したセラミック積層体５が得られる。このとき、ビスマスを含有しない表面層３および４となるべきセラミックグリーンシートは、基材層２となるべきセラミックグリーンシートに比べて、亜鉛含有量が多くされているので、良好な焼結性を得ることができる。

次に、セラミック積層体５の表面に露出している表面導体膜７にめっき処理が施される。より具体的には、電気めっきが実施され、それによって、ニッケルめっき膜および錫めっき膜が順次形成される。この電気めっき工程において、表面層３および４はビスマスを実質的に含有していないため、表面層３および４の外方に向く主面にはビスマスが存在せず、それゆえ、表面抵抗が高くなっており、めっき膜の異常析出が生じにくい。なお、めっき処理は、無電解めっきによってもよく、この場合には、たとえばニッケルめっき膜および金めっき膜が順次形成される。

次に、セラミック積層体５の上方主面上に、表面導体膜４に電気的に接続された状態となるように、表面実装型電子部品１０および１１が搭載される。

そして、以上の工程が集合状態のセラミック積層体に対して実施されている場合には、前述した分割溝に沿って分割する工程が実施され、個々の積層型セラミック電子部品１が取り出される。積層型セラミック電子部品１には、図示しないが、必要に応じて、金属カバーが取り付けられる。

以上の説明では、焼成工程の前に分割溝が形成されたが、分割溝を形成せずに、焼成工程前に、集合状態のセラミック積層体を分割し、個々の積層型セラミック電子部品１のためのセラミック積層体５の生の状態のものを取り出すようにしてもよい。この場合、焼成工程は、個々のセラミック積層体５に対して実施され、めっき処理においては、たとえばバレルによる電気めっきが適用される。

このようにして得られた積層型セラミック電子部品１において、表面層３および４の各々の厚みは３０μｍ以上であることが好ましい。厚みが３０μｍ未満の場合には、基材層２からビスマスが拡散して、表面層３および４の各々の外方に向く主面に達することがあるが、３０μｍ以上の厚みとすれば、基材層２からのビスマスが拡散しても、外方に向く主面にまで達することがない。したがって、安定してめっき膜の異常析出を抑制することができる。

図２は、この発明の第２の実施形態による積層型セラミック電子部品１ａを示す、図１に対応する図である。図２において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図２に示した積層型セラミック電子部品１ａは、図１に示した積層型セラミック電子部品１と比較して、基材層２中のビスマスの拡散を遮るための対策が講じられていることを特徴としている。

図１に示した積層型セラミック電子部品１の場合においても、表面層３および４内に位置しかつ表面導体膜７の近傍にある内部導体膜６については、ある程度、基材層２中のビスマスの拡散を遮る作用を有しているが、この作用の一層の完璧化を図るため、この実施形態では、図２を図１と比較すればわかるように、表面導体膜７の近傍にある内部導体膜６の面積がより大きくされている。また、表面導体膜７の近傍に都合良く内部導体膜６が存在していない場合には、新たに内部導体膜を形成することによって拡散防止層１６が形成される。拡散防止層１６は、たとえば、基材層２と表面層４との界面に沿って形成される。

上述のように、基材層２中のビスマスの拡散を遮るための対策が講じられた場合、表面層３および４の各々の厚みは、１５μｍ程度にまで薄くしても、表面層３および４の各々の外方に向く主面上でのめっき膜の異常析出を抑制することができる。その結果、積層型セラミック電子部品１ａの低背化を有利に図ることができる。

図３は、この発明の第３の実施形態による積層型セラミック電子部品１ｂを示す、図１および図２に対応する図である。図３において、図１または図２に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図３に示した積層型セラミック電子部品１ｂにおいても、基材層２中のビスマスの拡散を遮るための対策が講じられている。

図３に示した積層型セラミック電子部品１ｂでは、基材層２と表面層３との界面に沿って、比較的大面積の拡散防止層１７が形成され、また、表面層４の内部に、比較的大面積の拡散防止層１８が形成される。これら拡散防止層１７および１８は、いずれも、内部導体膜をもって構成される。このように、拡散防止層１７および１８を設けることにより、上述した積層型セラミック電子部品１ａの場合と同様の効果を奏することができる。

大面積の拡散防止層１７および１８は、たとえば、コンデンサ電極としての機能を持たせたり、接地電位電極としての機能を持たせたりすることにより、余分な設計変更を行なうことなく、ビスマスの拡散を遮る機能を積層型セラミック電子部品１ｂに与えることができる。

以上、この発明を図示した実施形態に関連して説明したが、この発明の範囲内において、その他種々の変形例が可能である。

たとえば、図示された積層型セラミック電子部品１、１ａおよび１ｂは、セラミック積層体５上に表面実装部品９および１０が搭載された多機能複合部品であったが、単機能部品、たとえば図４に示すようなチップコイルにも、この発明を適用することができる。

図４は、この発明の第４の実施形態であって、チップコイルを構成する積層型セラミック電子部品１ｃを示す断面図である。図４において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図４に示したチップコイルを構成する積層型セラミック電子部品１ｃでは、セラミック積層体５の両端部に端子導体膜２１および２２が形成され、コイルパターン９の各端部が、セラミック積層体５の各端面にまで引き出され、端子導体膜２１および２２にそれぞれ電気的に接続される。端子導体膜２１および２２の各一部は、表面層３および４の外方に向く主面上に形成される表面導体膜を構成している。

Claims (9)

1. フェライトセラミックからなる基材層と、前記基材層の少なくとも一方主面上に配置されかつフェライトセラミックからなる表面層と、前記表面層の外方に向く主面上に形成される表面導体膜とを備え、
   前記基材層を構成する前記フェライトセラミックは、ビスマスを含む複数の金属元素を含有し、前記表面層を構成する前記フェライトセラミックは、ビスマスを実質的に含有しないことを特徴とする、積層型セラミック電子部品。
2. 前記基材層および前記表面層は、ともに亜鉛を含有しており、前記表面層における亜鉛含有量は、前記基材層における亜鉛含有量よりも多い、請求項１に記載の積層型セラミック電子部品。
3. 前記表面層を構成する前記フェライトセラミックは、ビスマスを実質的に含有しないこと以外は前記基材層を構成する前記フェライトセラミックと実質的に同組成系であることを特徴とする、請求項１に記載の積層型セラミック電子部品。
4. 前記表面層の厚みは３０μｍ以上である、請求項１に記載の積層型セラミック電子部品。
5. 前記表面導体膜と前記基材層との間に、前記基材層中のビスマスの拡散を遮るための拡散防止層が設けられている、請求項１に記載の積層型セラミック電子部品。
6. 前記表面層の厚みは１５μｍ以上である、請求項５に記載の積層型セラミック電子部品。
7. 前記拡散防止層は内部導体膜をもって構成される、請求項５に記載の積層型セラミック電子部品。
8. 前記表面導体膜にはめっき膜が形成されている、請求項１に記載の積層型セラミック電子部品。
9. 前記表面導体膜に電気的に接続された表面実装型電子部品をさらに備える、請求項１に記載の積層型セラミック電子部品。

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