JPWO2007139108A1 - 電力供給制御装置 - Google Patents
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Abstract
Description
ところで、例えば半導体スイッチ素子の負荷端子と負荷との間の通電路が何らかの影響により断線することがあり、この断線異常を検出することが必要な場合がある。例えば車両用ランプを日中点灯(Daytime running light)させるときの電力供給制御に上記電力供給制御装置を利用する場合には、日中点灯であるために運転手からは断線により車両用ランプが正常に点灯していないことを認識することが困難であり、このような場合には、特に断線異常の検出が必要となる。例えば上記通電路の一部または全部が断線した場合にはその負荷抵抗値が増大するから、この負荷抵抗値が所定値を超えたことに基づき断線異常の判定することができる。そして、この判定を行う構成としては、例えば負荷電流が固定の閾値を下回ったことをもって断線異常とする構成が挙げられる。しかし、この構成では、電源電圧が変動すると、それに応じて断線異常と判定される負荷抵抗値が変わってしまい、正確な断線異常が検出できないという問題が生じる。そこで、従来は、電源電圧と負荷電流とを測定し、その測定結果をマイコンにより処理することで断線異常の判定を行うようにしていた。
(課題を解決するための手段)
なお、本発明の「半導体スイッチ素子の出力側電圧」は、例えば半導体スイッチ素子としてのパワーMOSFETがnチャネル型であればソース電圧であり、pチャネル型であればドレイン電圧である。
本発明によれば、半導体スイッチ素子に流れる負荷電流が断線異常用閾値よりも小さい場合に断線異常信号が出力され、しかも断線異常用閾値が半導体スイッチ素子の出力側電圧に応じて変更される。ここで、仮に、断線異常用閾値を常時一定レベルとした場合には、例えば電源電圧が変動すると、断線異常と判定される負荷抵抗値も変わってしまう。これに対して、本発明では、上記断線異常用閾値が半導体スイッチ素子の出力側電圧に応じて変更されるから、電源電圧の変動に対して常に一定の負荷抵抗値での断線検出が可能となる。しかもマイコン等を用いる必要もない。
本発明によれば、抵抗だけで閾値変更回路を構成できるため、回路構成が簡単になる。また、負荷電流に応じた電流を検出抵抗に流し、その検出抵抗の端子電圧と、分圧回路の分圧電圧との比較に基づき断線異常を検出する構成の場合、分圧回路を同一チップ或いは同一パッケージ内に設ける一方で、上記検出抵抗を外付けとすれば、上記チップ等の製造段階において、分圧回路を構成する各分圧抵抗の抵抗値は同方向(抵抗値が減少する方向、或いは、増大する方向)にばらつき、分圧比は一定となる。従って、上記チップ等の製造後に、外付けとしての検出抵抗を、検出したい異常電流レベルに応じた適切な抵抗値のものとすることで、製造段階でのばらつきに影響させることなく精度の高い異常検出を行うことができる。
断線異常が発生していない状態でも、電力供給開始のオン信号の入力当初は負荷電流が断線異常用閾値を下回っている可能性がある。そこで、本発明では、オン信号が入力された時点から少なくとも第1時間だけは断線異常信号が出力されないようにした。
上記発明によれば、負荷電流が断線異常用閾値よりも小さい状態が少なくとも第2時間だけ継続したことを条件に断線異常信号を出力するから、ノイズ等による影響を抑制して正確な断線異常の検出が可能となる。また、第6の発明のように、負荷電流が断線異常用閾値以上となった時点で正常信号が出力(断線異常信号の停止)されるようにすることが望ましい。更に、この具体的な構成としては第7の発明の構成が望ましい。
(発明の効果)
断線異常用閾値が半導体スイッチ素子の出力側電圧に応じて変更されるから、電源電圧の変動に対して常に一定の負荷抵抗値での断線検出が可能となる。しかもマイコン等を用いる必要もない。
11...負荷
12...電源
13...通電路
14...パワーMOSFET(半導体スイッチ素子)
18...センスMOSFET(電流検出素子)
28...ゲート駆動部(スイッチ制御回路)
52...閾値電圧生成部(閾値変更回路)
54...比較回路(判定回路)
59...比較回路(異常電流検出回路)
64a〜64c...閾値設定用抵抗(分圧回路)
72...クリアカウンタ(計時回路、正常時間積算回路)
73...ヒューズカウンタ(異常時間積算回路)
100,101...メモリ回路(カウンタ回路)
CLR...ローレベルのクリア信号(クリア信号)
FC...ローレベルのヒューズカレント信号(電流異常信号)
IL...負荷電流
ILfc...第2異常用閾値電流(電流異常用閾値)
ILop...第3異常用閾値電流(断線異常用閾値)
Is...センス電流(検出信号)
OP...ローレベルの断線異常判定信号(異常判定信号)
OP...ハイレベルの断線異常判定信号(正常判定信号)
OPF...ローレベルの断線異常信号(断線異常信号)
OPF...ハイレベルの断線異常信号(正常信号)
On...ローレベルの制御信号(オン信号)
Vop...第3異常用閾値電圧(分圧電圧)
Vs...ソース電圧(出力側電圧)
1.電力供給制御装置の構成
図1は、本態様に係る電力供給制御装置10の全体構成のブロック図である。この電力供給制御装置10は図示しない車両に搭載され、その車両用電源(以下、「電源12」)から負荷11への電力供給制御を行うものである。負荷11としては、例えばデフォッガー用ヒータ(線形抵抗性の負荷)、車両用のランプ、クーリングファン用モータ及びワイパー用モータ(L負荷(誘導負荷))などがある。なお、以下では、「負荷」は電力供給制御装置10の制御対象機器であって、電力供給制御装置10とその制御対象機器との間に連なる電線30を含まない意味で使用し、「外部回路」を負荷11と電線30とを含めた意味で使用する。
入力インターフェース部22は、入力側が入力端子P1に接続されており、操作スイッチ15がオフしているときにハイレベルの制御信号Onが、オンしているときにローレベルの制御信号On(ローアクティブ)が入力され、この制御信号Onを内部グランド生成部23及びコントロールロジック部27に与える。電力供給制御装置10は、後述するように、電流異常も温度異常も発生していない正常状態においては、アクティブ(ローレベル)の制御信号Onを受けるとゲート駆動部28によってパワーMOSFET14をターンオンさせて通電状態とする一方で、非アクティブ(ハイレベル)の制御信号Onを受けるとゲート駆動部28によってパワーMOSFET14をターンオフさせて遮断状態にする。従って、本態様では、ローレベルの制御信号Onがオン信号(負荷駆動指令信号)であり、非アクティブの制御信号Onがオフ信号であり、ゲート駆動部28が「スイッチ制御回路」として機能する。
内部電源回路としての内部グランド生成部23は、入力インターフェース部22からアクティブの制御信号On(オン信号)、及び、後述するコントロールロジック部27からローレベルの出力信号Off(クリアカウンタ72がオーバーフローしていない状態)のいずれかを受けているときに通電して、電源電圧Vccよりも所定の定電圧Vb分だけ低い内部グランドGND2を生成する。換言すれば、内部グランド生成部23は、通電後、入力インターフェース部22から非アクティブの制御信号On(オフ信号)を受けても、コントロールロジック部27からローレベルの出力信号Offを受けている(クリアカウンタ72がオーバーフローしない)限り、通電状態が継続され内部グランドGND2を生成し続ける。そして、電源電圧Vccから内部グランドGND2を差し引いた定電圧Vbがコントロールロジック部27に供給されることで、このコントロールロジック部27が動作可能な状態となる。
電流検出部24は、図1に示すように、ソース電位制御部51と、閾値電圧生成部52と、電流異常検出部53とを備えて構成されている。図3は、ソース電位制御部51、閾値電圧生成部52及び電流異常検出部53を主として示した回路図であり、他の回路構成は一部省略されている。
ソース電位制御部51は、パワーMOSFET14とセンスMOSFET18との出力側電位(ソース電位)同士を同電位に保持する。
電流異常検出部53は、1または複数(本態様では3つ)の比較回路54,58,59(本態様では、ヒステリシスコンパレータ)を備え、外部端子P5の端子電圧Voが、比較回路54,58,59のぞれぞれの一方の入力端子に与えられる。
閾値電圧生成部52(「閾値変更回路」の一例)は、図3に示すように、主として、所定の定電圧に応じた電流Ibから、パワーMOSFET14のドレイン−ソース間電圧Vds(半導体スイッチ素子の入出力間電圧)に応じた電流Ids(<Ib)を差し引いた電流Icを出力する電流出力回路110と、この電流出力回路110からの出力電流Icが流れる閾値設定用抵抗60とを備えて構成されている。
過熱検出部25は、パワーチップ20に設けられた温度センサ19から当該パワーチップ20の温度に応じた温度信号S4を受ける。そして、過熱検出部25は、所定の閾値温度を超える温度信号S4を受けたときに温度異常としてローレベルの温度異常判定信号OT(ローアクティブ)をコントロールロジック部27に与える。
図5は、コントロールロジック部27の回路図である。このコントロールロジック部27は、主として、FRカウンタ(フリーランニングカウンタ)71、クリアカウンタ72、ヒューズカウンタ(FCカウンタ)73、発振回路74、リセット信号発生回路75等を備える。また、コントロールロジック部27は、前述したように、入力インターフェース部22からの制御信号On、電流検出部24からの信号OC,FC,OP、過熱検出部25からの温度異常判定信号OTを受ける。
発振回路74は、クロック信号CLK(例えば125μsec)を生成して出力する。リセット信号発生回路75は、上記内部グランド生成部23が通電しこのコントロールロジック部27が動作するのに十分な定電圧を生成し、上記発振回路74のクロック発生動作が安定する前まではローレベルのリセット信号RST(ローアクティブ)を出力し、安定後はハイレベルのリセット信号RSTを出力する。
過電流保護回路は、主として、電流検出部24からのアクティブのオーバーカレント信号OC、及び、過熱検出部25からのアクティブの温度異常判定信号OTのうち少なくともいずれか一方を受けたことを条件に、パワーMOSFET14に所定の基準オフ時間だけ強制的に遮断動作させた後に、その強制遮断状態を解除するものである。具体的には、過電流保護回路は、FRカウンタ71、OCメモリ76、FRCリセット生成回路77、FCメモリ78等を備えて構成されている。なお、本態様において、強制遮断とは、電力供給制御装置10がアクティブの制御信号On(オン信号)を受けていてもパワーMOSFET14を遮断状態にすることをいう。
リセット条件1:リセット信号発生回路75からアクティブのリセット信号RSTが出力されたとき。
リセット条件2:NAND回路80からアクティブのセット信号OC1が出力されたとき(オーバーカレントまたは過熱異常が検出され、かつ、パワーMOSFET14が強制遮断状態にないとき)。
リセット条件3:FCメモリ78の出力信号FCMがハイレベルからローレベルにレベル反転したとき(FRCリセット生成回路77で出力信号FCMの立下りエッジが検出されたとき)。
ヒューズ異常保護回路は、主として、電流検出部24からのアクティブのヒューズカレント信号FCを受けているとき、及び、上記過電流保護回路によってパワーMOSFET14が第1強制遮断されているときの双方の異常時間(以下、「ヒューズ時間」という)を積算していき、この積算時間が所定の基準ヒューズ時間(>上記基準オフ時間)に達したことを条件に、パワーMOSFET14に強制遮断動作をさせるものである。以下、このように、ヒューズ異常保護回路による強制遮断を「第2強制遮断」という。具体的には、ヒューズ異常保護回路は、ヒューズカウンタ73、FCCリセット生成回路86等を備える。
リセット条件4:リセット信号発生回路75からアクティブのリセット信号RSTが出力されたとき。
リセット条件5:第2強制遮断指令信号Fuseが非アクティブ(ハイレベル)で、かつ、クリア信号CLRがアクティブ(クリアカウンタ72がオーバーフロー)のとき。
正常時間積算回路としてのクリアカウンタ72は、主として、ヒューズカウンタ73がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態(負荷電流ILが第2異常用閾値電流ILfc及び第1異常用閾値電流ILocに達していない状態 このときの負荷電流ILレベルが正常レベルである)が所定の基準正常時間だけ継続したことを条件に、ローレベルのクリア信号CLR(ローアクティブ)を出力して、ヒューズカウンタ73のヒューズ時間(カウンタ値)を初期値「0」にリセットするものである。また、基準正常時間は、例えばヒューズカレントやオーバーカレント状態が解消された後に負荷等の過熱状態が解消するまでの時間に基づいて定められている。
リセット条件6:リセット信号発生回路75からアクティブのリセット信号RSTが出力されたとき。
リセット条件7:第2強制遮断指令信号Fuseが非アクティブ(第2強制遮断実行前)で、かつ、異常通知信号Failがアクティブのとき。
リセット条件8:第2強制遮断指令信号Fuseがアクティブ(第2強制遮断実行後)で、かつ、制御信号Onがアクティブのとき。
また、コントロールロジック部27には、上記出力信号Offを出力するOR回路87が設けられており、これに上記クリア信号CLRを反転した信号と、リセット信号RSTを反転した信号とが入力される。これにより、OR回路87は、クリア信号CLR及びリセット信号RSTのいずれかがアクティブのときに、上記内部グランド生成部23の通電を停止させるハイレベルの出力信号Offを出力する。
なお、上述したように、NAND回路81には、上記制御信号Onをレベル反転した信号と、後述する強制遮断信号Inhibit(パワーMOSFET14を強制遮断させるときにローレベル)とが入力され、この出力信号をレベル反転した信号がNAND回路80,82に入力される。このような構成により、非アクティブの制御信号On(オフ信号)が入力されたときには、NAND回路81からハイレベルの出力信号が入力されることになるから、たとえアクティブのオーバーカレント信号OCやヒューズカレント信号FCが電流異常検出部53から出力されたり、アクティブの温度異常判定信号OTが過熱検出部25から出力されたとしても、NAND回路80,82の出力はハイレベルに維持され、OCメモリ76やFCメモリがセットされることが阻止される。つまり、アクティブのオーバーカレント信号OC、ヒューズカレント信号FC及びアクティブの温度異常判定信号OTが無効化(マスク)される。
フィルタ回路は、互いに直列接続された複数のメモリ回路(本態様では、2つのメモリ回路100,101(例えばDフリップフロップ)からなるカウンタ回路を備える。メモリ回路100は、そのD端子には内部グランドGND2が与えられており、そのQ端子が、次段のメモリ回路101のD端子に接続されている。両メモリ回路100,101のセット端子には上記クリア信号CLRが入力され、また、リセット端子には、NOR回路102の出力信号が入力される。このNOR回路102には、リセット信号生成回路75からのリセット信号RSTをレベル反転した信号と、断線異常判定信号OPとが入力される。
リセット条件9:リセット信号発生回路75からアクティブのリセット信号RSTが出力されたとき。
リセット条件10:断線異常信号OPFが非アクティブ(ハイレベル)のとき。
ゲート駆動部28は、コントロールロジック部27から制御信号On、出力信号FCM及び強制遮断信号Inhibitが入力される。ゲート駆動部28は、電源端子P2とパワーMOSFET14及びセンスMOSFET18のゲートとの間に接続されたチャージポンプ(図示せず)と、パワーMOSFET14及びセンスMOSFET18のゲートとソースの間に接続された放電用FET(図示せず)とを備える。
図7〜図9は、電力供給制御装置10の動作を説明するための各信号のタイムチャートである。このうち、図7は正常時であり、図8はオーバーカレント時であり、図9はヒューズカレント時を示す。なお、各図で、〔FRC〕はFRカウンタ71の最上位bitから上位5bit目までのbitによるカウント値、〔FCC〕はヒューズカウンタ73のカウント値、〔CLC〕はクリアカウンタ72のカウント値をそれぞれ示しており、ここでは16進数(A=10,B=11,C=12...)で表示されている。また、FRC7はFRカウンタ71の最上位bitを意味し、そのハイローレベルが示されており、FRC6はFRカウンタ71の上位2番目のbitを意味し、そのハイローレベルが示されている。また、各図中の「R」はリセットを意味する。
電力供給制御装置10は、アクティブの制御信号Onを受けると、内部グランド生成部23において内部グランドGND2が生成される。そして、この内部グランドGND2が安定するとリセット信号発生回路75のリセット信号RSTがアクティブから非アクティブとなり各カウンタ71〜73のリセット状態が解除される。
負荷11の短絡が発生した場合、図8に示すように、負荷電流ILは第2異常用閾値電流ILfcを超え、この時点で、ヒューズカレント信号FCがアクティブとなり、FCメモリ78の出力信号FCMがハイレベルからローレベルにレベル反転し、FRカウンタ71のカウント値がリセットされる。これにより、第1異常用閾値電流ILocは初期レベルに復帰し、その後に開始されるFRカウンタ71のカウント値に応じて再び経時的にレベルダウンしていく。
仮に、第3異常用閾値電流ILopを常時固定とした場合には、アクティブの断線異常判定信号OPが出力されるときの負荷抵抗値(外部回路の抵抗値)が電源電圧Vccの変動に応じて変化してしまう。断線異常を正確に検出するには、電源電圧Vccの変動にかかわらず、常に一定の負荷抵抗値で断線異常とすべきである。
本発明は上記記述及び図面によって説明した態様に限定されるものではなく、例えば次のような態様も本発明の技術的範囲に含まれる。
(1)上記態様では、半導体スイッチ素子としてパワーMOSFET14としたが、これに限らず、他のユニポーラトランジスタであっても、バイポーラトランジスタであってもよい。
Claims (7)
- 電源と負荷との間の通電路に配される半導体スイッチ素子をオンオフして前記負荷への電力供給を制御する電力供給制御装置であって、
前記半導体スイッチ素子に流れる負荷電流が断線異常用閾値よりも小さい場合に断線異常信号を出力し、かつ、前記断線異常用閾値が前記半導体スイッチ素子の出力側電圧に応じて変更される電力供給制御装置。 - 電源から負荷への通電路に配される半導体スイッチ素子と、
前記半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、
前記半導体スイッチ素子がオン状態で、かつ、前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が断線異常用閾値よりも小さい場合に断線異常信号を出力する断線異常検出回路と、
前記半導体スイッチ素子の出力側電圧に応じて前記断線異常用閾値を変更する閾値変更回路とを備える電力供給制御装置。 - 前記閾値変更回路は、前記半導体スイッチ素子の出力側電圧を分圧する分圧回路であり、この分圧電圧に応じた負荷電流が前記断線異常用閾値とされる請求の範囲第2項に記載の電力供給制御装置。
- オン信号の入力に基づき前記半導体スイッチ素子をオンさせるスイッチ制御回路を備え、
前記断線異常検出回路は、前記オン信号の入力時から少なくとも第1時間経過するまでは前記断線異常信号の出力を阻止する第1のフィルタ回路を備える請求の範囲第2項または請求の範囲第3項に記載の電力供給制御装置。 - 前記断線異常検出回路は、前記負荷電流と前記断線異常用閾値との大小関係に応じた判定信号を出力する判定回路と、前記判定回路から前記負荷電流が前記断線異常用閾値よりも小さいことを示す異常判定信号の出力が少なくとも第2時間だけ継続したことを条件に前記断線異常信号を出力する第2のフィルタ回路と、を備える請求の範囲第2項から請求の範囲第4項のいずれかに記載の電力供給制御装置。
- 前記第2のフィルタ回路は、前記負荷電流が前記断線異常用閾値以上であることを示す正常判定信号が前記判定回路から出力された時点で正常信号を出力する請求の範囲第5項に記載の電力供給制御装置。
- 前記第2のフィルタ回路は、前記第2時間を繰り返し計時し、当該第2時間を計時するごとにクリア信号を出力する計時回路と、
前記判定回路から前記異常判定信号が出力された状態で、前記計時回路のクリア信号の出力回数をカウントして当該カウント回数が複数回数に達したことを条件に前記断線異常信号を出力し、前記判定回路から前記正常判定信号が出力された時点で前記カウント回数をリセットするカウンタ回路と、を備えて構成されている請求の範囲第6項に記載の電力供給制御装置。
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