JPWO2007069647A1 - 試験装置、及びピンエレクトロニクスカード - Google Patents

Abstract

被試験デバイスに試験信号を出力するドライバと、ドライバと被試験デバイスとを電気的に接続する第１伝送経路と、第１伝送経路に設けられ、ドライバと被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、第１伝送経路において、第１ＦＥＴスイッチと被試験デバイスとの間から分岐して、第１伝送経路とコンパレータとを接続する第２伝送経路と、第２伝送経路に設けられ、コンパレータと被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチと、出力信号を検出し、検出した出力信号に基づいて、第１ＦＥＴスイッチの容量成分を充放電する容量補償部とを備える試験装置を提供する。

Description

本発明は、試験装置及びピンエレクトロニクスカードに関する。特に本発明は、半導体回路等の被試験デバイスを試験する試験装置、及び試験装置に用いられるピンエレクトロニクスカードに関する。本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号 特願２００５−３６３３８４ 出願日 ２００５年１２月１６日

半導体回路等の被試験デバイスを試験する試験装置として、被試験デバイスと信号の授受を行うピンエレクトロニクスカードを備える装置が知られている。ピンエレクトロニクスカードは、試験装置の本体部と、被試験デバイスとの間に設けられ、試験装置から与えられる試験信号を被試験デバイスに入力し、被試験デバイスの出力信号を受け取る。

図４は、従来のピンエレクトロニクスカード３００の構成の一例を示す図である。ピンエレクトロニクスカード３００は、ドライバ３０２、コンパレータ３０４、ＦＥＴスイッチ３１２、伝送経路３１４、及び参照電圧入力部３１６を備える。

ドライバ３０２は、試験装置の本体部から試験信号を受け取り、被試験デバイスＤＵＴに入力する。ドライバ３０２と被試験デバイスＤＵＴとは、ＦＥＴスイッチ３１２及び伝送経路３１４を介して接続される。ドライバ３０２は、レベル切替スイッチ３０６、イネーブルスイッチ３０８、及び出力抵抗３１０を有する。

コンパレータ３０４は、被試験デバイスＤＵＴの出力信号を受け取り、当該出力信号の信号レベルと、与えられる参照電圧とを比較する。コンパレータ３０４と被試験デバイスＤＵＴとは、ＦＥＴスイッチ３１２及び伝送経路３１４を介して接続される。また、参照電圧入力部３１６は、予め定められた参照電圧を生成し、コンパレータ３０４に入力する。

ＦＥＴスイッチ３１２は、与えられるゲート電圧に応じてオン状態又はオフ状態となるスイッチであり、ドライバ３０２及びコンパレータ３０４を、被試験デバイスＤＵＴと接続するか否かを切り替える。このような構成により、試験装置の本体部と被試験デバイスＤＵＴとの間で信号の受け渡しを行う。現在、関連する特許文献等は認識していないので、その記載を省略する。

オン状態時においてＦＥＴスイッチ３１２は、ドライバ３０２と被試験デバイスＤＵＴとの間に直列に設けられた抵抗と、当該抵抗の両端及び接地電位との間に設けられた容量成分とによる等価回路で表される。当該等価回路におけるＲＣ積は一定であり、低抵抗と低容量を同時に実現することはできない。

ここで、ＦＥＴスイッチ３１２のオン抵抗を小さくした場合、ＦＥＴスイッチ３１２のオン時の容量は大きくなる。この場合、ＦＥＴスイッチ３１２は、高周波数の信号を通過することができない。このため、高周波数の信号を用いた試験を行うことが困難となる。

このため、高周波数の信号を用いた試験を行うべく、ＦＥＴスイッチ３１２のオン抵抗を大きくすることが考えられる。しかし、コンパレータ３０４は、ＦＥＴスイッチ３１２を介して被試験デバイスＤＵＴと接続される。このため、コンパレータ３０４における電圧比較は、ドライバイネーブル時にＦＥＴスイッチ３１２のオン抵抗の影響を受ける。

例えば、コンパレータ３０４に入力される出力信号の信号レベルは、出力抵抗３１０及びＦＥＴスイッチ３１２のオン抵抗により分圧される。ＦＥＴスイッチ３１２のオン抵抗を大きくした場合、当該オン抵抗のばらつきも大きくなり、コンパレータ３０４における電圧比較精度が劣化する。

また、ＦＥＴスイッチ３１２のオン抵抗は、温度、ソース・ゲート電圧、バックゲート電圧等により変化する。当該変化は、ＦＥＴスイッチ３１２のオン抵抗が大きい場合により大きく変化する。このため、コンパレータ３０４における電圧比較精度はより劣化してしまう。

このため本発明の一つの側面においては、上述した課題を解決することのできる試験装置及びピンエレクトロニクスカードを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに試験信号を出力するドライバと、ドライバと被試験デバイスとを電気的に接続する第１伝送経路と、第１伝送経路に設けられ、ドライバと被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、第１伝送経路において、第１ＦＥＴスイッチと被試験デバイスとの間から分岐して、第１伝送経路とコンパレータとを接続する第２伝送経路と、第２伝送経路に設けられ、コンパレータと被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチと、出力信号を検出し、検出した出力信号に基づいて、第１ＦＥＴスイッチの容量成分を充放電する容量補償部とを備える試験装置を提供する。

容量補償部は、第２ＦＥＴスイッチとコンパレータとの間の第２伝送経路において、出力信号を検出する検出部と、検出部が検出した出力信号に基づく電流を、ドライバと第１ＦＥＴスイッチとの間の第１伝送経路に印加する電流印加部とを有してよい。

ドライバ、コンパレータ、第１ＦＥＴスイッチ、及び第２ＦＥＴスイッチは、同一の基板に設けられてよい。電流印加部は、出力信号の立ち上がりエッジに応じて、第１ＦＥＴスイッチの容量成分を充電する電流を生成し、出力信号の立ち下がりエッジに応じて、第１ＦＥＴスイッチの容量成分を放電する電流を生成してよい。

検出部は、出力信号の微分波形を生成する微分回路を有し、電流印加部は、微分波形に応じた電流を生成する電圧電流変換回路を有してよい。試験装置は、第２ＦＥＴスイッチとコンパレータとの間の第２伝送経路に設けられたバッファアンプを更に備え、検出部は、バッファアンプとコンパレータとの間の第２伝送経路において、出力信号を検出してよい。第２ＦＥＴスイッチのオン抵抗は、第１ＦＥＴスイッチのオン抵抗より大きくてよい。

本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに試験信号を出力するドライバと、ドライバと被試験デバイスとを電気的に接続する第１伝送経路と、第１伝送経路に設けられ、ドライバと被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、第１伝送経路において、第１ＦＥＴスイッチと被試験デバイスとの間から分岐して、第１伝送経路とコンパレータとを接続する第２伝送経路と、第２伝送経路に設けられ、コンパレータと被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチと、試験信号を検出し、検出した試験信号に基づいて、第２ＦＥＴスイッチの容量成分を充放電する容量補償部とを備える試験装置を提供する。

本発明の第３の形態においては、被試験デバイスを試験する試験装置において、被試験デバイスと信号の授受を行うピンエレクトロニクスカードであって、被試験デバイスに試験信号を出力するドライバと、ドライバと被試験デバイスとを電気的に接続する第１伝送経路と、第１伝送経路に設けられ、ドライバと被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、第１伝送経路において、第１ＦＥＴスイッチと被試験デバイスとの間から分岐して、第１伝送経路とコンパレータとを接続する第２伝送経路と、第２伝送経路に設けられ、コンパレータと被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチと、出力信号を検出し、検出した出力信号に基づいて、第１ＦＥＴスイッチの容量成分を充放電する容量補償部とを備えるピンエレクトロニクスカードを提供する。

本発明の第４の形態においては、被試験デバイスを試験する試験装置において、被試験デバイスと信号の授受を行うピンエレクトロニクスカードであって、被試験デバイスに試験信号を出力するドライバと、ドライバと被試験デバイスとを電気的に接続する第１伝送経路と、第１伝送経路に設けられ、ドライバと被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、第１伝送経路において、第１ＦＥＴスイッチと被試験デバイスとの間から分岐して、第１伝送経路とコンパレータとを接続する第２伝送経路と、第２伝送経路に設けられ、コンパレータと被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチと、出力信号を検出し、検出した出力信号に基づいて、第１ＦＥＴスイッチの容量成分を充放電する容量補償部とを備えるピンエレクトロニクスカードを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 ピンエレクトロニクスカード２０の構成の一例を示す図である。 第１ＦＥＴスイッチ３８のオン状態時における等価回路の一例を示す図である。 従来のピンエレクトロニクスカード３００の構成の一例を示す図である。

符号の説明

１０・・・パターン発生部、１２・・・判定部、２０・・・ピンエレクトロニクスカード、２２・・・基板、２４・・・ドライバ、２６・・・レベル切替スイッチ、２８・・・第１イネーブルスイッチ、３０・・・出力抵抗、３２・・・コンパレータ、３８・・・第１ＦＥＴスイッチ、４２・・・参照電圧入力部、４４・・・抵抗、４６、４８・・・容量成分、５０・・・伝送経路、５２・・・第２ＦＥＴスイッチ、５４・・・第１伝送経路、５６・・・第２伝送経路、６０・・・容量補償部、６２・・・電圧電流変換回路、６４・・・微分回路、１００・・・試験装置、２００・・・被試験デバイス、３００・・・従来のピンエレクトロニクスカード、３０２・・・ドライバ、３０４・・・コンパレータ、３０６・・・レベル切替スイッチ、３０８・・・イネーブルスイッチ、３１０・・・出力抵抗、３１２・・・ＦＥＴスイッチ、３１４・・・伝送経路、３１６・・・参照電圧入力部

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の被試験デバイス２００を試験する装置であって、パターン発生部１０、ピンエレクトロニクスカード２０、及び判定部１２を備える。

パターン発生部１０は、被試験デバイス２００を試験する試験パターンを生成し、ピンエレクトロニクスカード２０に入力する。また、パターン発生部１０は、被試験デバイス２００が出力すべき期待値信号を生成し、判定部１２に入力する。

ピンエレクトロニクスカード２０は、パターン発生部１０と被試験デバイス２００との間に設けられる。ピンエレクトロニクスカード２０は、パターン発生部１０から与えられる試験パターンに応じた試験信号を被試験デバイス２００に入力し、被試験デバイス２００の出力信号を受け取る。

判定部１２は、ピンエレクトロニクスカード２０を介して被試験デバイス２００の出力信号を受け取り、当該出力信号と、期待値信号とを比較することにより、被試験デバイス２００の良否を判定する。

図２は、ピンエレクトロニクスカード２０の構成の一例を示す図である。ピンエレクトロニクスカード２０は、基板２２、ドライバ２４、コンパレータ３２、第１ＦＥＴスイッチ３８、第２ＦＥＴスイッチ５２、第１伝送経路５４、第２伝送経路５６、及び参照電圧入力部４２を有する。基板２２は、少なくともドライバ２４、コンパレータ３２、第１ＦＥＴスイッチ３８、及び第２ＦＥＴスイッチ５２が設けられる。即ち、ドライバ２４、コンパレータ３２、第１ＦＥＴスイッチ３８、及び第２ＦＥＴスイッチ５２は、同一の基板２２に設けられる。

ドライバ２４は、パターン発生部１０から試験パターンを受け取り、当該試験パターンに応じた試験信号を被試験デバイス２００に出力する。本例においてドライバ２４は、レベル切替スイッチ２６、第１イネーブルスイッチ２８、及び出力抵抗３０を有する。

レベル切替スイッチ２６は、与えられる複数の電圧のいずれかを選択する。本例において、ドライバ２４には、ハイレベルの電圧ＶＨ、ローレベルの電圧ＶＬ、及び終端電圧ＶＴが与えられる。ドライバ２４から試験信号を出力する場合、レベル切替スイッチ２６は、ハイレベルの電圧ＶＨ又はローレベルの電圧ＶＬを選択する。例えば、レベル切替スイッチ２６を、試験パターンに応じてハイレベルの電圧ＶＨ又はローレベルの電圧ＶＬに接続することにより、試験パターンに応じた試験信号波形を生成することができる。

また、コンパレータ３２により出力信号を検出する場合、レベル切替スイッチ２６は、終端電圧ＶＴに接続される。また、第１イネーブルスイッチ２８を制御することにより、出力抵抗３０を終端電圧ＶＴ又はハイインピーダンスのいずれで終端するかを切り替えることができる。

第１伝送経路５４は、ドライバ２４と被試験デバイス２００とを電気的に接続する。第１伝送経路５４は、ドライバ２４と伝送経路５０との間に設けられてよい。伝送経路５０は、例えばピンエレクトロニクスカード２０と被試験デバイス２００とを接続する経路である。

第１ＦＥＴスイッチ３８は、第１伝送経路５４に設けられ、ドライバ２４と被試験デバイス２００とを接続するか否かを切り替える。第１ＦＥＴスイッチ３８は、例えば電界効果トランジスタであって、ゲート端子に与えられる電圧により、オン状態又はオフ状態となる。試験装置１００は、第１ＦＥＴスイッチ３８のゲート電圧を制御する制御部を更に備えてよい。

コンパレータ３２は、２つの入力端子を有し、それぞれの入力端子に入力される信号の電圧レベルを比較する。本例において、第１の入力端子は、第２伝送経路５６及び第２ＦＥＴスイッチ５２を介して被試験デバイス２００の出力信号を受け取る。また、第２の入力端子は、参照電圧入力部４２から参照電圧を受け取る。

つまり、コンパレータ３２は、当該出力信号の電圧と、予め定められた参照電圧とを比較する。例えばコンパレータ３２は、出力信号の電圧レベルが、参照電圧より大きい場合にＨ論理の信号を出力し、出力信号の電圧レベルが、参照電圧より小さい場合にＬ論理の信号を出力する。判定部１２は、コンパレータ３２が出力する信号のパターンと、パターン発生部１０から与えられる期待値パターンとを比較する。

参照電圧入力部４２は、予め定められた参照電圧を生成し、コンパレータ３２に入力する。参照電圧入力部４２は、例えば与えられるデジタル値に応じた電圧を出力するデジタルアナログコンバータであってよい。

第２伝送経路５６は、第１ＦＥＴスイッチ３８と被試験デバイス２００との間における第１伝送経路５４から分岐して設けられ、第１伝送経路５４とコンパレータ３２とを接続する。第２ＦＥＴスイッチ５２は、第２伝送経路５６に設けられ、コンパレータ３２と被試験デバイス２００とを接続するか否かを切り替える。

第２ＦＥＴスイッチ５２は、例えば電界効果トランジスタであって、ゲート端子に与えられる電圧により、オン状態又はオフ状態となる。試験装置１００は、第１ＦＥＴスイッチ３８のゲート電圧を制御する制御部を更に備えてよい。また、当該制御部は、第１ＦＥＴスイッチ３８及び第２ＦＥＴスイッチ５２を、略同時にオン状態に制御し、略同時にオフ状態に制御してよい。

本例におけるピンエレクトロニクスカード２０は、第１ＦＥＴスイッチ３８と被試験デバイス２００との間において、第１伝送経路５４と第２伝送経路５６とを接続する。このため、コンパレータ３２に入力される出力信号は、第１ＦＥＴスイッチ３８及び出力抵抗３０によっては分圧されない。このため、高周波数の信号を伝送すべく、第１ＦＥＴスイッチ３８のオン抵抗を大きくした場合に、当該オン抵抗が変動した場合であっても、コンパレータ３２は当該オン抵抗の変動の影響を受けず、精度よく電圧比較を行うことができる。このため、高周波数の信号を伝送すべく、第１ＦＥＴスイッチ３８のオン抵抗を大きくした場合であっても、精度のよい試験を行うことができる。また、第２伝送経路５６に第２ＦＥＴスイッチ５２を設けているので、コンパレータ３２と、外部の被試験デバイス２００等とを切り離すことができる。

尚、被試験デバイス２００の出力信号を、コンパレータ３２において検出する場合、第１ＦＥＴスイッチ３８において信号の反射が生じる場合がある。つまり、第１ＦＥＴスイッチ３８の容量成分に、被試験デバイス２００の出力信号に応じた電流が流れることにより、第１ＦＥＴスイッチ３８において反射が生じてしまう場合がある。

これに対し、本例におけるピンエレクトロニクスカード２０は、容量補償部６０及びバッファアンプ５８を更に有する。容量補償部６０は、被試験デバイス２００の出力信号を検出し、検出した出力信号に基づいて、第１ＦＥＴスイッチ３８の容量成分を充放電する。バッファアンプ５８は、第２ＦＥＴスイッチ５２と、コンパレータ３２との間の第２伝送経路５６に設けられ、第２ＦＥＴスイッチ５２を通過した信号を、コンパレータ３２に入力する。

容量補償部６０は、第２ＦＥＴスイッチ５２と、コンパレータ３２との間の第２伝送経路５６において、当該出力信号を検出する検出手段を有する。本例における容量補償部６０は、バッファアンプ５８と、コンパレータ３２との間の第２伝送経路５６において、当該出力信号を検出する。また、容量補償部６０は、当該出力信号に基づく電流を、ドライバ２４と第１ＦＥＴスイッチ３８との間の第１伝送経路５４に印加する電流印加手段を有する。

これにより、出力信号に応じた電流を、ドライバ２４側から第１ＦＥＴスイッチ３８に供給し、被試験デバイス２００からみた第１ＦＥＴスイッチ３８の容量成分を小さくすることができる。このため、第１ＦＥＴスイッチ３８における信号の反射を低減することができる。

本例において容量補償部６０は、微分回路６４及び電圧電流変換回路６２を有する。微分回路６４は、上述した検出手段として機能してよく、電圧電流変換回路６２は、上述した電流印加手段として機能してよい。

微分回路６４は、検出した出力信号の微分波形を生成する。本例において、微分回路６４は出力信号の電圧波形を微分した微分波形を生成する。電圧電流変換回路６２は、微分回路６４が生成した微分波形に応じた電流を生成し、第１ＦＥＴスイッチ３８の容量成分に供給する。例えば、電圧電流変換回路６２は、当該微分波形と相似の波形を有する電流を、第１ＦＥＴスイッチ３８の容量成分に供給する。容量補償部６０は、電圧電流変換回路６２における電圧−電流変換のゲインを制御する制御部を更に有してよい。電圧電流変換のゲインは、第１ＦＥＴスイッチ３８における反射が最も小さくなるように、予めキャリブレーションされることが好ましい。

このような構成により、電圧電流変換回路６２は、出力信号の立ち上がりエッジに応じて、第１ＦＥＴスイッチ３８の容量成分を充電する電流を生成する。また、電圧電流変換回路６２は、出力信号の立ち下がりエッジに応じて、第１ＦＥＴスイッチ３８の容量成分を放電する電流を生成する。これにより、第１ＦＥＴスイッチ３８における出力信号の反射を低減することができる。

また、本例においては、第１ＦＥＴスイッチ３８の容量成分を充放電する電流を、電圧電流変換回路６２が生成している。他の例においては、当該電流をドライバ２４が生成してもよい。この場合、容量補償部６０は、検出した出力信号に応じたドライバ２４を制御することにより、当該電流をドライバ２４に生成させる。

以上においては、被試験デバイス２００の出力信号が、第１ＦＥＴスイッチ３８において反射する場合を説明した。同様に、ドライバ２４が出力する試験信号が、第２ＦＥＴスイッチ５２において反射する場合がある。係る場合、容量補償部６０は、試験信号を検出し、検出した試験信号に基づいて、第２ＦＥＴスイッチ５２の容量成分を充放電してよい。

係る場合、容量補償部６０は、ドライバ２４及び第１ＦＥＴスイッチ３８の間の第１伝送経路５４において試験信号を検出する。当該試験信号は、微分回路６４が検出してよい。また、容量補償部６０は、コンパレータ３２及び第２ＦＥＴスイッチ５２の間の第２伝送経路５６に、第２ＦＥＴスイッチ５２の容量成分を充放電する電流を供給する。本例における容量補償部６０は、バッファアンプ５８及び第２ＦＥＴスイッチ５２の間の第２伝送経路５６に、第２ＦＥＴスイッチ５２の容量成分を充放電する電流を供給する。当該電流は、電圧電流変換回路６２が生成してよい。

試験信号に基づいて第２ＦＥＴスイッチ５２の容量成分を充放電する場合の微分回路６４及び電圧電流変換回路６２の機能及び動作は、出力信号に基づいて第１ＦＥＴスイッチ３８の容量成分を充放電する場合の微分回路６４及び電圧電流変換回路６２の機能及び動作と同様である。

このような構成により、電圧電流変換回路６２は、試験信号の立ち上がりエッジに応じて、第２ＦＥＴスイッチ５２の容量成分を充電する電流を生成する。また、電圧電流変換回路６２は、試験信号の立ち下がりエッジに応じて、第２ＦＥＴスイッチ５２の容量成分を放電する電流を生成する。これにより、第２ＦＥＴスイッチ５２における試験信号の反射を低減することができる。

図３は、第１ＦＥＴスイッチ３８のオン状態時における等価回路の一例を示す図である。オン状態時における第１ＦＥＴスイッチ３８は、抵抗４４、容量成分４６、及び容量成分４８によりあらわされる。抵抗４４は、ドライバ２４と伝送経路５０との間に直列に設けられる。また、容量成分４６及び容量成分４８は、抵抗４４の両端と、接地電位との間に設けられる。

当該等価回路において、抵抗値及び容量値の積は、一定値となる。即ち、第１ＦＥＴスイッチ３８におけるオン抵抗と容量成分とは反比例の関係にある。第１ＦＥＴスイッチ３８には、ドライバ２４から被試験デバイス２００に入力される試験信号が伝送される。このため、伝送すべき試験信号の周波数に応じて、第１ＦＥＴスイッチ３８のオン抵抗値を定めることが好ましい。

また、第１ＦＥＴスイッチ３８及び第２ＦＥＴスイッチ５２は、ドライバ２４と被試験デバイス２００との間において並列に設けられる。このため、一つのＦＥＴスイッチを用いる従来の試験装置に比べ、容量成分が増大する。しかし、被試験デバイス２００とコンパレータ３２との間には電流が流れない。このため、第２ＦＥＴスイッチ５２のオン抵抗は、容量成分が十分小さくなる高抵抗であってよい。これにより、容量成分の増大を抑制することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、本発明の実施形態によれば、ドライバ及びコンパレータの双方に対してＦＥＴスイッチを設けることにより、ＦＥＴスイッチのオン抵抗の変動によるコンパレータの電圧比較精度の劣化を防ぐことができる。また、ＦＥＴスイッチにおける信号の反射を低減することができる。

Claims (10)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに試験信号を出力するドライバと、
   前記ドライバと前記被試験デバイスとを電気的に接続する第１伝送経路と、
   前記第１伝送経路に設けられ、前記ドライバと前記被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、
   前記被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、
   前記第１伝送経路において、前記第１ＦＥＴスイッチと前記被試験デバイスとの間から分岐して、前記第１伝送経路と前記コンパレータとを接続する第２伝送経路と、
   前記第２伝送経路に設けられ、前記コンパレータと前記被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチと、
   前記出力信号を検出し、検出した前記出力信号に基づいて、前記第１ＦＥＴスイッチの容量成分を充放電する容量補償部と
   を備える試験装置。
2. 前記容量補償部は、
   前記第２ＦＥＴスイッチと前記コンパレータとの間の前記第２伝送経路において、前記出力信号を検出する検出部と、
   前記検出部が検出した前記出力信号に基づく電流を、前記ドライバと前記第１ＦＥＴスイッチとの間の前記第１伝送経路に印加する電流印加部と
   を有する請求項１に記載の試験装置。
3. 前記ドライバ、前記コンパレータ、前記第１ＦＥＴスイッチ、及び前記第２ＦＥＴスイッチは、同一の基板に設けられる
   請求項２に記載の試験装置。
4. 前記電流印加部は、前記出力信号の立ち上がりエッジに応じて、前記第１ＦＥＴスイッチの容量成分を充電する電流を生成し、前記出力信号の立ち下がりエッジに応じて、前記第１ＦＥＴスイッチの容量成分を放電する電流を生成する
   請求項２に記載の試験装置。
5. 前記検出部は、前記出力信号の微分波形を生成する微分回路を有し、
   前記電流印加部は、前記微分波形に応じた電流を生成する電圧電流変換回路を有する
   請求項４に記載の試験装置。
6. 前記第２ＦＥＴスイッチと前記コンパレータとの間の前記第２伝送経路に設けられたバッファアンプを更に備え、
   前記検出部は、前記バッファアンプと前記コンパレータとの間の前記第２伝送経路において、前記出力信号を検出する
   請求項２に記載の試験装置。
7. 前記第２ＦＥＴスイッチのオン抵抗は、前記第１ＦＥＴスイッチのオン抵抗より大きい
   請求項３に記載の試験装置。
8. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに試験信号を出力するドライバと、
   前記ドライバと前記被試験デバイスとを電気的に接続する第１伝送経路と、
   前記第１伝送経路に設けられ、前記ドライバと前記被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、
   前記被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、
   前記第１伝送経路において、前記第１ＦＥＴスイッチと前記被試験デバイスとの間から分岐して、前記第１伝送経路と前記コンパレータとを接続する第２伝送経路と、
   前記第２伝送経路に設けられ、前記コンパレータと前記被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチと、
   前記試験信号を検出し、検出した前記試験信号に基づいて、前記第２ＦＥＴスイッチの容量成分を充放電する容量補償部と
   を備える試験装置。
9. 被試験デバイスを試験する試験装置において、前記被試験デバイスと信号の授受を行うピンエレクトロニクスカードであって、
   前記被試験デバイスに試験信号を出力するドライバと、
   前記ドライバと前記被試験デバイスとを電気的に接続する第１伝送経路と、
   前記第１伝送経路に設けられ、前記ドライバと前記被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、
   前記被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、
   前記第１伝送経路において、前記第１ＦＥＴスイッチと前記被試験デバイスとの間から分岐して、前記第１伝送経路と前記コンパレータとを接続する第２伝送経路と、
   前記第２伝送経路に設けられ、前記コンパレータと前記被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチと、
   前記出力信号を検出し、検出した前記出力信号に基づいて、前記第１ＦＥＴスイッチの容量成分を充放電する容量補償部と
   を備えるピンエレクトロニクスカード。
10. 被試験デバイスを試験する試験装置において、前記被試験デバイスと信号の授受を行うピンエレクトロニクスカードであって、
    前記被試験デバイスに試験信号を出力するドライバと、
    前記ドライバと前記被試験デバイスとを電気的に接続する第１伝送経路と、
    前記第１伝送経路に設けられ、前記ドライバと前記被試験デバイスとを接続するか否かを切り替える第１ＦＥＴスイッチと、
    前記被試験デバイスの出力信号の電圧と、予め定められた参照電圧とを比較するコンパレータと、
    前記第１伝送経路において、前記第１ＦＥＴスイッチと前記被試験デバイスとの間から分岐して、前記第１伝送経路と前記コンパレータとを接続する第２伝送経路と、
    前記第２伝送経路に設けられ、前記コンパレータと前記被試験デバイスとを接続するか否かを切り替える第２ＦＥＴスイッチと、
    前記出力信号を検出し、検出した前記出力信号に基づいて、前記第１ＦＥＴスイッチの容量成分を充放電する容量補償部と
    を備えるピンエレクトロニクスカード。

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