JPWO2003063472A1 - 撮像装置および撮像方法 - Google Patents

Abstract

撮像部２１で撮像フレームレートの画像信号Ｓｐａを生成する。フレーム加算部４１は、撮像フレームレートの画像信号ＤＶｂのフレーム加算を行う。制御部６１は、操作部６２からのフレームレート設定信号ＲＳＦに基づき駆動部７１とフレーム加算部４１を制御して、撮像部２１での撮像フレームレートの可変制御、および／またはフレーム加算部４１におけるフレーム加算での加算フレーム数の切換制御を行い、フレーム加算部４１から所望の出力フレームレートの画像信号ＤＶｊを出力させる。低速度撮像時に撮像フレームレートを低下させなくとも、加算フレーム数を増やすことで、低速度撮像画像の画像信号ＤＶｊを得ることができる。

Description

技術分野
本発明は、撮像装置および撮像方法に関する。
背景技術
従来の映画制作等では、特殊な映像効果を得ることができるように、フィルムカメラの撮影速度、すなわち１秒間のコマ数を可変させた撮影が行われている。例えば、撮影は通常の速度よりも高速で行い、再生は通常速度で行う。この場合、再生画像は水面に水滴が落下したときのような高速度動作を容易かつ詳細に観察できる画像となる。また、撮影は通常の速度よりも低速で行い、再生は通常速度で行う。この場合、再生画像は格闘シーンの臨場感を高めたりカーチェイスでのスピード感を高めた画像となる。
また、テレビジョン番組制作等では、番組の撮像や編集および送出等のディジタル化がはかられていたが、ディジタル技術の進展に伴う高画質化や機器の低価格化に伴い、映画制作等においてもディジタル化がはかられてきている。
ところで、映画製作等のディジタル化によりビデオカメラを用いて撮像を行うものとした場合、撮像素子例えばＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）での出力間隔を可変することで、上述のように撮像速度すなわち単位時間あたりのフレーム数を可変することができる。しかし、ＣＣＤの各画素の電荷蓄積量は、撮像素子の構造等から予め決まっており、このＣＣＤの許容電荷蓄積量を超えて電荷の蓄積が行われると、ブルーミング等の不具合を生じてしまう。したがって、低速度撮像時（単位時間当たりのフレーム数を通常撮像時よりも少ないものとするとき）には、ＣＣＤの許容電荷蓄積量を超えて電荷の蓄積が行われることが無いように、機械的あるいは電子的にアイリスを絞ってＣＣＤへの入射光量を少なくしたり、メカニカルシャッターあるいは電子シャッターのシャッター開期間を短くしなければならない。
図１Ａ〜図１Ｃは、通常撮像時と低速度撮像時におけるＣＣＤでの電荷蓄積量をモデル化して示したものである。図１Ａは通常撮像の場合を示しており、「ＱＭ」は１画素の許容電荷蓄積量、「ＱＡ」は撮像画像の電荷蓄積量、「ＱＮ」はノイズによって生じた電荷蓄積量を示している。なお、撮像画像の電荷蓄積量は、ＣＣＤへの単位時間当たりの入射光量によって変化するものである。
図１Ｂは低速度撮像時の場合を示している。低速度撮像時では、例えば入射光量が通常撮像時と等しいと共に撮像速度が通常撮像の１／３倍であるとき、ＣＣＤにおける電荷蓄積期間は３倍となる。このため、撮像画像の電荷蓄積量は「３ＱＡ」、ノイズによって生じる電荷蓄積量は「３ＱＮ」となり、撮像画像とノイズによる電荷蓄積量は許容電荷蓄積量「ＱＭ」を超えてしまう。このため、上述したように、ＣＣＤはブルーミング等の不具合を生じてしまう。
次に、撮像画像とノイズによる電荷蓄積量が許容電荷蓄積量を超えないようにＣＣＤへの入射光量をアイリス等によって少なくして低速度撮像を行った場合を図１Ｃに示す。例えば、撮像速度を１／３倍とするとともにアイリスを絞って入射光量を１／３として電荷蓄積量を同じとするとき、ＣＣＤにおける電荷蓄積期間は３倍となるため、ノイズによる電荷蓄積量は「３ＱＮ」となり撮像画像の電荷蓄積量は例えば「ＱＢ」となる。このように撮像画像の電荷蓄積量が少なくなるので、撮像画像とノイズによる電荷蓄積量は許容電荷蓄積量「ＱＭ」を超えない。しかし、撮像画像の電荷蓄積量に対してノイズによる電荷蓄積量の割合が増えてしまうことから、撮像画像はＳ／Ｎ比が悪化してノイズの多い画像となってしまう。
また、上述のようにＣＣＤにおける電荷蓄積期間を長くして低速度撮像を行うと、撮像画像の更新間隔は長くなる。このため、撮像者が電子ビューファインダの表示画像に基づいて、例えば動きの速い被写体を画面中央位置とするように撮像方向を調整しても、実際の被写体の位置は表示されている被写体の位置よりも進んだ位置となっていることから、被写体を所望の位置として正しく撮像することができないおそれがある。
発明の開示
この発明に係る撮像装置は、被写体を撮像して撮像フレームレートの画像信号を生成する撮像手段と、撮像フレームレートの画像信号に対してフレーム加算を行い出力フレームレートの画像信号を生成する加算処理手段と、出力フレームレート設定状態に応じて、撮像手段における撮像フレームレートの可変制御、および／または加算処理手段におけるフレーム加算での加算フレーム数の切換制御を行い、出力フレームレートの画像信号を、出力フレームレート設定状態に基づいたフレームレートとする制御手段とを有するものである。
また、撮像方法は、被写体を撮像して撮像フレームレートの画像信号を生成し、撮像フレームレートの画像信号に対してフレーム加算を行い出力フレームレートの画像信号を生成し、出力フレームレート設定状態に応じて、撮像フレームレートの可変制御、および／またはフレーム加算での加算フレーム数の切換制御を行い、出力フレームレートの画像信号を、出力フレームレート設定状態に基づいたフレームレートとするものである。
この発明では、撮像フレームレートの画像信号をＣＤＲ方式（Ｃｏｍｍｏｎ Ｄａｔａ Ｒａｔｅ：共通サンプリング周波数方式）の画像信号として、被写体を撮像して得た撮像信号に付加する帰線期間の長さを制御して、撮像フレームレートの可変制御を行う。撮像フレームレートの画像信号を生成する撮像手段は、例えばマトリクス状に配置された複数の光電変換素子と、該複数の光電変換素子から読み出された電荷を垂直転送する垂直転送部と、垂直転送部からの電荷を水平転送する水平転送部とを有する撮像素子からなり、垂直転送部と水平転送部の転送動作を制御して、帰線期間の長さを制御する。この撮像フレームレートは出力フレームレート以上の速さとする。また、出力フレームレートに応じて加算フレーム数の切り換えを行い、撮像フレームレートの可変範囲を所定範囲に制限する。あるいは、撮像フレームレートの可変範囲を所定範囲に制限するための加算切換情報を記憶し、加算切換情報に基づいて、撮像フレームレートの可変制御、および／または前記フレーム加算での加算フレーム数の切換制御を行う。さらに、シャッター動作を行うときに、フレーム加算で加算されるフレームの期間に対してシャッター開期間を連続して設定し、このシャッター開期間の画像信号を生成する。
発明を実施するための最良の形態
以下、本発明をより詳細に説述するために、図面を用いてこれを説明する。図２Ａ〜図２Ｈ、図２Ｊ〜図２Ｌは、撮像速度（フレームレート）を可変してすなわち単位時間当たりのフレーム数を可変して、どのように画像信号を生成しているかを示す動作原理図である。
図２Ａに示す被写体ＯＢａが、例えば所定時間で位置ＰＪ１から図２Ｂに示す位置ＰＪ３まで移動した場合、撮像速度がこの所定時間で１フレームの画像を生成するものであるときには図２Ｃに示す画像となり、ＰＬライン位置の画像信号ＳＬａの信号レベルは図２Ｄの実線で示すものとなる。ここで、画像信号ＳＬａの信号レベルが「Ｌｐ」となって電荷蓄積量が撮像素子の許容電荷蓄積量となると、画像信号ＳＬａが飽和してしまう。次に、撮像速度を２倍とすると、最初のフレームの画像は図２Ｅに示すように、被写体ＯＢａが位置ＰＪ１から位置ＰＪ２まで移動したものとなり、ＰＬラインの位置の画像信号ＳＬｂは図２Ｆに示すものとなる。また、次のフレームの画像は図２Ｇに示すように、被写体ＯＢａが位置ＰＪ２から位置ＰＪ３まで移動したものとなり、ＰＬラインの位置の画像信号ＳＬｃは図２Ｈに示すものとなる。ここで、図２Ｅと図２Ｆに示した２フレームの画像を加算したときのＰＬライン位置の画像信号ＳＬｂｃは、図２Ｊの実線で示すように画像信号ＳＬｂと画像信号ＳＬｃを加算した信号となる。この画像信号ＳＬｂｃを画像の加算フレーム数で除算すると図２Ｋの実線で示すものとなる。この図２Ｋに示す画像信号ＳＬｄに基づく画像は図２Ｌとなり、画像信号ＳＬａが飽和することなく、被写体ＯＢａが位置ＰＪ１から位置ＰＪ３まで移動した画像を正しく表示できる。すなわち、撮像速度を低速度としなくとも、撮像画像を加算して信号レベルを調整することで、低速度撮像の撮像画像を得ることができる。このため、本形態では、撮像画像のフレーム加算を行うことで所望の撮像速度まで撮像フレームレートを低下させることなく所望の低速度撮像画像を得るものである。
図３は、本形態の撮像装置の構成を示している。撮像レンズ１１およびアイリス１２を通して入射された光は撮像部２１に入射されて、撮像素子の撮像面上に被写体画像が結像される。なお、撮像素子としては、ＣＣＤやＣＭＯＳ撮像素子、ＢＢＤ撮像素子等を用いることができるが、以下の説明では、撮像素子としてＣＣＤを用いた場合を説明する。ＣＣＤは、光電変換によって被写体画像の撮像電荷を生成し、後述する駆動部７１からの駆動制御信号ＲＣに基づいて撮像電荷を読み出して電圧信号に変換する。さらに、この電圧信号を三原色の画像信号Ｓｐａとして前処理部３１に供給する。
前処理部３１は、画像信号Ｓｐａからノイズ成分を除去する処理、例えば相関二重サンプリング処理を行い、ノイズ除去された画像信号Ｓｐａを画像信号ＳｐｂとしてＡ／Ｄ変換部３２に供給する。Ａ／Ｄ変換部３２は、画像信号Ｓｐｂをディジタルの画像信号ＤＶａに変換してフィードバッククランプ部３３に供給する。また、フィードバッククランプ部３３から供給された誤差信号に基づき、画像信号Ｓｐｂを画像信号ＤＶａに変換する際の変換動作を補正する。フィードバッククランプ部３３は、帰線期間の黒レベル信号と基準信号との誤差を検出してＡ／Ｄ変換部３２に供給する。このため、Ａ／Ｄ変換部３２とフィードバッククランプ部３３によって、安定した黒レベルで所要の大きさの画像信号ＤＶａを得ることができる。
補正処理部３４は、画像信号ＤＶａに対してシェーディング補正や撮像素子の欠陥に対する補正処理および撮像レンズ１１でのレンズ収差の補正等を行う。この補正処理部３４で補正処理が行われた画像信号ＤＶａは、画像信号ＤＶｂとしてフレーム加算部４１とフレームレート変換部５１に供給される。
なお、この形態では、撮像部２１から三原色の画像信号Ｓｐａを出力するものとしたが、輝度信号と色差信号を出力するものとしても良い。さらにカラー画像信号に限らず白黒画像の画像信号等を出力するものでも良い。また、前処理部３１，フィードバッククランプ部３３，補正処理部３４および後述する出力信号処理部４２やモニタ信号処理部５２は、良好な撮像画像を得るためのものであり、この発明の撮像装置を構成するうえで必ずしも必要となるものではない。例えば、撮像部２１で画像信号Ｓｐａをディジタル信号に変換したのち、この信号を画像信号ＤＶｂとしてフレーム加算部４１とフレームレート変換部５１に供給するものとしても良い。また、出力信号処理部４２やモニタ信号処理部５２を介することなく信号を出力するものとしてもよい。
図４は、フレーム加算部４１の構成を示している。フレーム加算部４１は、後述する制御部６１からの制御信号に基づき、画像信号ＤＶｂを用いてのフレーム加算処理を行う。補正処理部３４から供給された画像信号ＤＶｂは、加算器４１１と信号セレクタ４１２の端子Ｐａに供給される。加算器４１１には、後述する信号セレクタ４１５から画像信号ＤＶｆを供給して、画像信号ＤＶｂと画像信号ＤＶｆを加算する。この加算器４１１で得られた加算信号ＤＶｇは、信号セレクタ４１２の端子Ｐｂに供給される。
信号セレクタ４１２の可動端子Ｐｍは、信号セレクタ４１３の可動端子Ｐｍと接続されている。信号セレクタ４１２は、後述する制御部６１からの制御信号ＣＴａに基づき、端子Ｐａに供給された画像信号ＤＶｂあるいは端子Ｐｂに供給された加算信号ＤＶｇのいずれかを選択して、選択した信号を画像信号ＤＶｃとして信号セレクタ４１３の可動端子Ｐｍに供給する。
信号セレクタ４１３は、制御部６１からの制御信号ＣＴｂに基づき可動端子Ｐｍを３つの端子Ｐａ，Ｐｂ，Ｐｃのいずれかに接続して、信号セレクタ４１２から供給された画像信号ＤＶｃを、可動端子Ｐｍに接続された端子から出力する。ここで、信号セレクタ４１３の端子Ｐａは、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４１４−１の信号入力端子と接続されている。また、信号セレクタ４１３の端子Ｐｂは、ＲＡＭ４１４−２の信号入力端子と接続されており、端子ＰｃはＲＡＭ４１４−３の信号入力端子と接続されている。
ＲＡＭ４１４−１は、信号セレクタ４１３の端子Ｐａを介して供給された画像信号ＤＶｃを、制御部６１から供給された書込制御信号ＷＴａに基づいて記憶する。また、ＲＡＭ４１４−１は、記憶している画像信号ＤＶｃを、制御部６１から供給された読出制御信号ＲＴａに基づいて読み出し、画像信号ＤＶｍ−１として信号セレクタ４１５の端子Ｐａと信号セレクタ４１６の端子Ｐｂに供給する。
同様に、ＲＡＭ４１４−２，４１４−３は、信号セレクタ４１３の端子Ｐｂ，Ｐｃを介して供給された画像信号ＤＶｃを、制御部６１から供給された書込制御信号ＷＴａに基づいて記憶する。また、ＲＡＭ４１４−２，４１４−３に記憶している画像信号ＤＶｃを、制御部６１から供給された読出制御信号ＲＴａに基づいて読み出し、画像信号ＤＶｍ−２，ＤＶｍ−３として信号セレクタ４１５の端子Ｐｂ，Ｐｃと信号セレクタ４１６の端子Ｐｃ，Ｐｄに供給する。
信号セレクタ４１５の可動端子Ｐｍは、加算器４１１と接続されている。信号セレクタ４１５は、制御部６１からの制御信号ＣＴｃに基づき、可動端子Ｐｍを端子Ｐａ，Ｐｂ，Ｐｃのいずれかに切り換えることで画像信号ＤＶｍ−１〜ＤＶｍ−３のいずれかを選択する。この信号セレクタ４１５で選択された画像信号は、画像信号ＤＶｆとして加算器４１１に供給される。
信号セレクタ４１６の端子Ｐａは、ブランクフレーム設定回路４１７と接続されている。ブランクフレーム設定回路４１７は、一定レベル（例えば０レベル）の画像信号ＤＶｍ−Ｂを生成して信号セレクタ４１６の端子Ｐａに供給する。信号セレクタ４１６の可動端子Ｐｍは、レベル調整回路４１８と接続されている。信号セレクタ４１６は、制御部６１からの制御信号ＣＴｄに基づき可動端子Ｐｍを端子Ｐａ，Ｐｂ，Ｐｃ，Ｐｄのいずれかに切り換えて、画像信号ＤＶｍ−１〜ＤＶｍ−３，ＤＶｍ−Ｂのいずれかを選択することにより、所望の出力フレームレートで画像が含まれた信号を生成する。この信号セレクタ４１６ｄで選択された信号は、画像信号ＤＶｈとしてレベル調整回路４１８に供給される。
レベル調整回路４１８は、制御部６１から供給された制御信号ＣＴｅに基づき、加算フレーム数に応じて画像信号ＤＶｈの信号レベルを調整し、画像信号ＤＶｊとして出力信号処理部４２に供給する。
フレームレート変換部５１は、画像信号ＤＶｂのフレームレートを、撮像画像確認用として接続された電子ビューファインダー等の画像表示装置に応じたフレームレート（以下「モニタフレームレート」という）に変換する。図５は、フレームレート変換部５１の構成を示している。
補正処理部３４から供給された画像信号ＤＶｂは、信号セレクタ５１１の可動端子Ｐｍに供給される。信号セレクタ５１１の端子ＰａはＲＡＭ５１２ａと接続されている。また、端子ＰｂはＲＡＭ５１２ｂと接続されている。信号セレクタ５１１は、制御部６１からの制御信号ＣＴｆに基づき可動端子Ｐｍを端子Ｐａあるいは端子Ｐｂに切り換えて、可動端子Ｐｍに供給された画像信号ＤＶｂを、ＲＡＭ５１２ａあるいはＲＡＭ５１２ｂに供給する。
ＲＡＭ５１２ａ，５１２ｂは、信号の書き込みと読み出しを同時に行うことが可能なＲＡＭ、例えばデュアルポートＲＡＭを用いて構成する。ＲＡＭ５１２ａあるいはＲＡＭ５１２ｂは、信号セレクタ５１１を介して供給された画像信号ＤＶｂを、制御部６１から供給された書込制御信号ＷＴｂに基づいて記憶する。例えば、信号セレクタ５１１は、１フレーム毎に可動端子Ｐｍを端子Ｐａあるいは端子Ｐｂに切り換えて、ＲＡＭ５１２ａとＲＡＭ５１２ｂに１フレーム分の画像信号ＤＶｂを交互に記憶させる。また、ＲＡＭ５１２ａあるいはＲＡＭ５１２ｂは、制御部６１からの読出制御信号ＲＴｂに基づき、記憶している画像信号ＤＶｂをモニタフレームレートに応じた速度で読み出して信号セレクタ５１３の端子Ｐａあるいは端子Ｐｂに供給する。
信号セレクタ５１３は、制御部６１からの制御信号ＣＴｇに基づき可動端子Ｐｍを端子Ｐａあるいは端子Ｐｂに切り換えて、ＲＡＭ５１２ａあるいはＲＡＭ５１２ｂから読み出された信号を画像信号ＤＶｒとして出力する。例えば、ＲＡＭ５１２ａとＲＡＭ５１２ｂに対して、交互に１フレーム分の画像信号ＤＶｂを記憶したときには、ＲＡＭ５１２ａとＲＡＭ５１２ｂから記憶したフレーム順に信号を読み出す。また、信号セレクタ５１３の可動端子Ｐｍを１フレーム単位で交互に切り換えて、記憶したフレーム順の信号を画像信号ＤＶｒとして出力する。
また、ＲＡＭ５１２ａとＲＡＭ５１２ｂとして、信号の書き込みと読み出しを同時に行うことできないＲＡＭを用いる場合、ビット幅を拡張して２画素分単位で信号の書き込みや読み出しを行う。この場合、１画素分の期間で２画素分の信号の書き込みを行い、次の１画素分の期間で２画素分の信号の読み出しを行うことができる。すなわち、画像信号の記憶と読み出しを１画素分の遅延を持って行うことが可能となり、画像信号ＤＶｂからモニタフレームレートの画像信号ＤＶｒを生成できる。
図６は、フレームレート変換部の他の構成として、２画素分単位で信号の記憶や読み出しを行う場合を示している。補正処理部３４から供給された画像信号ＤＶｂは、フレームレート変換部５１ａのレジスタ５１４と信号セレクタ５１５の可動端子Ｐｍに供給される。
レジスタ５１４は、１画素分の画像信号ＤＶｂを順次蓄積し、この蓄積した画像信号ＤＶｂを次の画素タイミングで画像信号ＤＶｐとして信号セレクタ５１５の可動端子Ｐｍに供給する。
信号セレクタ５１５の端子ＰａはＲＡＭ５１６ａと接続されている。また、端子ｐｂはＲＡＭ５１６ｂと接続されている。ＲＡＭ５１６ａ，５１６ｂは、画像信号ＤＶｂと画像信号ＤＶｐを１つの信号として記録できる入力バンド幅（ビット幅）を有するものである。例えば、画像信号ＤＶｂが８ビットの信号であるときには１６ビットの入力バンド幅を有するものとする。
信号セレクタ５１５は、制御部６１からの制御信号ＣＴｈに基づき可動端子Ｐｍを端子Ｐａあるいは端子Ｐｂに切り換えて、可動端子Ｐｍに供給された１画素分の画像信号ＤＶｂと画像信号ＤＶｐを１つの信号ＤＷａとしてＲＡＭ５１６ａあるいはＲＡＭ５１６ｂに供給する。
ＲＡＭ５１６ａあるいはＲＡＭ５１６ｂは、制御部６１から供給された書込制御信号ＷＴｃに基づき、２画素分単位の信号ＤＷａを記憶する。また、２画素分単位で記憶された信号ＤＷａを、制御部６１から供給された読出制御信号ＲＴｃに基づきモニタフレームレートに応じた速度で読み出し、信号セレクタ５１７の端子Ｐａあるいは端子Ｐｂに供給する。なお、信号の読み出しは、記憶順序と等しい順序で行う。
ＲＡＭ５１６ａ，５１６ｂの記憶容量は、２画素分毎に記憶した信号を２画素分毎に読み出して所望の出力フレームレートの信号を生成する際、読み出しが行われていない信号の記憶位置に新たな信号が書き込まれることが無いように設定する。例えば、画像信号ＤＶｂのフレームレートが後述するように画像信号ＤＶｒのフレームレートであるモニタフレームレートの１〜２倍の範囲内で可変される場合、少なくとも２フレーム分の信号ＤＷａを記憶できるように記憶容量を設定する。ここで、例えば１フレーム毎に可動端子Ｐｍを切り換えてＲＡＭ５１６ａとＲＡＭ５１６ｂに交互に１フレーム分の信号ＤＷａを記憶させる。あるいは、１回の信号書き込み毎に可動端子Ｐｍを切り換えることでＲＡＭ５１６ａとＲＡＭ５１６ｂの前半部分に１フレーム分の信号ＤＷａを記憶させ、ＲＡＭ５１６ａとＲＡＭ５１６ｂの後半部分に他の１フレーム分の信号ＤＷａを記憶させる。このように設定すると、信号の記憶と読み出しをほぼ同時に行うことが可能となるとともに、画像信号ＤＶｂのフレームレートが可変されても、読み出しが行われていない信号の記憶位置に新たな信号が書き込まれることが無く、モニタフレームレートの信号を正しく生成することができる。
信号セレクタ５１７の可動端子Ｐｍは、レジスタ５１８と信号再構成回路５１９に接続されている。信号セレクタ５１７は、制御部６１からの制御信号ＣＴｊに基づき可動端子Ｐｍを端子Ｐａあるいは端子Ｐｂに切り換えて、ＲＡＭ５１６ａあるいはＲＡＭ５１６ｂから読み出した信号を信号ＤＷｂとして可動端子Ｐｍから出力する。この信号ＤＷｂは信号ＤＷａと等しいものであり、フレームレートがモニタフレームレートの信号である。ここで、信号ＤＷｂから画像信号ＤＶｂに対応する部分をレジスタ５１８に供給し、画像信号ＤＶｐに対応する部分を信号再構成回路５１９に供給する。
信号再構成回路５１９は、上述の信号ＤＷａにおいて、画素順序が画像信号ＤＶｐの画素の次に画像信号ＤＶｂの画素とされていることから、画像信号ＤＶｐに対応する部分の信号を１画素の画像信号として出力して、次にレジスタ５１８に保持されている画像信号ＤＶｂに対応する部分の信号を次の１画素の画像信号として交互に出力する。この信号再構成回路５１９から出力される画像信号は、画像信号ＤＶｒとしてモニタ信号処理部５２に供給される。
出力信号処理部４２は、フレーム加算部４１から出力された画像信号ＤＶｊに対して例えばγ補正（Ｇａｍｍａ Ｃｏｒｒｅｃｔｉｏｎ）や輪郭補償処理およびニー補正（Ｋｎｅｅ Ｃｏｒｒｅｃｔｉｏｎ）等のプロセス処理を行う。また、モニタ信号処理部５２は、フレームレート変換部５１から出力された画像信号ＤＶｒに対してプロセス処理を行う。ここで、モニタ信号処理部５２で行うプロセス処理は、撮像画像の確認を行うために接続された画像表示装置に応じた処理である。例えば、撮像画像の確認のために陰極線管や液晶表示素子を用いて画像表示を行う場合、陰極線管や液晶表示素子のγ特性や階調表示特性等に応じたプロセス処理を行う。このように、出力信号処理部４２とモニタ信号処理部５２を設けることで、画像信号ＤＶｊと画像信号ＤＶｒに対するプロセス処理を別個に行うことができる。
また、プロセス処理を行う出力信号処理部４２は、フレーム加算部４１の後段に設けられているので、プロセス処理を正しく行うことができる。例えば、画像信号ＤＶｂを４フレーム分加算する場合でのニー補正について説明する。なお、画素位置ＯＤの信号レベルは、フレーム１で「１００」、フレーム２で「９０」、フレーム３で「４０」、フレーム４で「３０」とする。ここで、ニー補正処理の一例として、信号レベルが「５０」以上であるとき、この「５０」を超える部分の信号レベルを半分とするものとする。
ニー補正をフレーム加算前に行う場合、フレーム１の信号レベルはニー補正によって「（１００−５０）／２＋５０＝７５」となる。またフレーム２の信号レベルはニー補正によって「（９０−５０）／２＋５０＝７０」となる。このため、４フレーム分の加算値は「７５＋７０＋４０＋３０＝２１５」となる。ニー補正をフレーム加算後に行う場合、信号レベルの加算値は「１００＋９０＋４０＋３０＝２６０」となる。また、４フレーム分の信号を加算していることから、ニー補正は信号レベルが「５０×４」を超える部分について信号レベルを半分とする。このため、４フレーム分の加算値は「（２６０−２００）／２＋２００＝２３０」となる。
このように、フレーム加算前にニー補正を行うと、ニー補正によって信号レベルが圧縮された部分と圧縮されていない部分が同等に扱われて加算されてしまうため、正しくニー補正を行うことができない。しかし、出力信号処理部４２をフレーム加算部４１の後段に設けることで、撮像画像に応じた正しいニー補正を出力信号処理部４２で行える。
γ補正の場合も同様に、フレーム加算前にγ補正を行うと、各フレームで違った割合で信号レベルの補正が行われるので、違った割合で信号レベルの調整が行われた部分が同列に扱われて加算されてしまうことから、ニー補正の場合と同様に正しくγ補正を行うことができない。このため、出力信号処理部４２をフレーム加算部４１の後段に設けることで、出力信号処理部４２で行われるγ補正は、撮像画像に応じた正しいγ補正となる。
また、輪郭補償処理においても、フレーム加算前に輪郭補償処理を行うと、十分な輪郭補償を行うことができない場合が生じてしまう。図７Ａ〜図７Ｇは、フレーム加算前とフレーム加算後の輪郭補償処理を説明するための図である。
ここで、図７Ａに示すフレームＦ１と図７Ｂに示すフレームＦ２の信号を加算する場合について説明する。フレーム加算前に輪郭補償処理を行うと、図７Ａに示す画素ＯＧに対して両側の画素の信号も用いて補償信号ＤＬ１が生成されて、図７Ｃに示すように画素ＯＧの信号に加算される。このとき、信号レベルがダイナミックレンジＬＤを超えたときに、特に何もしないとクリップされたものと同じになってしまう。また、図７Ｂに示す画素ＯＧに対して両側の画素の信号も用いて補償信号ＤＬ２が生成されて、図７Ｄに示すように画素ＯＧの信号に加算される。このため、輪郭補償処理を行ってからフレーム加算を行うと、画素ＯＧの信号レベルは図７Ｅとなる。
一方、フレーム加算後に輪郭補償処理を行う場合、フレーム加算して得られた信号は図７Ｆに示すものとなる。このフレーム加算した信号の画素ＯＧに対して輪郭補償処理を行うと、両側の画素の加算信号も用いて補償信号ＤＬ３が生成されて、図７Ｇに示すように画素ＯＧの信号に加算される。ここで、２フレームの信号を加算したことからダイナミックレンジは「２ＬＤ」となり、画素ＯＧの信号はクリップされることがなく、図７Ｅの場合に比べて信号レベルが大きくなる。このため、輪郭補償処理もフレーム加算後に行うことで、正しく輪郭補償処理処理を行うことができる。
このように、出力信号処理部４２は、フレーム加算後の信号である画像信号ＤＶｊを用いてプロセス処理を行い、得られた画像信号ＤＶｋを信号出力部４３に供給する。また、モニタ信号処理部５２は、上述のように撮像画像の確認を行うために用いる画像表示装置に応じたプロセス処理をフレームレート変換後の信号である画像信号ＤＶｒに対して行い、得られた画像信号ＤＶｓを信号出力部５３に供給する。
信号出力部４３は、画像信号ＤＶｋをこの撮像装置に接続される記録機器等に応じた信号ＣＭｏｕｔに変換して出力する。例えば、コンポーネント信号に対応した機器やコンポジット信号に対応した機器を撮像装置と接続されている場合、画像信号ＤＶｋをそれぞれの機器に応じた信号ＣＭｏｕｔに変換して出力する。またＳＭＰＴＥ２５９ＭやＳＭＰＴＥ２９２Ｍとして規格化されているシリアルディジタルインタフェース等を介して画像信号を伝送する場合には、インタフェース規格に応じた伝送信号を画像信号ＤＶｋに基づいて生成して信号ＣＭｏｕｔとして出力する。
信号出力部５３は、供給された画像信号ＤＶｓを、撮像画像確認用の画像表示装置に応じた信号ＭＴｏｕｔに変換して出力する。例えば画像表示装置がアナログ信号を用いるものであるときには、画像信号ＤＶｓをアナログ信号に変換して信号ＭＴｏｕｔとして出力する。
制御部６１には、操作部６２が接続されている。この操作部６２をビデオカメラのユーザが操作すると、ユーザの操作に応じた操作信号ＲＳが操作部６２から制御部６１に供給される。制御部６１は、この操作信号ＲＳに基づいて制御信号等を生成して各部の動作を制御することにより、撮像装置をユーザの操作に応じて動作させる。また、出力フレームレート設定状態を決定するフレームレート設定信号ＲＳＦが制御部６１に供給されたとき、例えば操作部６２で撮像速度の切り換えを行い、操作信号ＲＳとしてフレームレート設定信号ＲＳＦが制御部６１に供給されたとき、あるいはリモートコントロール装置や外部の機器からフレームレート設定信号ＲＳＦが制御部６１に供給されたとき、制御部６１は、制御信号ＣＴａ〜ＣＴｊや書込制御信号ＷＴａ〜ＷＴｃおよび読出制御信号ＲＴａ〜ＲＴｃの生成を行いフレーム加算部４１やフレームレート変換部５１あるいはフレームレート変換部５１ａに供給することにより、切り換えられた撮像速度に応じて画像信号の生成を行わせる。さらに、制御部６１は、撮像部２１でのフレームレートを設定する制御信号ＴＣをフレームレート設定信号ＲＳＦに基づいて生成して駆動部７１に供給する。駆動部７１は、制御信号ＴＣに基づき駆動制御信号ＲＣを生成して撮像部２１に供給する。このため、切り換えられた撮像速度に応じた撮像フレームレートの画像信号Ｓｐａが撮像部２１から出力される。なお、制御部６１はアイリス１２の制御等も行う。
次に、撮像装置の動作について説明する。撮像装置は、撮像部２１で生成される画像信号Ｓｐａの撮像フレームレートの可変制御、および／またはフレーム加算部４１での加算フレーム数の切換制御を行うことで、所望の出力フレームレートの画像信号ＤＶｊを生成する。
ここで、所望の出力フレームレートＦＲｃの画像信号ＤＶｊを生成する際、出力フレームレートＦＲｃが低いものとされても、撮像部２１で生成する画像信号Ｓｐａのフレームレートである撮像フレームレートＦＲｐが所定範囲内となるように、フレーム加算部４１での加算フレーム数ＦＡを切り換える。また、加算フレーム数ＦＡは、例えば加算フレーム数ＦＡを切り換えたときに撮像フレームレートＦＲｐが所定範囲内であって高いフレームレートとなるように設定する。
図８は、出力フレームレートＦＲｃに応じた加算フレーム数ＦＡと撮像フレームレートＦＲｐの設定動作を示すフローチャートである。ステップＳＴ１では、加算フレーム数の切換点および加算フレーム数を設定する。この設定は、撮像フレームレートＦＲｐを正の整数で除算して、除算結果が整数値（但し１を除く）となるときの整数値を切換点とする。このときの除算結果を加算フレーム数ＦＡとする。例えば、撮像フレームレートＦＲｐの最大値が「６０Ｐ（数字は１秒当たりのフレーム数、Ｐはプログレッシブ方式の信号であることを示すものであり、他の場合も同様である）」であるとき、設定された加算フレーム数の切換点および加算フレーム数は（３０Ｐ，２フレーム）、（２０Ｐ，３フレーム）、（１５Ｐ，４フレーム）、（１２Ｐ，５フレーム）・・・（２Ｐ，３０フレーム）、（１Ｐ，６０フレーム）となる。
ステップＳＴ２では、ステップＳＴ１で設定された加算フレーム数の切換点と加算フレーム数に基づいて、出力フレームレートＦＲｃと加算フレーム数の関係を示す加算切換情報を生成する。ここで、撮像フレームレートＦＲｐの最大値が６０Ｐとされて上述のように加算フレーム数の切換点および加算フレーム数が設定された場合、図９に示すように加算切換情報が生成される。すなわち、出力フレームレートＦＲｃが「６０Ｐ≧ＦＲｃ＞３０Ｐ」のときは、加算フレーム数ＦＡを「１」とする。出力フレームレートＦＲｃが「３０Ｐ≧ＦＲｃ＞２０Ｐ」のときは、加算フレーム数ＦＡを「２」とする。出力フレームレートＦＲｃが「２０Ｐ≧ＦＲｃ＞１５Ｐ」のときは、加算フレーム数ＦＡを「３」とする。以下同様にして、出力フレームレートＦＲｃが「２Ｐ≧ＦＲｃ＞１Ｐ」のときは、加算フレーム数ＦＡを「３０」とし、出力フレームレートＦＲｃが「ＦＲｃ＝１Ｐ」のときは、加算フレーム数ＦＡを「６０」とする。
ステップＳＴ３では、ユーザによって設定された出力フレームレートＦＲｃに対応する加算フレーム数を加算切換情報に基づいて決定する。例えば設定された出力フレームレートＦＲｃが「４５Ｐ」であるとき、加算フレーム数ＦＡは「１」となる。また、出力フレームレートＦＲｃが「１４Ｐ」であるとき、加算フレーム数ＦＡは「４」となる。
ステップＳＴ４では、撮像フレームレートの決定を行う。この撮像フレームレートＦＲｐは、ステップＳＴ３で決定された加算フレーム数ＦＡと設定された出力フレームレートＦＲｃを乗算して、乗算結果を撮像フレームレートＦＲｐとする。例えば出力フレームレートＦＲｃが「４５Ｐ」であるとき、加算フレーム数ＦＡは「１」であることから撮像フレームレートＦＲｐは「４５Ｐ」となる。また、出力フレームレートＦＲｃが「１４Ｐ」であるとき、加算フレーム数ＦＡは「４」であることから撮像フレームレートＦＲｐは「５６Ｐ」となる。また、出力フレームレートＦＲｃを可変したとき、撮像フレームレートＦＲｐの可変範囲は最高値側となる。例えば、出力フレームレートＦＲｃを「２０Ｐ≧ＦＲｃ＞１５Ｐ」の範囲で可変したとき、撮像フレームレートＦＲｐの可変範囲は最高値側である「６０Ｐ≧ＦＲｐ＞４５Ｐ」の範囲で可変されることとなる。なお、図９では、出力フレームレートＦＲｃの範囲に対する撮像フレームレートＦＲｐの範囲を加算切換情報とともに示している。
このように、出力フレームレートＦＲｃが「６０Ｐ〜１Ｐ」の範囲内で可変されても、加算フレーム数が切り換えられて、撮像フレームレートＦＲｐを「６０Ｐ〜３０Ｐ」の範囲に抑えることができる。また、各加算フレーム数に対する撮像フレームレートＦＲｐの可変範囲は、撮像フレームレートＦＲｐの最大値側に設定されることとなるので、より高速に撮像された画像信号Ｓｐａに基づいて所望の出力フレームレートの画像信号ＤＶｊを得ることができる。
制御部６１では、上述の図８の処理を行い、操作部６２からのフレームレート設定信号ＲＳＦによって設定された出力フレームレートＦＲｃに対する撮像フレームレートＦＲｐと加算フレーム数ＦＡを決定する。
ここで、フレームレート設定信号ＲＳＦに基づき、画像信号ＤＶｊの出力フレームレートＦＲｃを「６０Ｐ≧ＦＲｃ＞３０Ｐ」の範囲内に設定して、この画像信号ＤＶｊに基づいて生成した信号ＣＭｏｕｔを撮像装置から出力させる場合、制御部６１はフレーム加算部４１を制御して加算フレーム数ＦＡを「１」に設定する。また、駆動部７１の動作を制御して、撮像部２１から出力される画像信号Ｓｐａの撮像フレームレートＦＲｐを出力フレームレートのＦＡ倍とする駆動制御信号ＲＣを駆動部７１から撮像部２１に供給させる。
また、フレームレート設定信号ＲＳＦに基づき、出力フレームレートＦＲｃを「３０Ｐ≧ＦＲｃ＞２０Ｐ」の範囲内に設定する場合、制御部６１は、フレーム加算部４１を制御して加算フレーム数ＦＡを「２」に設定する。また制御部６１は、駆動部７１の動作を制御して、撮像部２１から出力される画像信号Ｓｐａの撮像フレームレートＦＲｐを出力フレームレートＦＲｃのＦＡ倍（２倍）とする駆動制御信号ＲＣを駆動部７１から撮像部２１に供給させる。このとき、撮像フレームレートの画像信号が２フレーム加算されて画像信号ＤＶｊが生成されるので、画像信号ＤＶｊは所望の出力フレームレートとなる。また、撮像フレームレートＦＲｐは、「６０Ｐ≧ＦＲｐ＞４０Ｐ」となることから、撮像フレームレートを「６０Ｐ≧ＦＲｐ＞３０Ｐ」の範囲内に納めることができる。
同様に、出力フレームレートＦＲｃを「１５Ｐ≧ＦＲｃ＞１２Ｐ」の範囲内に設定する場合、制御部６１は、フレーム加算部４１を制御して加算フレーム数ＦＡを「４」に設定する。また制御部６１は、駆動部７１の動作を制御して、撮像部２１から出力される画像信号Ｓｐａの撮像フレームレートＦＲｐを出力フレームレートＦＲｃのＦＡ倍（４倍）とする駆動制御信号ＲＣを駆動部７１から撮像部２１に供給させる。このとき、撮像フレームレートの画像信号が４フレーム加算されて画像信号ＤＶｊが生成されるので、画像信号ＤＶｊは所望の出力フレームレートとなる。この場合、撮像フレームレートＦＲｐは、「６０Ｐ≧ＦＲｐ＞４０Ｐ」となることから、撮像フレームレートを「６０Ｐ≧ＦＲｐ＞３０Ｐ」の範囲内に納めることができる
以下同様にして、撮像部２１で生成する画像信号Ｓｐａの撮像フレームレートＦＲｐとフレーム加算部４１での加算フレーム数ＦＡを可変することで、所望の出力フレームレートＦＲｃの画像信号ＤＶｊを得ることができる。なお、図９に示すテーブルを予め保持しておけば、出力フレームレートＦＲｃを切り換える毎に図８に示すフローチャートの処理を行う必要がないことは、言うまでもない。
次に、撮像部２１で生成する画像信号Ｓｐａの撮像フレームレートＦＲｐの可変動作について説明する。図１０は、撮像部２１で用いられている撮像素子の例として、ＦＩＴ（Ｆｒａｍｅ Ｉｎｔｅｒｌｉｎｅ Ｔｒａｎｓｆｅｒ）形ＣＣＤの構造を示している。ＣＣＤ２１０の撮像領域２１１ａは、マトリクス状に配設された光電変換素子２１２と、センサゲート２１３を介して各光電変換素子２１２から供給された撮像電荷を蓄積領域２１１ｂに転送するための垂直転送レジスタ２１４を有している。垂直転送レジスタ２１４は、１ラインの画素数に対応する数だけ設けられている。各垂直転送レジスタ２１４の転送段数は、走査ライン数に対応するものとされている。
ＣＣＤ２１０の蓄積領域２１１ｂは、例えば１フレーム分の画素の撮像電荷を蓄積するもので、撮像領域２１１ａの垂直転送レジスタ２１４と同様な構成の垂直転送レジスタ２１５により構成する。
また、撮像部２１は、水平転送レジスタ２１６と水平転送レジスタ２１６の出力端側に接続された信号出力回路２１７を有している。水平転送レジスタ２１６の転送段数は、１ラインの画素数に対応するものとされている。また、信号出力回路２１７は、水平転送レジスタ２１６から供給された撮像電荷を電圧信号に変換して出力する。
このように構成された撮像部２１には、駆動部７１から各センサゲート２１３を開成するセンサゲートパルスや垂直転送レジスタ２１４を駆動する垂直転送クロックパルス、蓄積領域２１１ｂの垂直転送レジスタ２１５を駆動する垂直転送クロックパルス、水平転送レジスタ２１６を駆動する水平転送クロックパルスなどの各種タイミング信号が駆動制御信号ＲＣとして供給されて、撮像部２１の動作が制御される。
撮像領域２１１ａの光電変換素子２１２で生成された撮像電荷は、垂直帰線期間中にセンサゲート２１３を介して各垂直転送レジスタ２１４に読み出され、この読み出された撮像電荷は、蓄積領域２１１ｂの垂直転送レジスタ２１５に高速転送されて蓄積される。その後、蓄積領域２１１ｂに蓄積されている撮像電荷は、水平帰線期間中に１ライン分だけ水平転送レジスタ２１６に読み出されると共に、この水平転送レジスタ２１６に読み出された撮像電荷は、信号出力回路２１７に順次転送される。信号出力回路２１７は、供給された撮像電荷を電圧信号に変換して出力する。このため、信号出力回路２１７から１ライン分の画像信号を得ることができる。次の水平走査期間でも同様な処理が行われて、信号出力回路２１７から次の１ライン分の画像信号を得ることができる。以下同様にして、１フレーム分の画像信号を得ることができる。
その後、垂直帰線期間中に垂直転送レジスタ２１４の信号の掃き出しを行ってスメア低減を図ったのち、光電変換素子２１２で生成されている撮像電荷を、センサゲート２１３を介して各垂直転送レジスタ２１４に読み出し、上述の処理を行うことで、画像信号Ｓｐａを生成できる。
また、撮像部２１で用いられている撮像素子はＦＩＴ（Ｆｒａｍｅ Ｉｎｔｅｒｌｉｎｅ Ｔｒａｎｓｆｅｒ）形ＣＣＤに限られるものではなく、図１１に示すＩＴ（Ｆｒａｍｅ Ｉｎｔｅｒｌｉｎｅ Ｔｒａｎｓｆｅｒ）形ＣＣＤ等を用いることもできる。このＩＴ形ＣＣＤ２１０ｂは、ＦＩＴ形ＣＣＤのような蓄積領域２１１ｂを有していないものであり、撮像領域２１１ａの光電変換素子２１２で生成された撮像電荷は、垂直帰線期間中にセンサゲート２１３を介してバッファ機能を担う垂直転送レジスタ２１４ｂに読み出される。この垂直転送レジスタ２１４ｂに読み出された撮像電荷は、順次水平帰線期間中に１ライン分だけ水平転送レジスタ２１６に読み出される。さらに、この水平転送レジスタ２１６に読み出された撮像電荷をＦＩＴ形ＣＣＤと同様に処理することで、信号出力回路２１７から１フレーム分の信号を得ることができ、上述の処理を毎フレーム行うことで画像信号Ｓｐａを生成できる。
ここで、画像信号Ｓｐａの撮像フレームレートＦＲｐを可変する場合、駆動部７１から撮像部２１に供給する駆動制御信号ＲＣによって、ＣＣＤ２１０，２１０ｂでの電荷蓄積期間や撮像電荷の読み出しタイミング等を制御することでフレームレートが可変された画像信号Ｓｐａを得ることができる。さらに、ＣＤＲ方式を用いて撮像フレームレートＦＲｐの可変処理を行うものとすれば、撮像フレームレートＦＲｐを可変しても有効画面期間の画像サイズが変化しない画像信号Ｓｐａを生成できる。また、ＣＤＲ方式を用いることで、撮像フレームレートＦＲｐを用いる各部の動作周波数を撮像フレームレートＦＲｐに応じて可変する必要がなく、構成が簡単となる。
このＣＤＲ方式では、図１２Ａに示すように帰線期間と有効画面期間が設定された画像信号に対して、図１２Ｂに示すように水平帰線期間の長さを調整したり、図１２Ｃに示すように垂直帰線期間の長さを調整することで、有効画面期間の画像サイズを変化させることなく撮像フレームレートＦＲｐを可変した画像信号を生成できる。
図１３Ａ〜図１３Ｈ、図１３Ｊ〜図１３Ｎは水平帰線期間の長さを調整する場合の動作、図１４Ａ〜図１４Ｇは垂直帰線期間の長さを調整する場合の動作を説明するための図である。図１３Ａは、露光開始タイミングＴＭｓ、図１３Ｂは露光終了タイミングＴＭｅを示している。露光開始タイミングＴＭｓの間隔と露光終了タイミングＴＭｅの間隔は、撮像フレームレートＦＲｐのフレーム期間と等しいものであり、露光終了タイミングから次の露光開始タイミングまでの期間は、図１３Ｃに示すように垂直帰線期間Ｖ．ＢＬＫに対応するものである。また、露光開始タイミングから次の露光終了タイミングまでの期間は露光期間である。
露光期間中に光電変換素子２１２で生成された撮像電荷は、図１３Ｄに示すように、次の垂直帰線期間Ｖ．ＢＬＫで図１０に示す垂直転送レジスタ２１５あるいは図１１に示す垂直転送レジスタ２１４ｂに読み出される。
垂直転送レジスタ２１５あるいは垂直転送レジスタ２１４ｂに読み出された電荷は、図１３Ｇに示す水平読出開始信号ＴＭｈの各読出開始パルスを基準として、１ライン分毎に水平転送レジスタ２１６に読み出されたのち、サンプリング周波数で順次信号出力回路２１７に供給されて、図１３Ｅに示すように画像信号Ｓｐａにおける有効画面期間の１ライン分の信号が生成される。なお、図１３Ｆは垂直同期信号ＶＤを示している。
図１３Ｈ、図１３Ｊ及び図１３Ｋは、フレーム期間の一部を拡大して示したものであり、図１３Ｈは水平同期信号ＨＤ、図１３Ｊは上述したように有効画面期間の１ライン分の信号の生成の基準である水平読出開始信号ＴＭｈを示している。ここで、水平同期信号ＨＤの同期パルスから水平読出開始信号ＴＭｈの読出開始パルスまでの期間は、図１３Ｋに示す画像信号Ｓｐａにおける水平帰線期間Ｈ．ＢＬＫに対応するものであり、水平読出開始信号ＴＭｈの読出開始パルスから次の水平同期信号ＨＤの同期パルスまでの期間が有効画面期間となる。
図１３Ｌ〜図１３Ｎは、撮像フレームレートＦＲｐが高いときを示しており、図１３Ｎは水平同期信号ＨＤ、図１３Ｍは水平読出開始信号ＴＭｈをそれぞれ示している。この場合、水平同期信号ＨＤの同期パルスから水平読出開始信号ＴＭｈの読出開始パルスまでの期間である水平帰線期間Ｈ．ＢＬＫを、図１３Ｋに比べて図１３Ｌに示すように短いものに変更すると、水平同期信号ＨＤの間隔が短くなり撮像フレームレートＦＲｐが高くなる。また、水平読出開始信号ＴＭｈの読出開始パルスから次の水平同期信号ＨＤの同期パルスまでの期間を一定とする。すなわちサンプリング周波数と有効画面期間の画素数を一定としておくことで、撮像フレームレートＦＲｐによらず有効画面期間が一定とされた図１３Ｋや図１３Ｌに示すＣＤＲ方式の画像信号Ｓｐａを生成できる。なお、図１３Ａ〜図１３Ｈ、図１３Ｊ及び図１３Ｋでは、有効画面期間が１９２０サンプル×１０８０ラインで「４８Ｐ」のときのライン数およびサンプル数、図１３Ｌ〜図１３Ｎは、有効画面期間が１９２０サンプル×１０８０ラインで「６０Ｐ」のときのライン数およびサンプル数を示している。
次に垂直帰線期間の長さを調整する場合の動作を図１４Ａ〜図１４Ｇを用いて説明する。なお図１４Ａ〜図１４Ｄは図１３Ａ〜図１３Ｄと対応するものである。
垂直転送レジスタ２１４ｂあるいは垂直転送レジスタ２１５に読み出された電荷は、図１４Ｇに示す水平読出開始信号ＴＭｈの読出開始パルスを基準として、１ライン分毎に水平転送レジスタ２１６に読み出されて、この読み出された撮像電荷が信号出力回路２１７に順次供給されて、図１４Ｅに示すように画像信号Ｓｐａが生成される。ここで、図１４Ｆに示す垂直同期信号ＶＤの同期パルスから図１４Ｇに示す各フレームの最初の水平読出開始信号ＴＭｈの読出開始パルスまでの期間である垂直帰線期間Ｖ．ＢＬＫを調整する。また、最初の水平読出開始信号ＴＭｈの読出開始パルスから垂直同期信号ＶＤの同期パルスまでの期間を等しくすることで、撮像フレームレートＦＲｐによらず有効画面期間が一定とされた図１４Ｅに示すＣＤＲ方式の画像信号Ｓｐａを生成できる。
このように、サンプリング周波数と有効画面期間の画素数を一定として、撮像フレームレートＦＲｐに応じて水平帰線期間や垂直帰線期間を可変することで、撮像フレームレートＦＲｐを可変しても有効画面期間が一定とされて画像サイズが変化しない画像信号Ｓｐａを生成できる。なお、撮像フレームレートＦＲｐに応じて例えば垂直帰線期間を長くすると、次のフレーム画像が表示されるまでの時間が長くなってちらつき（フリッカー）が目立つおそれがある。このため、撮像フレームレートＦＲｐに応じて水平帰線期間を調整することが好ましい。
また、ＣＣＤ２１０，２１０ｂでの電荷蓄積期間や撮像電荷の読み出しタイミング等を制御することで撮像フレームレートＦＲｐが可変された画像信号Ｓｐａを得るだけでなく、電子シャッター動作を行うこともできる。この場合、制御部６１は、駆動部７１の動作を制御して、駆動部７１から撮像部２１に供給する駆動制御信号ＲＣのタイミングを調整することにより、撮像部２１で電子シャッター動作を行わせる。例えばシャッター開期間（露光期間）に光電変換素子２１２で生成された撮像電荷を垂直転送レジスタ２１４に読み出し、他の期間中に光電変換素子２１２で生成された撮像電荷は廃棄する。このシャッター開期間に生成された撮像電荷に基づいて画像信号Ｓｐａを生成することで、電子シャッター動作が可能となる。また、光電変換素子２１２で生成された撮像電荷の読み出しをシャッター開期間の開始および終了時に対応させて行うものとし、シャッター開期間の開始時のタイミングで読み出された撮像電荷を無効とし、シャッター開期間の終了時のタイミングで読み出された撮像電荷に基づいて画像信号Ｓｐａを生成することでも電子シャッター動作が可能となる。なお、シャッター動作は電子シャッターを用いる場合に限られるものではなく、メカニカルシャッターを用いるものとしたり、液晶等を利用したいわゆる光学的シャッター等を用いることもできる。
次に、フレーム加算部４１で行うフレーム加算動作について説明する。図１５は、フレーム加算動作を示すフローチャートである。
ステップＳＴ１１では、初期設定を行う。この初期設定では、ＲＡＭ４１４−１〜４１４−３の何れかを、画像信号ＤＶｃの書き込み用である書き込みＲＡＭに指定する。この書き込みＲＡＭの指定は、制御信号ＣＴｂによって信号セレクタ４１３の可動端子Ｐｍを切り換えることで行うことができる。また、加算フレーム数ＦＡ分のフレーム加算処理が完了しているか否かを示す外部読み出し可能フラグを設けて、この外部読み出し可能フラグの状態をフレーム加算処理が完了していないことを示すオフ状態とする。
ステップＳＴ１２では、書き込みＲＡＭに書込制御信号ＷＴａを供給して、書き込みＲＡＭに対しての画像信号ＤＶｃの書き込みを開始する。
ステップＳＴ１３では、読み出し対応処理を行う。この読み出し対応処理は、出力フレームレートＦＲｃで画像信号を出力させるための処理であり、フレーム加算が完了しているときには、フレーム加算によって得られた信号に基づき出力フレームレートＦＲｃの画像信号を生成して出力させる。また、フレーム加算が完了していないときにはブランクフレームとするものである。
図１６は、読み出し対応処理を示すフローチャートである。ステップＳＴ３１では、出力フレームレートＦＲｃである外部読み出し用の垂直同期信号ＶＤｃにおける同期パルスが検出されたか否かを判別する。ここで、垂直同期信号ＶＤｃの同期パルスが検出されたときにはステップＳＴ３２に進み、検出されていないときにはステップＳＴ３５に進む。
ステップＳＴ３２では、外部読み出し可能フラグがオン状態に設定されているか否かを判別する。ここで、外部読み出し可能フラグがオン状態に設定されていないときには、加算フレーム数ＦＡ分の加算が完了した信号がないことからステップＳＴ３３でブランクフレーム信号を出力してステップＳＴ３５に進む。また、外部読み出し可能フラグがオン状態に設定されているときにはステップＳＴ３４に進み加算フレーム数ＦＡ分の加算が完了した信号が書き込まれている後述する外部読み出しＲＡＭから、信号の読み出しを開始してステップＳＴ３５に進む。
ステップＳＴ３５では、外部読み出し可能フラグのオフ条件を満たすか否かを判別する。ここで、外部読み出しＲＡＭから１フレーム分の信号読み出しが完了したときにはステップＳＴ３６に進む。また、外部読み出しＲＡＭから１フレーム分の信号読み出しが完了していないときや信号読み出しが行われていないとき、あるいは外部読み出し可能フラグがオフ状態であるときには、読み出し対応処理を終了する。ステップＳＴ３６では、外部読み出し可能フラグをオフ状態とする。また、外部読み出し可能フラグをオフ状態としたときには、外部読み出しＲＡＭの指定を解除して読み出し対応処理を終了する。
ステップＳＴ１４では、書き込みＲＡＭに対して１フレーム分の信号書き込みが終了したか否かを判別する。ここで、１フレーム分の信号書き込みが完了していないときにはステップＳＴ１３に戻り、１フレーム分の信号書き込みが完了したときにはステップＳＴ１５に進む。
ステップＳＴ１５では、加算フレーム数ＦＡ分のフレーム加算が完了したか否かを判別する。ここで、加算フレーム数ＦＡ分のフレーム加算が完了していないときにはステップＳＴ１６に進み、フレーム加算が完了しているときにはステップＳＴ２０に進む。
ステップＳＴ１６では第１のＲＡＭ切換処理を行う。この第１のＲＡＭ切換処理では、書き込みＲＡＭの切り換えを行い、指定がなされていない他のＲＡＭを書き込みＲＡＭに指定する。また、切り換え前に書き込みＲＡＭとして指定されていたＲＡＭを内部読み出しＲＡＭに指定する。さらに、切り換え前の内部読み出しＲＡＭの指定を解除する。
ステップＳＴ１７では、入力された画像信号ＤＶｃと内部読み出しＲＡＭに書き込まれている信号とを加算して書き込みＲＡＭに書き込む処理を開始してステップＳＴ１８に進む。ステップＳＴ１８では、上述の読み出し対応処理を行いステップＳＴ１９に進む。
ステップＳＴ１９では、書き込みＲＡＭに対して１フレーム分の信号書き込みが終了したか否かを判別する。ここで、１フレーム分の信号書き込みが完了していないときにはステップＳＴ１８に戻り、１フレーム分の信号書き込みが完了したときにはステップＳＴ１５に戻る。
ステップＳＴ１５において、加算フレーム数ＦＡ分のフレーム加算が完了したと判別されてステップＳＴ２０に進むと、ステップＳＴ２０では第２のＲＡＭ切換処理を行う。第２のＲＡＭ切換処理では、書き込みＲＡＭの切り換えを行い、指定がなされていない他のＲＡＭを書き込みＲＡＭに指定する。また、切り換え前の書き込みＲＡＭを外部読み出しＲＡＭに指定する。さらに、切り換え前の内部読み出しＲＡＭの指定を解除する。また、加算フレーム数ＦＡ分のフレーム加算が完了していることから、外部読み出し可能フラグをオン状態に設定してステップＳＴ１２に戻る。
このように、信号書き込みを行いながら書き込みＲＡＭや内部読み出しＲＡＭの切り替えを行い、加算フレーム数ＦＡ分のフレーム加算が完了したときには、書き込みＲＡＭを外部読み出しＲＡＭに指定して、外部読み出し可能フラグをオン状態に設定する。また信号の書き込み中に外部読み出し可能フラグの状態を検出して、加算フレーム数ＦＡ分のフレーム加算が完了した信号を出力フレームレートＦＲｃで出力させる。
次に、フレーム加算部４１の動作を具体的に説明する。図１７Ａ〜図１７Ｇ，図１８Ａ〜図１８Ｅは、出力フレームレートＦＲｃを例えば「２４Ｐ」に設定して、加算フレーム数ＦＡが「２」となる場合の動作を説明するための図である。なお、図１７Ａは画像信号ＤＶｂ、図１７ＢはＲＡＭ４１４−１の動作、図１７ＣはＲＡＭ４１４−２の動作、図１７ＤはＲＡＭ４１４−３の動作、図１７Ｅは外部読み出し可能フラグ、図１７Ｆ，図１７Ｇは画像信号ＤＶｊを示している。また、図１８Ａ〜図１８Ｅは、制御信号を省略して示しており、太線がフレーム加算部の動作に関する信号の流れを示している。
出力フレームレートＦＲｃを「２４Ｐ」に設定すると、撮像フレームレートＦＲｐは、上述したように出力フレームレートＦＲｃの２倍である「４８Ｐ」となる。
画像信号ＤＶｂのフレーム「０ｆ」が入力される図１７Ａ〜図１７Ｇの時点ｔ１に於いて、制御部６１は、図１８Ａに示すようにフレーム加算部４１の信号セレクタ４１２の可動端子Ｐｍを端子Ｐａ側に設定し、信号セレクタ４１３の可動端子Ｐｍを端子Ｐａ側に設定する。この場合、ＲＡＭ４１４−１が書き込みＲＡＭに指定されて、フレーム「０ｆ」の画像信号は、ＲＡＭ４１４−１に供給される。また、制御部６１は、ＲＡＭ４１４−１に書込制御信号ＷＴａを供給して、フレーム「０ｆ」の画像信号をＲＡＭ４１４−１に記憶させる。
時点ｔ２で画像信号ＤＶｊのフレーム開始タイミングとなった場合、すなわち垂直同期信号ＶＤｃの同期パルスが検出された場合、外部読み出し可能フラグがオフ状態で、２フレームの画像信号の加算が完了していないことが示されているので、制御部６１は信号セレクタ４１６の可動端子Ｐｍをブランクフレーム設定回路４１７と接続されている端子Ｐａ側に設定する。このとき、図１７Ｆに示すように、画像信号ＤＶｊはブランクフレームとなる。
時点ｔ３でフレーム「０ｆ」が終了してフレーム「１ｆ」の画像信号が入力されるときに、制御部６１は、図１８Ｂに示すように信号セレクタ４１５の可動端子Ｐｍを端子Ｐａ側に設定して、ＲＡＭ４１４−１を内部読み出しＲＡＭに指定する。このＲＡＭ４１４−１に読出制御信号ＲＴａを供給して、記憶しているフレーム「０ｆ」の画像信号を読み出す。このとき、加算器４１１には、フレーム「１ｆ」の画像信号ＤＶｂが供給され、ＲＡＭ４１４−１から読み出したフレーム「０ｆ」の画像信号が画像信号ＤＶｆとして供給される。このため、加算器４１１は、フレーム「０ｆ」の画像信号とフレーム「１ｆ」の画像信号を加算して加算信号ＤＶｇを生成する。また、制御部６１は、信号セレクタ４１２の可動端子Ｐｍを端子Ｐｂ側に設定する。さらに、信号セレクタ４１３の可動端子Ｐｍを例えば端子Ｐｂ側に設定することで、ＲＡＭ４１４−１を書き込みＲＡＭに指定して、加算信号ＤＶｇをＲＡＭ４１４−２に供給する。さらに、制御部６１は、ＲＡＭ４１４−２に書込制御信号ＷＴａを供給して、フレーム「０ｆ」とフレーム「１ｆ」の画像信号が加算された加算信号ＤＶｇをＲＡＭ４１４−２に記憶させる。
時点ｔ４でフレーム「１ｆ」が終了してフレーム「２ｆ」の画像信号ＤＶｂが入力されるとき、制御部６１は、図１８Ｃに示すように信号セレクタ４１２の可動端子Ｐｍを端子Ｐａ側に設定し、信号セレクタ４１３の可動端子Ｐｍを例えば端子Ｐｃ側に設定する。このとき、ＲＡＭ４１４−３が書き込みＲＡＭに指定されたこととなり、フレーム「２ｆ」の画像信号ＤＶｂはＲＡＭ４１４−３に供給される。また、制御部６１は、ＲＡＭ４１４−３に書込制御信号ＷＴａを供給して、フレーム「２ｆ」の画像信号をＲＡＭ４１４−３に記憶させる。また、時点ｔ４では２フレームの信号加算が終了していることから、図１７Ｅに示すように、外部読み出し可能フラグをオン状態とするとともに、加算信号が記憶されているＲＡＭ４１４−２を外部読み出しＲＡＭに指定する。
次に、外部読み出しＲＡＭが指定されたのち外部読み出し可能フラグがオン状態であるときに、画像信号ＤＶｊのフレーム開始タイミングとなった場合、例えば時点ｔ５で画像信号ＤＶｊのフレーム開始タイミングとなった場合、制御部６１は、信号セレクタ４１６の可動端子Ｐｍを、図１８Ｄに示すように外部読み出しＲＡＭとして指定されたＲＡＭ４１４−２と接続されている端子Ｐｃ側に設定する。また、制御部６１は、ＲＡＭ４１４−２に読出制御信号ＲＴａを供給して、記憶されている加算信号を読み出して画像信号ＤＶｈとしてレベル調整回路４１８に供給する。さらに、制御部６１は、制御信号ＣＴｅをレベル調整回路４１８に供給して、画像信号ＤＶｈの信号レベルを「１／加算フレーム数」倍、すなわち加算フレーム数が「２」であることから画像信号ＤＶｈの信号レベルを「１／２」倍して画像信号ＤＶｊとして出力する。
ここで、画像信号ＤＶｊの出力フレームは、撮像装置に接続された外部機器に特別な動作の変更を強いることなく撮像速度の変更が可能なように、外部機器例えばビデオテープレコーダ等に合わせて「６０Ｐ」で固定して行う。
時点ｔ６でフレーム「３ｆ」の画像信号が入力されるとき、制御部６１は、図１８Ｅに示すように信号セレクタ４１５の可動端子Ｐｍを端子Ｐｃ側に設定する。また、ＲＡＭ４１４−３に読出制御信号ＲＴａを供給して、記憶しているフレーム「２ｆ」の画像信号を読み出す。このとき、加算器４１１には、フレーム「３ｆ」の画像信号ＤＶｂが供給され、ＲＡＭ４１４−３から読み出したフレーム「２ｆ」の画像信号が画像信号ＤＶｆとして供給される。このため、加算器４１１は、フレーム「２ｆ」の画像信号とフレーム「３ｆ」の画像信号を加算して加算信号ＤＶｇを生成する。また、制御部６１は、信号セレクタ４１２の可動端子Ｐｍを端子Ｐｂ側に設定し、信号セレクタ４１３の可動端子Ｐｍを例えば端子Ｐａ側に設定して、書き込みＲＡＭとして指定したＲＡＭ４１４−１に加算信号ＤＶｇを供給する。さらに、制御部６１は、ＲＡＭ４１４−１に書込制御信号ＷＴａを供給して、フレーム「２ｆ」とフレーム「３ｆ」の画像信号が加算された加算信号ＤＶｇをＲＡＭ４１４−１に記憶させる。
時点ｔ７で、ＲＡＭ４１４−２から１フレーム分の信号読み出しが終了したときには、外部読み出し可能フラグをオフ状態とする。また、外部読み出しＲＡＭの指定を解除する。さらに、次の２フレームであるフレーム「２ｆ」とフレーム「３ｆ」の加算が完了していないことから、信号セレクタ４１６の可動端子Ｐｍを端子Ｐａ側に切り換えて、ブランクフレームを出力させる。
以下同様に、制御部６１は、ＲＡＭ４１４−１〜ＲＡＭ４１４−３と加算器４１１等を使用して、画像信号ＤＶｂを２フレーム加算して加算信号を生成し、この加算信号を画像信号ＤＶｊのフレーム開始タイミングで読み出し加算フレーム数に応じて加算信号の信号レベルを調整する。これにより、所望の出力フレームレートＦＲｃに対応する画像信号ＤＶｊを得ることができる。すなわち、図１７Ｆに示すように、外部機器に対応したフレームレート「６０Ｐ」であり、所望の出力フレームレート「２４Ｐ」で画像が含まれた画像信号ＤＶｊを生成することができる。
また、撮像装置に接続された外部機器がフレームレートの可変に対応できるものであれば、所望の出力フレームレート「２４Ｐ」の画像信号ＤＶｊを生成するものとしても良い。この場合、２フレームを加算した加算信号が得られるタイミングが、所望の出力フレームレート「２４Ｐ」となっていることから、図１７Ｇに示すように、ＲＡＭ４１４への加算信号の書き込み終了時（例えば時点ｔ４）に、書き込まれた加算信号の読み出しを行うものとすれば、所望の出力フレームレート「２４Ｐ」の画像信号ＤＶｊを簡単に生成できる。
また、画像信号ＤＶｂがＣＤＲ方式の信号とされているとき、制御部６１は例えば有効画面期間の信号を書き込みＲＡＭに記憶させる。また、画像信号ＤＶｊを生成する際に、制御部６１は、外部読み出しＲＡＭに記憶されている信号を書き込み時と等しい周波数で読み出すと共に帰線期間を調整して所望の出力フレームレートＦＲｃの画像信号ＤＶｊを生成する。この場合、出力フレームレートが可変されても有効画面期間の画像サイズが変化しないようにすることができる。
次に、３フレームの画像信号ＤＶｂを加算する場合について図１９Ａ〜図１９Ｇおよび図２０Ａ〜図２０Ｃを使用して説明する。例えば出力フレームレートを「１６Ｐ」とする場合、加算フレーム数は「３」となる。このときの撮像フレームレートは、上述したように出力フレームレートの３倍である「４８Ｐ」となる。なお、図１９Ａは画像信号ＤＶｂ、図１９ＢはＲＡＭ４１４−１の動作、図１９ＣはＲＡＭ４１４−２の動作、図１９ＤはＲＡＭ４１４−３の動作、図１９Ｅは外部読み出し可能フラグ、図１９Ｆ，図１９Ｇは画像信号ＤＶｊを示している。また、図２０Ａ〜図２０Ｃは、制御信号を省略して示しており、太線がフレーム加算部の動作に関する信号の流れを示している。
画像信号ＤＶｂのフレーム「０ｆ」が開始する図１９Ａ〜図１９Ｆの時点ｔ１１において、制御部６１は、信号セレクタ４１２と信号セレクタ４１３およびＲＡＭ４１４−１を上述のように制御して、書き込みＲＡＭとして指定したＲＡＭ４１４−１にフレーム「０ｆ」の画像信号ＤＶｂを記憶させる。
時点ｔ１２で画像信号ＤＶｊの出力フレームのフレーム開始タイミングとなり、垂直同期信号ＶＤｃの同期パルスが検出された場合、３フレームの画像信号の加算が完了していないことから、制御部６１は、信号セレクタ４１６の可動端子Ｐｍを、ブランクフレーム設定回路４１７と接続されている端子Ｐａ側に設定する。このとき、図１９Ｆに示すように、画像信号ＤＶｊはブランクフレームとなる。
画像信号ＤＶｂのフレーム「０ｆ」が終了してフレーム「１ｆ」が開始するタイミングである時点ｔ１３において、制御部６１は、ＲＡＭ４１４−１を内部読み出しＲＡＭとして指定する。また例えばＲＡＭ４１４−２を書き込みＲＡＭに指定し、内部読み出しＲＡＭであるＲＡＭ４１４−１に記憶されているフレーム「０ｆ」の信号とフレーム「１ｆ」の画像信号ＤＶｂを加算器４１１で加算させる。さらに、この加算信号ＤＶｇを書き込みＲＡＭであるＲＡＭ４１４−２に記憶させる。
画像信号ＤＶｂのフレーム「１ｆ」が終了してフレーム「２ｆ」が開始するタイミングである時点ｔ１４となると、制御部６１は、３フレームの加算信号を生成するため、書き込みＲＡＭとして指定されていたＲＡＭ４１４−２を内部読み出しＲＡＭに指定して、図２０Ａに示すように、信号セレクタ４１５の可動端子Ｐｍを、内部読み出しＲＡＭと接続されている端子Ｐｂ側に設定する。また、内部読み出しＲＡＭであるＲＡＭ４１４−２に読出制御信号ＲＴａを供給して、ＲＡＭ４１４−２に記憶しているフレーム「０ｆ」とフレーム「１ｆ」との加算信号を読み出す。このとき、加算器４１１には、フレーム「２ｆ」の画像信号ＤＶｂと、ＲＡＭ４１４−２から読み出した加算信号が画像信号ＤＶｆとして供給される。このため、加算器４１１は、フレーム「０ｆ」〜フレーム「２ｆ」の画像信号を加算した加算信号ＤＶｇを生成する。また、制御部６１は、信号セレクタ４１２の可動端子Ｐｍを端子Ｐｂ側に設定し、信号セレクタ４１３の可動端子Ｐｍを端子Ｐｃ側に設定することで、書き込みＲＡＭに指定されたＲＡＭ４１４−３に加算信号ＤＶｇを供給する。さらに、制御部６１は、ＲＡＭ４１４−３に書込制御信号ＷＴａを供給して、フレーム「０ｆ」〜フレーム「２ｆ」の加算信号ＤＶｇをＲＡＭ４１４−３に記憶させる。
画像信号ＤＶｂのフレーム「２ｆ」が終了してフレーム「３ｆ」が開始するタイミングである時点ｔ１５となると、制御部６１は、加算フレーム数すなわち３フレームの画像信号ＤＶｂを加算した加算信号の生成が完了したことから、書き込みＲＡＭであったＲＡＭ４１４−３を外部読み出しＲＡＭに指定して、外部読み出し可能フラグをオン状態とする。さらに、図２０Ｂに示すように信号セレクタ４１２の可動端子Ｐｍを端子Ｐａ側に設定し、信号セレクタ４１３の可動端子Ｐｍを端子Ｐａ側に設定して、書き込みＲＡＭとしたＲＡＭ４１４−１に、フレーム「３ｆ」の画像信号ＤＶｂを供給する。また、制御部６１は、ＲＡＭ４１４−１に書込制御信号ＷＴａを供給して、フレーム「３ｆ」の画像信号をＲＡＭ４１４−１に記憶させる。
次に、ＲＡＭ４１４に対して加算信号の書き込みが完了して外部読み出し可能フラグがオン状態であるときに、画像信号ＤＶｊのフレーム開始タイミングとなった場合、例えば時点ｔ１６で画像信号ＤＶｊのフレーム開始タイミングとなった場合、制御部６１は、図２０Ｃに示すように信号セレクタ４１６の可動端子Ｐｍを外部読み出しＲＡＭであるＲＡＭ４１４−３と接続されている端子Ｐｃ側に設定する。また、制御部６１は、ＲＡＭ４１４−３に読出制御信号ＲＴａを供給して、記憶されている３フレーム分の画像信号を加算した加算信号を読み出して画像信号ＤＶｈとしてレベル調整回路４１８に供給する。さらに、制御部６１は、制御信号ＣＴｅをレベル調整回路４１８に供給して、画像信号ＤＶｈの信号レベルを「１／３」倍して画像信号ＤＶｊとして出力させる。
ここで、画像信号ＤＶｊの出力フレームは、上述したように撮像装置に接続された外部機器に合わせて「６０Ｐ」で固定して行う。なお、ＲＡＭに対して加算フレーム数分の画像信号を加算した加算信号の書き込みが完了していないとき、あるいは書き込みが完了している加算信号の読み出しが完了しているとき、画像信号ＤＶｊの出力フレームのフレーム開始タイミングとなった場合には、この出力フレームをブランクフレームとする。
時点ｔ１７で、ＲＡＭ４１４−３から１フレーム分の信号読み出しが終了したときには、外部読み出し可能フラグをオフ状態とするとともに、外部読み出しＲＡＭの指定を解除する。さらに、次の３フレームであるフレーム「３ｆ」〜「５ｆ」の加算が完了していないことから、信号セレクタ４１６の可動端子Ｐｍを端子Ｐａ側に切り換えて、ブランクフレームを出力させる。
以下同様に、制御部６１は、ＲＡＭ４１４−１〜ＲＡＭ４１４−３と加算器４１１等を使用して画像信号ＤＶｂを３フレーム加算して加算信号を生成し、この加算信号を画像信号ＤＶｊのフレーム開始タイミングで読み出すことにより、所望の出力フレームレートＦＲｃに対応する画像信号ＤＶｊを得ることができる。すなわち、図１９Ｆに示すように、外部機器に対応したフレームレート「６０Ｐ」であり、所望の出力フレームレート「１６Ｐ」で画像が含まれた画像信号ＤＶｊを生成することができる。
また、撮像装置に接続された外部機器がフレームレートの可変に対応できるものであれば、所望の出力フレームレート「１６Ｐ」の画像信号ＤＶｊを生成するものとしても良い。この場合、３フレームの画像信号を加算した加算信号が得られるタイミングが、所望の出力フレームレート「１６Ｐ」となっていることから、図１９Ｇに示すように、ＲＡＭ４１４に対して加算フレーム数の画像信号を加算した加算信号の書き込みが終了した時に、書き込まれた加算信号の読みだしを行うものとすれば、所望の出力フレームレート「１６Ｐ」の画像信号ＤＶｊを簡単に生成できる。
また、２フレームの画像信号を加算する場合と同様に、有効画面期間の信号を書き込みＲＡＭに記憶させると共に、外部読み出しＲＡＭに記憶されている信号を書き込み時と等しい周波数で読み出して帰線期間を調整することにより、出力フレームレートが可変されても有効画面期間の画像サイズが変化しないようにすることができる。
さらに、フレーム加算部４１は、画像信号ＤＶｈの信号レベルをレベル調整回路４１８で「１／加算フレーム数」倍して画像信号ＤＶｊを生成することから、画質の低下の少ない画像信号ＤＶｊを生成できる。また、フレーム加算部４１は、画像信号ＤＶｂの信号レベルを加算フレーム数に応じて予め調整してから、フレーム加算処理を行うものとしても良い。この場合には、加算処理やＲＡＭに記憶する信号のビット幅が小さくなることから、レベル調整回路４１８で画像信号ＤＶｈの信号レベルを調整する場合に比べてフレーム加算部４１の構成を簡単とすることができる。
ところで、出力フレームレートＦＲｃは、特殊な映像効果を得るために撮像中に可変される場合がある。そこで、撮像中に出力フレームレートを変更する場合の動作を次に説明する。
出力フレームレートを可変する場合、上述したように画像信号の加算処理を行う場合と加算処理を行わない場合がある。例えば図９に示すように、出力フレームレートＦＲｃを「６０Ｐ≧ＦＲｃ＞３０Ｐ」の範囲内とするときにはフレーム加算処理が不要であり、出力フレームレートＦＲｃが「３０Ｐ」以下となるとフレーム加算処理を行う。このため、フレーム加算処理が行われているか否かによって、制御部６１は異なる処理を実施する。
図２１Ａ〜図２１Ｇは、フレーム加算処理を行わない場合、例えば出力フレームレートを６０Ｐから４８Ｐに変更する場合を示している。この場合、制御部６１は、撮像フレームレートＦＲｐの切換を、画像信号ＤＶｂのフレーム完了後に行う。また、ＲＡＭ４１４−１〜ＲＡＭ４１４−３を順次使用して、各ＲＡＭに１フレームの画像信号を記憶させ、この記憶された信号の読み出しが行われていない場合に画像信号ＤＶｊのフレーム開始タイミングとなったとき、記憶されている画像信号を出力フレームレートＦＲｃで読み出して出力する。
例えば図２１Ａに示す操作部６２からのフレームレート設定信号ＲＳＦによって、時点ｔ３１で出力フレームレートが「４８Ｐ」から「６０Ｐ」に変更されたとき、制御部６１は、駆動部７１を介して撮像部２１を制御し、撮像フレームレートＦＲｐの切換を、図２１Ｂに示す画像信号ＤＶｂのフレームが完了する時点ｔ３２で行う。図２１Ｃ，図２１Ｄ，図２１Ｅは、ＲＡＭ４１４−１，ＲＡＭ４１４−２，ＲＡＭ４１４−３の動作を示しており、制御部６１は、この図２１Ｂに示す画像信号ＤＶｂを、図２１Ｃ，図２１Ｄ，図２１Ｅに示すように１フレーム毎に順次ＲＡＭ４１４−１〜ＲＡＭ４１４−３に記憶させる。また、例えば時点ｔ４１で画像信号ＤＶｊのフレーム開始タイミングとなった場合、ＲＡＭ４１４−１から記憶されている信号を読み出す。時点ｔ４２で画像信号ＤＶｊのフレーム開始タイミングとなった場合、ＲＡＭ４１４−２から記憶されている信号を読み出し、時点ｔ４３で画像信号ＤＶｊのフレーム開始タイミングとなった場合、ＲＡＭ４１４−３から記憶されている信号を読み出す。また、時点ｔ４４で示すように、ＲＡＭ４１４−１〜ＲＡＭ４１４−３に記憶している画像信号の読み出しが既に終了している場合、このフレームをブランクフレームとする。
このように処理を行うものとすれば、撮像中に出力フレームレートＦＲｃを変更しても、図２１Ｆに示すように、外部機器に対応したフレームレート「６０Ｐ」であり、変更された出力フレームレートで画像が含まれた画像信号ＤＶｊを生成することができる。また、撮像装置に接続された外部機器がフレームレートの可変に対応できるとき、上述の図１７Ｇや図１９Ｇの場合と同様に処理することで図２１Ｇに示すように、変更された出力フレームレートＦＲｃの画像信号ＤＶｊを生成できる。
図２２Ａ〜図２２Ｇは、フレーム加算処理を行う場合、例えば出力フレームレートＦＲｃを３１Ｐから３０Ｐ，２９Ｐ，２８Ｐに変更する場合を示している。この場合、制御部６１は、加算フレーム数の画像信号を加算した加算信号を得てから撮像フレームレートＦＲｐおよび加算フレーム数ＦＡの変更を行う。
例えば図２２Ａに示す操作部６２からのフレームレート設定信号ＲＳＦによって、時点ｔ５１で出力フレームレートＦＲｃが「３１Ｐ」から「３０Ｐ」に変更されたとき、制御部６１は、駆動部７１を介して撮像部２１を制御することにより撮像フレームレートＦＲｐの切り換えを、図２２Ｂに示すように画像信号ＤＶｂのフレームが完了する時点で行う。なお、図２２Ｃ，図２２Ｄ，図２２Ｅは、ＲＡＭ４１４−１，ＲＡＭ４１４−２，ＲＡＭ４１４−３の動作を示している。
ここで、図９に示すように、出力フレームレートＦＲｃが「３１Ｐ」であるときの撮像フレームレートＦＲｐは「３１Ｐ」、出力フレームレートＦＲｃが「３０Ｐ」であるときの撮像フレームレートＦＲｐは「６０Ｐ」である。このため、制御部６１は、時点ｔ５２で撮像フレームレートＦＲｐを「３１Ｐ」から「６０Ｐ」に切り換える。また、制御部６１は、撮像フレームレートＦＲｐが「３１Ｐ」であるときのフレーム「１ｆ」の画像信号ＤＶｂを、例えば図２２Ｃに示すようにＲＡＭ４１４−１に記憶させる。さらに、出力フレームレートＦＲｃが「３１Ｐ」から「３０Ｐ」に変更されたことにより加算フレーム数ＦＡは「１」から「２」に変更される。このため、制御部６１はフレーム加算部４１の動作を制御して、上述したように２フレームの画像信号ＤＶｂを加算して加算信号を生成し、この加算信号を画像信号ＤＶｊとして出力する処理を行う。
時点ｔ５３で出力フレームレートＦＲｃが「３０Ｐ」から「２９Ｐ」に変更されたとき、このときの画像信号ＤＶｂのフレームは時点ｔ５４で完了する。しかし、時点ｔ５４では、２フレームの画像信号を加算する処理が完了していない。このため、制御部６１は、２フレームの画像信号の加算が完了する時点である次のフレームの完了時、すなわち時点ｔ５５で撮像フレームレートＦＲｐを「６０Ｐ」から「５８Ｐ」に切り換える。このように、フレーム加算処理が完了してから撮像フレームレートＦＲｐの変更を行うため、図２２Ｆに示すように、画像信号ＤＶｊは、操作部６２で可変された出力フレームレートに応じた正しい画像信号となる。また、図２２Ｇは、撮像装置に接続された外部機器がフレームレートの可変に対応できるとき、変更された出力フレームレートの画像信号ＤＶｊを生成した場合を示している。
このように、加算フレーム数の画像信号の加算処理が完了したのちに撮像フレームレートを切り換えることで、所望の出力フレームレートでの画像信号を正しく出力させることができる。
また、上述の実施の形態では、画像信号ＤＶｂがプログレッシブ走査方式の信号である場合を示したが、画像信号ＤＶｂはインタレース走査方式の信号であっても良い。図２３Ａは、図２３Ｂに示すプログレッシブ走査方式の画像信号ＤＶｂに対する垂直同期信号ＶＤｂを示している。ここで、垂直同期信号ＶＤｂの同期パルスを基準として図２３Ｂに示す画像信号ＤＶｂと図２３Ｃに示す内部読み出しＲＡＭから読み出された信号とを加算すると、ライン位置の等しい信号を加算できる。
画像信号がインタレース走査方式の信号である場合、垂直同期信号ＶＤｂ−ｉは図２３Ｄに示すものとなり、画像信号ＤＶｂ−ｉは図２３Ｅに示すものとなる。ここで、垂直同期信号ＶＤｂ−ｉの同期パルスを基準として図２３Ｅに示す画像信号ＤＶｂと図２３Ｆに示す内部読み出しＲＡＭから読み出された信号とを加算すると、ライン位置の異なる信号が加算されて垂直解像度が低下してしまう。したがって、インタレース走査方式の信号を用いる場合、図２３Ｇに示すように、垂直同期信号ＶＤｂ−ｉから括弧で示す同期パルスを無効として、垂直同期信号ＶＤｂ−ｉの同期パルスをフレーム単位で用いるものとし、このフレーム単位の同期パルスを基準として、図２３Ｈに示す画像信号ＤＶｂと図２３Ｊに示す内部読み出しＲＡＭから読み出された信号とを加算する。このように加算処理を行うと、ライン位置の等しい信号が加算されることとなり、インタレース走査方式であってもプログレッシブ走査方式の場合と同様にライン位置の等しい信号を加算できる。
ところで、撮像装置では、単に画像を撮像するだけでなく低速度撮像時でもシャッター機能を用いた撮像が行われる。ここで、撮像部２１での電荷蓄積期間を調整して電子シャッター動作を行うものとした場合、上述のように複数フレームの画像信号を加算すると、従来のようにフレーム毎にＣＣＤの電荷蓄積期間をシャッター速度に応じて制御すると、後述するように撮像画像に偽輪郭ができてしまう場合がある。このため、電子シャッター動作を行う場合、設定されたシャッター開期間と加算フレーム数に基づいてＣＣＤの電荷蓄積期間を制御する。また、フレーム加算部４１は、ＣＣＤでの電荷蓄積期間の制御に応じたフレーム加算処理を行う。
このＣＣＤ電荷蓄積期間の制御では、加算フレーム数の期間に対してシャッター開期間を連続して設定する。例えば、出力フレームレートを「２０Ｐ」に設定したとき、図９から加算フレーム数ＦＡが「３」で撮像フレームレートＦＲｐは「６０Ｐ」となる。ここで、シャッター開期間を出力フレームレートに対して所望の割合例えば図２４Ａに示すように５０％とした場合、時点ｔ６１から時点ｔ６７までの出力フレームレートの１フレーム期間で図２５Ａに示すように被写体ＯＢｂが位置ＰＪ１１から位置ＰＪ１７まで移動するとき、シャッター開期間中では図２５Ｂに示すように被写体ＯＢｂが位置ＰＪ１１から位置ＰＪ１４に移動して、ＰＬラインの画像信号ＳＬｅは図２５Ｃに示すものとなる。
撮像部２１で撮像フレーム毎にシャッター開期間を設けると、上述のように所望の割合としてシャッター開期間を５０％とした場合、図２４Ｂに示すように、撮像フレームレートＦＲｐが「６０Ｐ」であるとき、時点ｔ６１から時点ｔ６２までのシャッター開期間中は、図２５Ｄに示すように被写体ＯＢｂは位置ＰＪ１１から位置ＰＪ１２に移動して、ＰＬラインの画像信号ＳＬｆは図２５Ｅに示すものとなる。また、時点ｔ６３から時点ｔ６４までのシャッター開期間中は、図２５Ｆに示すように被写体ＯＢｂは位置ＰＪ１３から位置ＰＪ１４に移動して、画像信号ＳＬｇは図２５Ｇに示すものとなり、時点ｔ６５から時点ｔ６６までのシャッター開期間中では、図２５Ｈに示すように被写体ＯＢｂは位置ＰＪ１５から位置ＰＪ１６に移動して、画像信号ＳＬｈは図２５Ｊに示すものとなる。このため、３フレーム分の画像信号を加算した画像信号ＳＬｊは図２５Ｋに示すものとなり、偽輪郭が生じた画像となってしまう。そこで、図２４Ｃ〜図２４Ｅに示すように、加算フレーム数の期間に対してシャッター開期間を連続した５０％の期間とする。
このシャッター開期間は、連続していれば加算されるフレームの期間（以下「加算フレーム期間」という）内のいずれの位置に設けるものとしても良い。例えば図２４Ｃに示すように、フレーム「ＦＣ−１」〜「ＦＣ−３」が加算されるときには、フレーム「ＦＣ−１」の開始からフレーム「ＦＣ−３」の終了までが加算フレーム期間とされて、この加算フレーム期間の先頭側からシャッター開期間を設けるものとする。あるいは、図２４Ｄに示す様に加算フレーム期間の最後の部分にシャッター開期間を設けることもできる。さらに、図２４Ｅに示す様に加算フレーム数の期間の中央部分にシャッター開期間を設けるものとしてもよい。
この図２４Ｃに示す場合、ＣＣＤはフレーム「ＦＣ−１」の期間中、シャッター開動作を行う。このシャッター開動作では、電荷蓄積を行い蓄積された電荷に基づき画像信号を生成して出力する。またフレーム「ＦＣ−２」の期間中は、フレーム「ＦＣ−２」の開始である時点ｔ７１から時点ｔ７２までの期間、シャッター開動作を行う。その後、時点ｔ７２からフレーム「ＦＣ−２」の終了である時点ｔ７３は、シャッター閉動作として、画像信号の生成を行わないものとする。フレーム「ＦＣ−３」の期間中に蓄積された電荷は画像信号として用いることがないので、フレーム「ＦＣ−３」の期間はシャッター閉動作とする。また、フレーム加算部４１は、フレーム「ＦＣ−１」〜フレーム「ＦＣ−３」までに生成された画像信号を加算する。このようにすると、偽輪郭の無い撮像画像を得ることができる。
また、図２４Ｄに示す場合には、図２４ＣのＣＣＤとは逆に、シャッター閉動作を行って、その後シャッター開動作を行うことで偽輪郭の無い撮像画像を得ることができる。さらに、図２４Ｅに示すように、フレーム「ＦＣ−１」の期間中の途中からシャッター開動作を行い、シャッター開期間の終了時点でシャッター開動作を終了しても、偽輪郭の無い撮像画像を得ることができる。
また、メカニカルシャッターや光学的シャッターを用いて図２４Ｃ〜図２４Ｅに示すような連続したシャッタ開期間を設ければ、電子シャッターの場合と同様に、偽輪郭の無い撮像画像を得ることができる。
次に、フレームレート変換部５１の動作について説明する。上述のように出力フレームレートを変更して低速度撮像を行うものとした場合、この出力フレームレートの画像信号を用いて画像表示装置、例えば電子ビューファインダーに撮像画像を表示すると画像の更新間隔が長くなってしまう。そこで、フレームレート変換部５１は、画像信号ＤＶｂに基づいてモニタフレームレートの画像信号を生成する。
図２６は、図５に示すフレームレート変換部５１のフレームレート変換動作を示すフローチャートである。ステップＳＴ５１では画像信号ＤＶｂの垂直同期信号ＶＤｂにおける同期パルスが検出されたか否かを判別する。ここで垂直同期信号ＶＤｂの同期パルスが検出されたときにはステップＳＴ５２に進む。また、検出されないときにはステップＳＴ５６に進む。
ステップＳＴ５２では、書き込みＲＡＭの指定、すなわち画像信号ＤＶｂを記憶するＲＡＭが、ＲＡＭ５１２ａ，５１２ｂのいずれかに指定されているときにはステップＳＴ５３に進み、指定されていなときにはステップＳＴ５４に進む。
ステップＳＴ５３では、指定されていない他方のＲＡＭを書き込みＲＡＭに指定してステップＳＴ５５に進む。ステップＳＴ５４では、ＲＡＭ５１２ａ，５１２ｂのいずれか一方を書き込みＲＡＭに指定してステップＳＴ５５に進む。ステップＳＴ５５では、指定された書き込みＲＡＭに対して１フレーム分の画像信号ＤＶｂの書き込みを開始してステップＳＴ５６に進む。
ステップＳＴ５６では、画像表示装置に供給する画像信号に応じた垂直同期信号ＶＤｒの同期パルスが検出されたか否かを判別する。ここで、垂直同期信号ＶＤｒの同期パルスが検出されていないときにはステップＳＴ５１に戻る。また、検出されたときにはステップＳＴ５７に進む。
ステップＳＴ５７では、書き込みＲＡＭに指定されているＲＡＭを読み出しＲＡＭとしても指定してステップＳＴ５８に進む。ステップＳＴ５８では、読み出しＲＭＡから１フレーム分の信号読み出しを開始してステップＳＴ５１に戻る。
図２７Ａ〜図２７Ｆは、フレームレート変換部５１のフレームレート変換動作を説明するための図である。図２７Ａは、図２７Ｂに示す画像信号ＤＶｂの垂直同期信号ＶＤｂである。図２７ＣはＲＡＭ５１２ａの動作、図２７ＤはＲＡＭ５１２ｂの動作を示している。
ここで、最初に書き込みＲＡＭが指定されていないときには、何れか一方例えばＲＡＭ５１２ａを書き込みＲＡＭに指定して、このＲＡＭ５１２ａに画像信号ＤＶｂのフレーム「０ｆ」の信号を記憶させる。また、１フレーム分の信号が記憶されて、時点ｔ８２で垂直同期信号ＶＤｂの同期パルスが検出されると、書き込みＲＡＭがＲＡＭ５１２ｂに切り換えられて、画像信号ＤＶｂのフレーム「１ｆ」の信号がＲＡＭ５１２ｂに記憶される。また、時点ｔ８３で垂直同期信号ＶＤｂの同期パルスが検出されると、書き込みＲＡＭがＲＡＭ５１２ａに切り換えられて、画像信号ＤＶｂのフレーム「２ｆ」の信号がＲＡＭ５１２ａに記憶される。以下同様にして、画像信号ＤＶｂがフレーム単位で交互にＲＡＭ５１２ａあるいはＲＡＭ５１２ｂに記憶される。
図２７Ｆは、モニタフレームレートの垂直同期信号ＶＤｒを示しており、時点ｔ８１で垂直同期信号ＶＤｂの同期パルスが検出されると、書き込みＲＡＭであるＲＡＭ５１２ａを読み出しＲＡＭに指定して、ＲＡＭ５１２ａからフレーム「０ｆ」の信号を読み出して図２７Ｅに示す画像信号ＤＶｒを生成する。また、時点ｔ８４で垂直同期信号ＶＤｂの同期パルスが検出されると、書き込みＲＡＭであるＲＡＭ５１２ａを読み出しＲＡＭに指定して、ＲＡＭ５１２ａからフレーム「２ｆ」の信号を読み出して画像信号ＤＶｒとする。以下同様に処理することで、モニタフレームレートの画像信号ＤＶｒを生成できる。
ここで、ＲＡＭ５１２ａ，５１２ｂとして、書き込みと読み出しを同時に行うことができるＲＡＭ例えばデュアルポートＲＡＭを用いることで、画像信号ＤＶｂを書き込みながら画像信号ＤＶｒを出力できる。また、書き込みと読み出しを同時に行うことができないＲＡＭをＲＡＭ５１６ａ，５１６ｂとして用いるとき、すなわち、図６に示すようにフレームレート変換部を構成したときには、図２８Ａ〜図２８Ｄを用いて説明する動作を行うことで、モニタフレームレートの画像信号ＤＶｒを生成できる。
図２８Ａは、１画素を示すサンプリング周波数の基準信号ＰＣＬＫ、図２８Ｂは画像信号ＤＶｂ、図２８Ｃはレジスタ５１４から出力された画像信号ＤＶｐを示している。ここで、ＲＡＭ５１６ａ，５１６ｂは画像信号ＤＶｂの２倍の入力ビット幅を有していることから、図２８Ｄに示すように画像信号ＤＶｂ、ＤＶｐを１つの信号として書き込むことで、２画素期間の信号を１画素期間で書き込むことができる。例えば画像信号ＤＶｂの画素Ｐ１と画素Ｐ２の信号を１画素の信号ＤＷａ（１，２）として書き込むことができる。したがって、書き込まれている２画素分単位の信号を、書き込みの空き時間を利用して、モニタフレームレートに応じたフレーム開始タイミングで読み出して信号ＤＷｂ（ｎ，ｎ＋１）・・・とする。このように処理することで、書き込みと読み出しを同時に行うことができないＲＡＭを用いても、ほぼ同時に書き込みと読み出しを行うことが可能となり、モニタフレームレートの画像信号ＤＶｒを生成できる。
産業上の利用可能性
以上のように、本発明に係る撮像装置および撮像方法は、撮像フレームレートの画像信号を生成して、この撮像フレームレートの画像信号を用いてフレーム加算を行う。ここで、撮像フレームレートが所定範囲内で可変されてもフレームレート設定信号に基づいた出力フレームレートの画像信号が得られないときには、フレーム加算での加算フレーム数の切り換えも行い、撮像フレームレートの画像信号からフレームレート設定信号に基づいた出力フレームレートの画像信号を生成する。また、シャッター動作を行うときには、加算されるフレームの期間に対してシャッター開期間を連続して設定し、撮像フレームレートの画像信号の生成を行うので、フレーム加算時に偽輪郭等が生じることがない。このため、撮像フレームレートを低下させることなく低速度撮像を行うことができるので、低速度撮像時に撮像素子への入射光量を絞る必要が無く、良好な画質の撮像画像を得ることができ、可変速フレームレートでの撮像等に好適である。また、可変速フレームレートでの撮像等においてシャッター動作を行う場合にも好適である。
【図面の簡単な説明】
図１Ａ〜図１Ｃは、撮像速度と電荷蓄積量の関係を示す図である。
図２Ａ〜図２Ｈ、図２Ｊ〜図２Ｌは、動作原理を説明するための図である。
図３は、撮像装置の構成を示す図である。
図４は、フレーム加算部の構成を示す図である。
図５は、フレームレート変換部の構成を示す図である。
図６は、フレームレート変換部の他の構成を示す図である。
図７Ａ〜図７Ｇは、フレーム加算前とフレーム加算後の輪郭補償処理を説明するための図である。
図８は、出力フレームレートＦＲｃに応じた加算フレーム数ＦＡと撮像フレームレートＦＲｐの設定動作を示すフローチャートである。
図９は、加算切換情報と撮像フレームレートを示す図である。
図１０は、ＦＩＴ形ＣＣＤの概略構成を示す図である。
図１１は、ＩＴ形ＣＣＤの概略構成を示す図である。
図１２Ａ〜図１２Ｃは、ＣＤＲ方式を用いた場合の帰線期間と有効画面期間を示す図である。
図１３Ａ〜図１３Ｈ、図１３Ｊ〜図１３Ｎは、水平帰線期間の長さを調整する場合の動作を説明するための図である。
図１４Ａ〜図１４Ｇは、垂直帰線期間の長さを調整する場合の動作を説明するための図である。
図１５は、フレーム加算動作を示すフローチャートである。
図１６は、読み出し対応処理を示すフローチャートである。
図１７Ａ〜図１７Ｇは、加算フレーム数が「２」の場合の動作を示す図である。
図１８Ａ〜図１８Ｅは、加算フレーム数が「２」の場合での信号セレクタ設定位置を示す図である。
図１９Ａ〜図１９Ｇは、加算フレーム数が「３」の場合の動作を示す図である。
図２０Ａ〜図２０Ｃは、加算フレーム数が「３」の場合での信号セレクタ設定位置を示す図である。
図２１Ａ〜図２１Ｇは、出力フレームレートの可変動作（加算フレーム数が変化しない場合）を説明するための図である。
図２２Ａ〜図２２Ｇは、出力フレームレートの可変動作（加算フレーム数が変化する場合）を説明するための図である。
図２３Ａ〜図２３Ｈ及び図２３Ｊは、インタレース走査方式の場合のフレーム加算方法を示す図である。
図２４Ａ〜図２４Ｅは、フレーム加算時のシャッター動作を説明するための図である。
図２５Ａ〜図２５Ｈ、図２５Ｊ及び図２５Ｋは、シャッター動作時での撮像画像の画像信号を示す図である。
図２６は、フレームレート変換動作を示すフローチャートである。
図２７Ａ〜図２７Ｆは、フレームレート変換部の動作を説明するための図である。
図２８Ａ〜図２８Ｄは、フレームレート変換部の他の構成の動作を説明するための図である。

Claims (19)

1. 被写体を撮像して撮像フレームレートの画像信号を生成する撮像手段と、
   前記撮像フレームレートの画像信号に対してフレーム加算を行い出力フレームレートの画像信号を生成する加算処理手段と、
   出力フレームレート設定状態に応じて、前記撮像手段における撮像フレームレートの可変制御、および／または前記加算処理手段におけるフレーム加算での加算フレーム数の切換制御を行い、前記出力フレームレートの画像信号を、前記出力フレームレート設定状態に基づいたフレームレートとする制御手段とを有する撮像装置。
2. 前記撮像手段は、ＣＤＲ（Ｃｏｍｍｏｎ Ｄａｔａ Ｒａｔｅ）方式を用いて前記撮像フレームレートの画像信号を生成する請求の範囲第１項記載の撮像装置。
3. 前記撮像手段は、前記被写体を撮像して得た撮像信号に付加する帰線期間の長さを制御することにより、前記撮像フレームレートの可変制御を行う請求の範囲第１項記載の撮像装置。
4. 前記撮像手段は、マトリクス状に配置された複数の光電変換素子と、該複数の光電変換素子から読み出された電荷を垂直転送する垂直転送部と、前記垂直転送部からの電荷を水平転送する水平転送部とを有する撮像素子からなり、
   前記制御手段は、前記撮像手段の垂直転送部と水平転送部の転送動作を制御して、前記帰線期間の長さを制御する請求の範囲第３項記載の撮像装置。
5. 前記制御手段は、前記撮像フレームレートを前記出力フレームレート以上の速さとする請求の範囲第１項記載の撮像装置。
6. 前記制御手段は、前記出力フレームレートに応じて前記加算フレーム数の切り換えを行うことで、前記撮像フレームレートの可変範囲を所定範囲に制限する請求の範囲第１項記載の撮像装置。
7. 前記制御手段は、前記撮像フレームレートの可変範囲を所定範囲に制限するための加算切換情報を記憶する記憶手段を有し、
   前記制御手段は、前記加算切換情報に基づいて、前記撮像手段と前記加算処理手段を制御する請求の範囲第１項記載の撮像装置。
8. 前記加算処理手段から出力される画像信号に対してプロセス処理を行う出力信号処理手段をさらに設けた請求の範囲第１項記載の撮像装置。
9. 前記制御手段は、シャッター動作を行うときに、前記加算処理手段で加算されるフレームの期間に対してシャッター開期間を連続して設定し、前記撮像手段で前記シャッター開期間の画像信号を生成させる請求の範囲第１項記載の撮像装置。
10. 前記出力フレームレート設定状態を決定する操作手段をさらに設けた請求の範囲第１項記載の撮像装置。
11. 被写体を撮像して撮像フレームレートの画像信号を生成し、
    前記撮像フレームレートの画像信号に対してフレーム加算を行い出力フレームレートの画像信号を生成し、
    出力フレームレート設定状態に応じて、前記撮像フレームレートの可変制御、および／または前記フレーム加算での加算フレーム数の切換制御を行い、前記出力フレームレートの画像信号を、前記出力フレームレート設定状態に基づいたフレームレートとする撮像方法。
12. 前記撮像フレームレートの画像信号は、ＣＤＲ（Ｃｏｍｍｏｎ Ｄａｔａ Ｒａｔｅ：共通サンプリング周波数方式）方式の画像信号である請求の範囲第１１項記載の画像信号生成方法。
13. 前記被写体を撮像して得た撮像信号に付加する帰線期間の長さを制御することにより、前記撮像フレームレートの可変制御が行われる請求の範囲第１１項記載の撮像方法。
14. マトリクス状に配置された複数の光電変換素子と、該複数の光電変換素子から読み出された電荷を垂直転送する垂直転送部と、前記垂直転送部からの電荷を水平転送する水平転送部とを有する撮像素子によって、前記撮像フレームレートの画像信号が生成され、
    前記垂直転送部と前記水平転送部の転送動作を制御することにより、前記帰線期間の長さが制御される請求の範囲第１３項記載の撮像方法。
15. 前記撮像フレームレートは前記出力フレームレート以上の速さである請求の範囲第１１項記載の撮像方法。
16. 前記切換制御を行うステップでは、前記出力フレームレートに応じて前記加算フレーム数の切り換えを行うことで、前記撮像フレームレートの可変範囲が所定範囲に制限される
    ことを特徴とする請求の範囲第１１項記載の撮像方法。
17. 前記切換制御を行うステップでは、前記撮像フレームレートの可変範囲を所定範囲に制限するための加算切換情報に基づいて、前記撮像フレームレートの可変制御、および／または前記フレーム加算での加算フレーム数の切換制御が行われる
    ことを特徴とする請求の範囲第１１項記載の撮像方法。
18. 前記出力フレームレートの画像信号に対してプロセス処理を行うステップをさらに有する請求の範囲第１１項記載の撮像方法。
19. シャッター動作を行うときに、前記撮像フレームレートの画像信号を生成するステップでは、前記フレーム加算で加算されるフレームの期間に対してシャッター開期間が連続して設定され、該シャッター開期間の画像信号が生成される請求の範囲第１１項記載の撮像方法。

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