JPS63823B2 - - Google Patents
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- JPS63823B2 JPS63823B2 JP55092542A JP9254280A JPS63823B2 JP S63823 B2 JPS63823 B2 JP S63823B2 JP 55092542 A JP55092542 A JP 55092542A JP 9254280 A JP9254280 A JP 9254280A JP S63823 B2 JPS63823 B2 JP S63823B2
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- circuit
- timing
- machine cycle
- acc
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- 238000000034 method Methods 0.000 description 9
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 7
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- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
本発明はデータ処理のタイミングを制御するマ
シンサイクル発生回路をもつ情報処理装置に関す
る。 一般に情報処理装置、例えばマイクロコンピユ
ータ（以下“マイコン”と略す）において使用さ
れる命令は一定の語長ではなく、長さの異なる数
種の語長を必要とする場合がある。例えば８ビツ
トマイコンにおいては１バイト命令、２バイト命
令、３バイト命令等がある。これら各命令の実行
はバイト単位で行なわれ、マシンサイクルと呼ば
れる期間内で定められたデータ処理が実行され
る。命令を実行するには、いくつかのマシンサイ
クルが割り当てられている。従来、このマシンサ
イクル数の設定の仕方として以下の２通りの方法
があつた。 第１は実行命令中最も多くのマシンサイクルを
要する命令に合わせてその数を設定するものであ
る。 第２は実行する命令に応じて、その命令が必要
とするマシンサイクル数を作り出してやるもので
ある。 しかしながら、前記第１の方法は同じ語長の命
令の内で最も処理の長い命令にマシンサイクル数
を合わせる必要があるので、処理の短い命令に対
しては何もせずにただマシンサイクルを費すだけ
に多くの時間をかけることになり、処理速度が非
常に遅いという欠点があつた。これを解決するに
はハードウエアを多くして別の命令の処理を並列
に行なうようにしなければならないため、回路設
計が複雑になるという大きな欠点を伴う。 一方、前記第２の方法は実行する命令の演算内
容によつてタイミング数が異なり、演算処理が少
ないタイミング数で実行でき、複雑な演算処理の
命令は多くのタイミング数で実行できる。従つ
て、無駄なマシンサイクルの消費を少なくするこ
とができるので処理の効率はよくなる。しかしな
がら実行する命令に必要な数のマシンサイクルを
発生させることはできるが、マシンサイクル毎に
その期間での処理の役割を定めることができない
ので、マシンサイクルを指示する制御信号をあら
ゆる処理系統に転送しなければならない。そのた
めマシンサイクルを指示する信号の配線が増え、
余分な論理回路を付加したり、多層配線技術を駆
使したりしなければならず、回路設計やその製造
を非常に困難にするという欠点がある。特に、命
令は異つてもその処理動作は同じである場合が
多々あるが、その処理系統へのマシンサイクル制
御信号は夫々異なつた信号線から発生されるの
で、処理系統への信号線接続は非常に複雑化して
しまう。 本発明は上記欠点をなくして、簡単な回路構成
でかつ高速度でデータ処理を実行するデータ処理
装置を提供することを目的とするもので、特にマ
シンサイクルを指示するタイミング信号発生回路
を提供することである。 本発明は、複数の命令を実行するまで共通の処
理に対しては同一のマシンサイクル信号が割り当
てられるように処理に必要な複数のマシンサイク
ル信号を作成する回路と実行すべき命令を解読し
て、当該命令の実行に必要なマシンサイクル信号
を指定する回路と、この指定回路の指示に従つ
て、必要なマシンサイクル信号の作成を順次連続
的に要求する回路と、マシンサイクル信号に従つ
て各命令を処理する回路とを有し、前記マシンサ
イクル信号作成回路は前記要求回路からの要求に
基いて必要なマシンサイクル信号のみを順次連続
的に発生することを特徴とする。 以下に、図面を参照して本発明の一実施例を詳
細に説明する。 第１図は本発明の一実施例を示すマイコンの要
部ブロツク図である。１はプログラムを記憶する
リードオンリーメモリー（以下ＲＭと略す）で
ある。２はデータを記憶するランダムアクセスメ
モリ（以下RAMと略す）で、内部データバス３
にデータを読出したり、データバス３のデータを
書込んだりする。４はＲＭ１がデータバス３に
命令コードを読出し、読出された命令コードをデ
ータバス３より書込んで記憶するインストラクシ
ヨンレジスタ（以下IRと略す）である。５はIR
４の出力を解読して各部の制御信号を発生する命
令デコーダ（以下DECと略す）である。６は
DEC５の出力の一部がタイミング発生要求信号
として入力され、マシンサイクル信号の発生を制
御するタイミング制御回路（以下TCと略す）で
ある。７はROM１およびRAM２のアドレスを
指定するアドレスデータを一時記憶するアドレス
ラツチ（以下ALと略す）である。８はプログラ
ムカウンタPC９の内容を１だけ増加させるイン
クリメンタ（以下INCと略す）である。９は
ROM１のアドレスを記憶しているプログラムカ
ウンタ（以下PCと略す）である。１０はRAM２
のアドレスデータを記憶しているデータポインタ
（以下DPと略す）である。１１はデータを記憶す
るレジスタ機能をもつアキユムレータ（以下
ACCと略す）である。 以上、AL７、INC８、PC９、DP１０、ACC
１１はデータバス３上の内容をその中に書き込む
ことができ、特にACC１１は書き込んだ内容を
データバス３上に読出すこともできる。１２はデ
ーター時記憶用のレジスタ（以下TAと略す）
で、データバス３上の内容を書込み算術論理演算
装置（以下ALUと略す）１４の一方の入力回路
となる。１３はデータ一時記憶用のレジスタ（以
下TBと略す）で、データバス３上の内容を書込
みALU１４に対する他方の入力回路となる。１
４はTA１２とTB１３との内容を演算するALU
である。１５はALU１４の演算結果を内部デー
タバス３に読出すバスである。 以上のような構成要素をもつマイコンの動作を
以下に述べる。 装置内部でのデータ処理のタイミングを制御す
るマシンサイクルを第２図に示す。マシンサイク
ルはＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６の６種
類あり、Ｍ１はT1，T2，T3，T4の４クロツクタ
イミングで構成されているが（同図ａ）、Ｍ２，
Ｍ３，Ｍ４，Ｍ５，Ｍ６はT1，T2，T3の３クロ
ツクタイミングで構成されている（同図ｂ）。 次にかかるマシンサイクルで実行される命令と
して、プログラム処理中頻繁に用いられる３つの
命令（第１表図示）を例にあげて説明する。
シンサイクル発生回路をもつ情報処理装置に関す
る。 一般に情報処理装置、例えばマイクロコンピユ
ータ（以下“マイコン”と略す）において使用さ
れる命令は一定の語長ではなく、長さの異なる数
種の語長を必要とする場合がある。例えば８ビツ
トマイコンにおいては１バイト命令、２バイト命
令、３バイト命令等がある。これら各命令の実行
はバイト単位で行なわれ、マシンサイクルと呼ば
れる期間内で定められたデータ処理が実行され
る。命令を実行するには、いくつかのマシンサイ
クルが割り当てられている。従来、このマシンサ
イクル数の設定の仕方として以下の２通りの方法
があつた。 第１は実行命令中最も多くのマシンサイクルを
要する命令に合わせてその数を設定するものであ
る。 第２は実行する命令に応じて、その命令が必要
とするマシンサイクル数を作り出してやるもので
ある。 しかしながら、前記第１の方法は同じ語長の命
令の内で最も処理の長い命令にマシンサイクル数
を合わせる必要があるので、処理の短い命令に対
しては何もせずにただマシンサイクルを費すだけ
に多くの時間をかけることになり、処理速度が非
常に遅いという欠点があつた。これを解決するに
はハードウエアを多くして別の命令の処理を並列
に行なうようにしなければならないため、回路設
計が複雑になるという大きな欠点を伴う。 一方、前記第２の方法は実行する命令の演算内
容によつてタイミング数が異なり、演算処理が少
ないタイミング数で実行でき、複雑な演算処理の
命令は多くのタイミング数で実行できる。従つ
て、無駄なマシンサイクルの消費を少なくするこ
とができるので処理の効率はよくなる。しかしな
がら実行する命令に必要な数のマシンサイクルを
発生させることはできるが、マシンサイクル毎に
その期間での処理の役割を定めることができない
ので、マシンサイクルを指示する制御信号をあら
ゆる処理系統に転送しなければならない。そのた
めマシンサイクルを指示する信号の配線が増え、
余分な論理回路を付加したり、多層配線技術を駆
使したりしなければならず、回路設計やその製造
を非常に困難にするという欠点がある。特に、命
令は異つてもその処理動作は同じである場合が
多々あるが、その処理系統へのマシンサイクル制
御信号は夫々異なつた信号線から発生されるの
で、処理系統への信号線接続は非常に複雑化して
しまう。 本発明は上記欠点をなくして、簡単な回路構成
でかつ高速度でデータ処理を実行するデータ処理
装置を提供することを目的とするもので、特にマ
シンサイクルを指示するタイミング信号発生回路
を提供することである。 本発明は、複数の命令を実行するまで共通の処
理に対しては同一のマシンサイクル信号が割り当
てられるように処理に必要な複数のマシンサイク
ル信号を作成する回路と実行すべき命令を解読し
て、当該命令の実行に必要なマシンサイクル信号
を指定する回路と、この指定回路の指示に従つ
て、必要なマシンサイクル信号の作成を順次連続
的に要求する回路と、マシンサイクル信号に従つ
て各命令を処理する回路とを有し、前記マシンサ
イクル信号作成回路は前記要求回路からの要求に
基いて必要なマシンサイクル信号のみを順次連続
的に発生することを特徴とする。 以下に、図面を参照して本発明の一実施例を詳
細に説明する。 第１図は本発明の一実施例を示すマイコンの要
部ブロツク図である。１はプログラムを記憶する
リードオンリーメモリー（以下ＲＭと略す）で
ある。２はデータを記憶するランダムアクセスメ
モリ（以下RAMと略す）で、内部データバス３
にデータを読出したり、データバス３のデータを
書込んだりする。４はＲＭ１がデータバス３に
命令コードを読出し、読出された命令コードをデ
ータバス３より書込んで記憶するインストラクシ
ヨンレジスタ（以下IRと略す）である。５はIR
４の出力を解読して各部の制御信号を発生する命
令デコーダ（以下DECと略す）である。６は
DEC５の出力の一部がタイミング発生要求信号
として入力され、マシンサイクル信号の発生を制
御するタイミング制御回路（以下TCと略す）で
ある。７はROM１およびRAM２のアドレスを
指定するアドレスデータを一時記憶するアドレス
ラツチ（以下ALと略す）である。８はプログラ
ムカウンタPC９の内容を１だけ増加させるイン
クリメンタ（以下INCと略す）である。９は
ROM１のアドレスを記憶しているプログラムカ
ウンタ（以下PCと略す）である。１０はRAM２
のアドレスデータを記憶しているデータポインタ
（以下DPと略す）である。１１はデータを記憶す
るレジスタ機能をもつアキユムレータ（以下
ACCと略す）である。 以上、AL７、INC８、PC９、DP１０、ACC
１１はデータバス３上の内容をその中に書き込む
ことができ、特にACC１１は書き込んだ内容を
データバス３上に読出すこともできる。１２はデ
ーター時記憶用のレジスタ（以下TAと略す）
で、データバス３上の内容を書込み算術論理演算
装置（以下ALUと略す）１４の一方の入力回路
となる。１３はデータ一時記憶用のレジスタ（以
下TBと略す）で、データバス３上の内容を書込
みALU１４に対する他方の入力回路となる。１
４はTA１２とTB１３との内容を演算するALU
である。１５はALU１４の演算結果を内部デー
タバス３に読出すバスである。 以上のような構成要素をもつマイコンの動作を
以下に述べる。 装置内部でのデータ処理のタイミングを制御す
るマシンサイクルを第２図に示す。マシンサイク
ルはＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６の６種
類あり、Ｍ１はT1，T2，T3，T4の４クロツクタ
イミングで構成されているが（同図ａ）、Ｍ２，
Ｍ３，Ｍ４，Ｍ５，Ｍ６はT1，T2，T3の３クロ
ツクタイミングで構成されている（同図ｂ）。 次にかかるマシンサイクルで実行される命令と
して、プログラム処理中頻繁に用いられる３つの
命令（第１表図示）を例にあげて説明する。
【表】
まず第１の命令（Ａ＋AP→Ａ）はACC１１の
内容とDP１０でアドレスしたRAM2の内容とを
加算してその結果をACC１１に書込む命令（以
下ACC＋（DP）→ACCで示す）である。これは
M1のT1、T2タイミングではPC９の内容がAL７
に転送され、AL７でアドレスされるＲＭ１の
命令コードをIR４に記憶させる。次にM1のT3タ
イミングではIR４の出力はDEC５にて解読され、
命令制御出力が付勢され、以下この命令制御線に
よつて各回路が制御される。次にM1T4タイミン
グでACC１１の内容はTA１２に転送され、加え
てDP１０の内容がAL７に転送される。M4T2タ
イミングではAL７の内容でアドレスされる
RAM２の内容がデータバス３に読出され、デー
タバス３の内容はTB１３に書込まれる。M5のタ
イミングではALU１４はTA１２とTB１３の内
容の加算を行なう。M6タイミングではALU１４
の演算結果をバス１５、データバス３を介して
ACC１１に書込む動作をする。 次に命令コードの中に含まれるアドレス情報Ｉ
によつてアドレスされたメモリの内容(I)とACC
１１との加算を行ないACC１１に書込む命令
（以下ACC＋(I)→ACCで示す）の動作は、Ｍ１の
T1、T2タイミングではACC＋（DP）→ACC命令
と同様に、ＲＭ１内の命令コードをIR４に書
込み記憶させ、M1T3タイミングで命令制御線を
付勢する。M1T4タイミングではACC１１の内容
をTA１２に書込む動作をする。M2T2では、PC
９の内容がINC８によつてインクリメント（＋１
加算）され、その値がAL７に転送される。そし
てM2T2タイミングではAL７がアドレスしたＲ
ＯＭ１の続く命令コードが、同様にM3T2タイミ
ングでも続く命令コードがデータバス３上に読出
され、データバス３上の命令コードはそれぞれ
AL７の下位と上位に書込まれる（Ｉ→ALL、Ｉ
→ALH）。以下ACC＋（DD）→ACC命令と同様に
M4T2タイミングではAL７によつてアドレスさ
れたRAM２の番地の内容がデータバス３を介し
てTB１３に書込まれ、M5タイミングではALU
１４がTA１２とTB１３の加算を行ない、その
結果をM6T2タイミングでバス１５、データバス
３を介してACC１１に書込む動作をする。 次にACC１１の内容に１を加え、アキユムレ
ータに書込む命令（以下ACC＋１→ACCで示す）
は、M1T3タイミングで数値１をTB１３に書込
む。M1T4タイミングではACC１１の内容をTA
１２に書込む。M5のタイミングではALU１４が
TA１２とTB１３の加算を行ない、M6T2のタイ
ミングでその結果をバス１５、データバス３を介
してACC１１に書込む動作を行なう。 以上からわかるように前記３命令の実行内容は
夫々異なるものであるが、その中には同一の動作
が多くあることがわかる。つまり、M1T4タイミ
ングでは各３命令共ACC１１の内容をデータバ
ス３を介してTAに書込んでいる。又、M4T2タ
イミングではACC＋（DP）→ACCとACC＋(I)→
ACC命令においてはAL７でアドレスされた
RAM２の内容がデータバス３を介してTB１３
に書込まれている。更に、M5、M6タイミングで
は各３命令共ALU１４がTA１２とTB１３とを
加算し、その結果をバス１５、データバス３を介
してACC１１に書込む動作を行なつている。 従つて、例えばROMから読み出される命令が
違つていてもデータ処理において同一の基本動作
を行なう命令に対しては、その基本動作を行なう
タイミング（処理期間）を制御するマシンサイク
ル信号としては同一の信号を用いることができ
る。言い換えれば、データ処理の基本動作を制御
する複数のマシンサイクル信号夫々に対して、ど
の様な基本動作に対する制御信号であるかを予め
決定しておくことができる。例えば第１表に示す
ようにM1マシンサイクル信号はROMから命令コ
ードを読み出してそれを解読するという基本動作
を実行させるための制御信号として用い、更に
M4マシンサイクル信号はアドレスレジスタ
（AL）で指定されたRAMのデータをレジスタ
（TB）に設定するという基本動作を実行させる
ための制御信号として用い、あるいはM5マシン
サイクル信号は加算処理を実行させる信号として
用いるという様に各マシンサイクル信号出力期間
で処理される基本動作を予め設定しておけばよ
い。この結果、各マシンサイクル信号は予め決め
られた基本動作が処理される処理回路へ入力され
るように、回路間の配線を行なつておればよい。
従つて、各処理回路を制御するマシンサイク線に
信号は１つだけでよいので、従来のように複数の
マシンサイクル信号を１つの処理回路に入力する
必要はなく、回路配線は極めて簡略化され、回路
設計や配線技術等が非常に楽になることが理解で
きよう。 上記命令を実行する上でROMから読み出され
たプログラムデータ（命令コード）が解読され
て、各マシンサイクル信号及びコントロール信号
を出力するハードウエア機構の詳細を第３図に示
す。ROM１から読み出されてIR４に格納された
命令コードはDEC５で解読される。その結果
DEC５の出力線２１，２２，２３からはACC＋
（DP）→ACC、ACC＋(I)→ACC、ACC＋１→
ACCの各命令を指示するコントロール信号が出
力される。又、出力線１６，１７，１８，１９，
２０からはマシンサイクルM2，M3，M4，M5，
M6を発生するための要求信号が出力され、各命
令が必要とするマシンサイクルに対応する出力線
が付勢される。第１表に示すようにACC＋（DP）
→ACC命令では出力線１８，１９，２０がACC
＋(I)→ACC命令では出力線１６，１７，１８，
１９，２０がACC＋１→ACC命令では出力線１
９，２０が夫々付勢される。 以上の様子を第２表に示す。
内容とDP１０でアドレスしたRAM2の内容とを
加算してその結果をACC１１に書込む命令（以
下ACC＋（DP）→ACCで示す）である。これは
M1のT1、T2タイミングではPC９の内容がAL７
に転送され、AL７でアドレスされるＲＭ１の
命令コードをIR４に記憶させる。次にM1のT3タ
イミングではIR４の出力はDEC５にて解読され、
命令制御出力が付勢され、以下この命令制御線に
よつて各回路が制御される。次にM1T4タイミン
グでACC１１の内容はTA１２に転送され、加え
てDP１０の内容がAL７に転送される。M4T2タ
イミングではAL７の内容でアドレスされる
RAM２の内容がデータバス３に読出され、デー
タバス３の内容はTB１３に書込まれる。M5のタ
イミングではALU１４はTA１２とTB１３の内
容の加算を行なう。M6タイミングではALU１４
の演算結果をバス１５、データバス３を介して
ACC１１に書込む動作をする。 次に命令コードの中に含まれるアドレス情報Ｉ
によつてアドレスされたメモリの内容(I)とACC
１１との加算を行ないACC１１に書込む命令
（以下ACC＋(I)→ACCで示す）の動作は、Ｍ１の
T1、T2タイミングではACC＋（DP）→ACC命令
と同様に、ＲＭ１内の命令コードをIR４に書
込み記憶させ、M1T3タイミングで命令制御線を
付勢する。M1T4タイミングではACC１１の内容
をTA１２に書込む動作をする。M2T2では、PC
９の内容がINC８によつてインクリメント（＋１
加算）され、その値がAL７に転送される。そし
てM2T2タイミングではAL７がアドレスしたＲ
ＯＭ１の続く命令コードが、同様にM3T2タイミ
ングでも続く命令コードがデータバス３上に読出
され、データバス３上の命令コードはそれぞれ
AL７の下位と上位に書込まれる（Ｉ→ALL、Ｉ
→ALH）。以下ACC＋（DD）→ACC命令と同様に
M4T2タイミングではAL７によつてアドレスさ
れたRAM２の番地の内容がデータバス３を介し
てTB１３に書込まれ、M5タイミングではALU
１４がTA１２とTB１３の加算を行ない、その
結果をM6T2タイミングでバス１５、データバス
３を介してACC１１に書込む動作をする。 次にACC１１の内容に１を加え、アキユムレ
ータに書込む命令（以下ACC＋１→ACCで示す）
は、M1T3タイミングで数値１をTB１３に書込
む。M1T4タイミングではACC１１の内容をTA
１２に書込む。M5のタイミングではALU１４が
TA１２とTB１３の加算を行ない、M6T2のタイ
ミングでその結果をバス１５、データバス３を介
してACC１１に書込む動作を行なう。 以上からわかるように前記３命令の実行内容は
夫々異なるものであるが、その中には同一の動作
が多くあることがわかる。つまり、M1T4タイミ
ングでは各３命令共ACC１１の内容をデータバ
ス３を介してTAに書込んでいる。又、M4T2タ
イミングではACC＋（DP）→ACCとACC＋(I)→
ACC命令においてはAL７でアドレスされた
RAM２の内容がデータバス３を介してTB１３
に書込まれている。更に、M5、M6タイミングで
は各３命令共ALU１４がTA１２とTB１３とを
加算し、その結果をバス１５、データバス３を介
してACC１１に書込む動作を行なつている。 従つて、例えばROMから読み出される命令が
違つていてもデータ処理において同一の基本動作
を行なう命令に対しては、その基本動作を行なう
タイミング（処理期間）を制御するマシンサイク
ル信号としては同一の信号を用いることができ
る。言い換えれば、データ処理の基本動作を制御
する複数のマシンサイクル信号夫々に対して、ど
の様な基本動作に対する制御信号であるかを予め
決定しておくことができる。例えば第１表に示す
ようにM1マシンサイクル信号はROMから命令コ
ードを読み出してそれを解読するという基本動作
を実行させるための制御信号として用い、更に
M4マシンサイクル信号はアドレスレジスタ
（AL）で指定されたRAMのデータをレジスタ
（TB）に設定するという基本動作を実行させる
ための制御信号として用い、あるいはM5マシン
サイクル信号は加算処理を実行させる信号として
用いるという様に各マシンサイクル信号出力期間
で処理される基本動作を予め設定しておけばよ
い。この結果、各マシンサイクル信号は予め決め
られた基本動作が処理される処理回路へ入力され
るように、回路間の配線を行なつておればよい。
従つて、各処理回路を制御するマシンサイク線に
信号は１つだけでよいので、従来のように複数の
マシンサイクル信号を１つの処理回路に入力する
必要はなく、回路配線は極めて簡略化され、回路
設計や配線技術等が非常に楽になることが理解で
きよう。 上記命令を実行する上でROMから読み出され
たプログラムデータ（命令コード）が解読され
て、各マシンサイクル信号及びコントロール信号
を出力するハードウエア機構の詳細を第３図に示
す。ROM１から読み出されてIR４に格納された
命令コードはDEC５で解読される。その結果
DEC５の出力線２１，２２，２３からはACC＋
（DP）→ACC、ACC＋(I)→ACC、ACC＋１→
ACCの各命令を指示するコントロール信号が出
力される。又、出力線１６，１７，１８，１９，
２０からはマシンサイクルM2，M3，M4，M5，
M6を発生するための要求信号が出力され、各命
令が必要とするマシンサイクルに対応する出力線
が付勢される。第１表に示すようにACC＋（DP）
→ACC命令では出力線１８，１９，２０がACC
＋(I)→ACC命令では出力線１６，１７，１８，
１９，２０がACC＋１→ACC命令では出力線１
９，２０が夫々付勢される。 以上の様子を第２表に示す。
【表】
第２表においてデータ“０”は出力が付勢され
ないことを示し、“１”は付勢されることを示す。
マシンサイクルM1は各命令において共通の基本
タイミングであり、全ての命令が必要とするサイ
クルであるからDEC５によつて制御する必要は
なく、命令コードを読み出す毎に作られる。 次に、解読された命令コードのうちマシンサイ
クルを制御する信号１６〜２０が入力され、マシ
ンサイクル信号M1〜M6を発生するタイミングコ
ントロール回路の一実施例を第４図に示す。同図
において２４はM1のT4タイミング（以下M1T4
と略す）とT3クロツクタイミングが入力される
OR回路である。２５はNOR回路３７とOR回路
２４の出力が入力されるAND回路で、その出力
はセツト・リセツト・フリツプフロツプRS Ｆ／
Ｆ３１のセツト端子に入力されている。RS Ｆ／
Ｆ３１のリセツト端子にはM1のT2クロツクタイ
ミングが入力されている。RS Ｆ／Ｆ３１の出力
はフリツプフロツプ４３とNOR回路３８，３９，
４０，４１，４２に入力され、フリツプフロツプ
４３の出力はマシンサイクル信号M1となる。
AND回路２６の入力は信号線１６からの信号と
M1T4クロツクタイミングで、そこからの出力は
RS Ｆ／Ｆ３２のセツト端子に入力される。RS
Ｆ／Ｆ３２のリセツト端子にはM2のT2タイミン
グが入力される。RS Ｆ／Ｆ３２の正の出力（以
下“Ｑ”と略す）はNOR回路３７，３９，４０，
４１，４２に入力され、正の出力とは逆電位の負
の出力（以下“”と略す）はNOR回路３８に
入力されている。RS Ｆ／ＦはセツトされるとＱ
出力が論理“１”、出力が論理“０”となり、
リセツトされるとＱ出力が論理０、出力が論理
“１”となる。NOR回路３８の出力はフリツプフ
ロツプ４４に入力され、フリツプフロツプ４４の
出力はマシンサイクル信号M2となる。AND回路
２７の入力は信号１７とM1T4クロツクタイミン
グで、その出力はRS Ｆ／Ｆ３３のセツト端子の
入力となる。RS Ｆ／Ｆ３３のＱ出力はNOR回
路３７，４０，４１，４２に入力され、出力は
NOR回路３９に入力される。NOR回路３９の出
力はフリツプフロツプ４５に入力され、フリツプ
フロツプ４５の出力はマシンサイクル信号M3と
なる。AND回路２８の入力は信号１８とM1T4
クロツクタイミングで、AND回路２８の出力は
RS Ｆ／Ｆ３４のセツト端子に入力されている。
RS Ｆ／Ｆのリセツト端子にはM3のT2クロツク
タイミングが入力される。RS Ｆ／ＦのＱ出力は
NOR回路３７，４１，４２に入力され、出力
はNOR回路４０に入力されている。NOR回路４
０の出力はフリツプフロツプ４６に入力され、フ
リツプフロツプ４６の出力はマシンサイクル信号
M4となる。AND回路２９の入力には信号１９と
M1T4クロツクタイミングが入力され、AND回
路２９の出力はRS Ｆ／Ｆ３５のセツト端子に入
力される。RS Ｆ／Ｆのリセツト端子にはM5の
T2タイミングが入力される。RS Ｆ／Ｆ３５の
Ｑ出力はNOR回路３７，４２に入力され、出
力はNOR回路４１に入力される。NOR回路４１
の出力はフリツプフロツプ４７に入力される。フ
リツプフロツプ４７の出力はマシンサイクル信号
M5となる。AND回路３０の入力は信号２０と
M1T4クロツクタイミングである。AND回路３
０の出力はRS Ｆ／Ｆ３６のセツト端子に入力さ
れており、RS Ｆ／Ｆのリセツト端子にはM8の
T2タイミングが入力される。RS Ｆ／ＦのＱ出
力はNOR回路３７に入力され、出力はNOR回
路４２に入力される。NOR回路４２の出力はフ
リツプフロツプ４８に入力されており、フリツプ
フロツプ４８の出力はマシンサイクル信号M6と
なる。フリツプフロツプ４３，４４，４５，４
６，４７，４８はT1タイミングでRS Ｆ／Ｆ３
１の出力、NOR回路３８，３９，４０，４１，
４２の出力を読込み、その出力がマシンサイクル
信号M1，M2，M3，M4，M5，M6の各タイミン
グ信号となつている。 かかる回路構成の本実施例のタイミング制御回
路を用いることにより、以下の動作が可能とな
る。 まず、ここで上記回路の動作をまとめると、
M1マシンサイクルでROM１から読み出されて解
読された命令コードは、その命令が何であるかを
示すコントロール信号、即ち、どの処理回路とど
の処理回路を使うかを指示する信号と、そのコン
トロール信号が出力されている処理回路のうちど
の処理回路から処理を開始させるか（基本動作の
順序）をタイミング制御するマシンサイクル信号
とに分類され、それ以降はコントロール信号２１
〜２３で指定された処理回路がマシンサイクル信
号で決められた期間内で順序立ててその基本動作
を実行してゆく。その詳細は、各命令が実行に必
要なマシンサイクル信号を指示する出力線１６，
１７，１８，１９，２０を付勢してタイミングを
指定する。各命令のM1T4タイミングでRS Ｆ／
Ｆ３２，３３，３４，３５，３６は対応する出力
線１６，１７，１８，１９，２０が付勢されてい
ればセツト（論理“１”）され、付勢されていな
ければリセツト（論理“０”）される。この様に
してRS Ｆ／Ｆ３２，３３，３４，３５，３６は
出力線１６，１７，１８，１９，２０の内容を記
憶する。RS Ｆ／Ｆ３２，３３，３４，３５，３
６の出力はNOR回路３７，３８，３９，４０，
４１，４２に入力され、NOR回路３８，３９，
４０，４１，４２の出力はT1タイミングでフリ
ツプフロツプ４４，４５，４６，４７，４８に読
込まれ、入力が付勢されているフリツプフロツプ
に対するタイミングが発生される。また、NOR
回路３７の出力はM1T4もしくはT3タイミングで
RS Ｆ／Ｆ３１に記憶され、T1タイミングでフ
リツプフロツプ４３に読込まれてマシンサイクル
信号M1となる。RS Ｆ／Ｆ３１，３２，３３，
３４，３５，３６は各々対応するタイミングの
T2タイミングでリセツトされる。RS Ｆ／Ｆ３
１がセツトされ、Ｑ出力が論理“１”でM1タイ
ミングが発生していると、NOR回路３８，３９，
４０，４１，４２の出力はRS Ｆ／Ｆ３２，３
３，３４，３５，３６の内容にかかわらず論理
“０”のままである。RS Ｆ／Ｆ３１がM1T2タイ
ミングでリセツトされ、Ｑ出力が論理“０”とな
るとはじめてNOR回路３８，３９，４０，４１，
４２の出力はRS Ｆ／Ｆ３２，３３，３４，３
５，３６の内容によつて決定される。またRS
Ｆ／Ｆ３２がセツトされてＱ出力が論理“１”、
Ｑ出力が論理“０”の場合は、NOR回路３９，
４０，４１，４２の出力はRS Ｆ／Ｆ３２がリセ
ツトされるまで論理“０”のままである。同様に
RS Ｆ／Ｆ３３がセツトされている場合はNOR
回路４０，４１，４２の出力が、論理“０”のま
までありRS Ｆ／Ｆ３４がセツトされている場合
はNOR回路４１，４２の出力が論理“０”のま
まである。一方、RS Ｆ／Ｆ３５がセツトされて
いる場合はNOR回路４２の出力が論理“０”の
ままである。つまり、各RS Ｆ／Ｆの出力と
NOR回路３７，３８，３９，４０，４１，４２
は対応するタイミングよりタイミング参照番号が
大きいタイミングの発生を抑制している。したが
つて、NOR回路３７，３８，３９，４０，４１，
４２によつてタイミングの優先順位が設定される
ので、RS Ｆ／Ｆ３１，３２，３３，３４，３
５，３６が記憶しているタイミングはタイミング
番号の小さいタイミングから大きいタイミングの
順に１つづつ連続的に発生するように制御され
る。 今、例えばACC＋（DP）→ACC命令を実行す
る場合は、出力線１６，１７，１８，１９，２０
は第２表のように“０、０、１、１、１”とな
る。M1のT4タイミングでAND回路２８，２９，
３０は付勢され、RS Ｆ／Ｆ３４，３５，３６を
セツトする。AND回路２６，２７の出力は付勢
されないのでフリツプフロツプはリセツトされた
ままである。またRS Ｆ／Ｆ３１はM1T2タイミ
ングですでにリセツトされているため、Ｑ出力は
論理“０”となつている。RS Ｆ／Ｆ３４，３
５，３６のＱ出力は論理“１”、出力は論理
“０”となつているのでNOR回路４０の出力は付
勢され、出力が論理“１”となる。しかし、その
他のNOR回路３８，３９はRS Ｆ／Ｆ３２，３
３がリセツトされているので出力によつて付勢
が禁止される。NOR回路４１，４２の出力は、
RS Ｆ／Ｆ３４のＱ出力によつて付勢を抑制され
ているため論理“０”のままである。M1タイミ
ングが終わり、次のT1タイミングの最初でNOR
回路３８，３９，４０，４１，４２の出力はフリ
ツプフロツプ４４，４５，４６，４７，４８に読
込まれるが、RS Ｆ／Ｆ３１，３２，３３がリセ
ツトされており、RS Ｆ／Ｆ３４のＱ出力が
NOR回路４１，４２が付勢されるのを抑制して
いるので、NOR回路４０だけが付勢されるため
M4タイミングだけが発生する。次にM4のT2タイ
ミングにおいて、RS Ｆ／Ｆ３４はリセツトされ
る。この結果RS Ｆ／Ｆ３４のＱ出力は論理
“０”に、出力は論理“１”となり、NOR回路
４０の出力は論理“０”、NOR回路４１の出力は
論理“１”となる。 したがつて、M4タイミングが終わり、次のT1
タイミングではフリツプフロツプ４６の出力は論
理“０”となり、フリツプフロツプ４７の出力は
論理“１”となつてマシンサイクル信号M5が引
き続き発生する。次にM5のT2タイミングでは
Ｒ／Ｓ Ｆ／Ｆ３５がリセツトされ、Ｑ出力は論
理“０”、出力は論理“１”となる。従つて
NOR回路４１の出力は論理“０”となり、NOR
回路４２の出力は論理“１”となる。M5タイミ
ングが終わり、次のT1タイミングのはじめでフ
リツプフロツプ４７の出力は論理“０”となり、
フリツプフロツプ４８の出力は論理“０”とな
り、マシンサイクル信号M6が発生する。M6T2タ
イミングでRS Ｆ／Ｆ３６はリセツトされて、Ｑ
出力は論理“０”、出力は論理“１”となる。
従つて、NOR回路４２の出力は論理０、NOR回
路３７の出力は論理“１”となる。M6T3タイミ
ングでAND回路２５の出力は付勢され、論理
“１”となり、RS Ｆ／Ｆ３１をセツトする。M3
タイミングが終わり、次のT1タイミングでフリ
ツプフロツプ４８の出力は論理“０”フリツプフ
ロツプ４３の出力は論理“１”となり、次命令の
M1タイミングが発生する。 以上のように、付勢された論理“１”の出力線
１８，１９，２０に対応するM4、M5、M6タイ
ミングがNOR回路３７，３８，３９，４０，４
１，４２によつて設定される優先順位に従つて
M1タイミングに続いてM4→M5→M6の順に連続
的に発生する。同様にACC＋(I)→ACC、ACC＋
１→ACC命令ではタイミング信号がM1→M2→
M3→M4→M5→M6のタイミング順に連続して発
生されることが容易に理解できよう。したがつ
て、各命令毎に必要なタイミングに対応する出力
線１６，１７，１８，１９，２０を付勢すれば、
その命令に対応したマシンサイクル信号がNOR
回路３７，３８，３９，４０，４１，４２の設定
する優先順位に従つて、順次発生されて、対応す
るデータ処理を行なうことができる。 次に前記３命令のハードウエア制御回路の一実
施例を第５図に示す。出力線２１はOR回路５２
とAND回路５５に入力されている。出力線２２
は、AND回路５０，５１とOR回路５２，５３に
入力されている。出力線２３の出力はAND回路
４９とOR回路５３に入力されている。AND回路
４９の出力はもう一方の入力にはM1T3タイミン
グでデータ“１”をTB13に書込む制御線（１→
TB）が接続される。AND回路５０の出力は他
の入力のM2T2タイミングでROM1の出力を下位
アドレスとしてAL７に書込む（Ｉ→ALL）制御
線である。AND回路５１の出力は他方の入力で
あるM3のT2タイミングでROM１の出力を上位
アドレスとしてAL７に書込む（Ｉ→ALH）制御
線である。OR回路５２の出力はAND回路５４に
入力されている。OR回路５３の出力はAND回路
５６，５７，５８に入力されている。AND回路
５４の出力は他の入力のM4T2タイミングで、
AL７によつてアドレスされるRAM２の内容を
TB１３に書込む（（AL）→TB）制御線である。
AND回路５５の出力は他の入力のM1T4タイミ
ングでDP１０の内容をAL７に書込む（DP→
AL）制御線である。AND回路５６の出力は他の
入力のM1T4タイミングでACC１１の内容をTA
１２に書込む（ACC→TA）制御線である。
AND回路５７の出力は他の入力のM5T2タイミ
ングでTA１２の内容とTB１３の内容の加算を
行なう（ADD）制御線である。AND回路５８の
出力は、他の入力のM6T2タイミングでALU１４
の出力をACC１１に書込む（ALU→ACC）制御
線である。したがつてACC＋（DP）→ACC命令
とACC＋(I)→ACC命令とに共通な処理である
（AL）→TBの制御線出力であるAND回路５４
の入力は、出力線２１と２２の論理和である。
OR回路５２の出力とM4T4タイミング信号だけ
でよい。また、前記３命令に共通な処理である
ACC→TA、ADDおよびALU→ACCの制御線出
力のAND回路５６，５７，５８の入力には、出
力線２１，２２，２３の論理和であるOR回路５
３の出力と各タイミング信号を入力するだけでよ
い。この様に各命令に共通なデータ処理の制御回
路はそれらの命令の制御線のOR回路の出力を一
方の入力とし前記データ処理が実行されるタイミ
ングを他方の入力としたAND回路だけで構成さ
れるので非常に簡単となる。 以上述べたように、本発明によれば、各命令の
実行に必要なマシンサイクルの発生要求信号を第
４図のタイミング制御回路に入力することによ
り、必要なマシンサイクルがマシンサイクルの発
生の優先順位に従つて順次選択され連続的に発生
される。換言すれば、マシンサイクル信号で制御
されるデータ処理機能を予め設定しておいて、実
行すべき命令を解読することにより必要なマシン
サイクルを選択して順次発生してやるようにする
ことによつて、不要なマシンサイクルを飛ばして
処理に必要なマシンサイクル信号だけを出力する
ことができる。従つて、処理速度は速く、しかも
各マシンサイクルにはその期間に処理が実行され
る処理回路が予め割り当てられているので、回路
設計や配線も極めて簡単である。 尚、本発明は上記実施例で説明した回路構成の
みに限定されることはなく、使用する論理回路や
記憶回路の設計変更は一向差し支えない。又、タ
イミング的に連続して基本動作を実行させること
ができない場合や、そうすることが以降の処理に
不利な場合には、その途中に実質的に何の実行も
しないマシンサイクルを挿入することにより、処
理の流れを最適の時間に制御するようにしてもよ
い。しかも、コントロール信号とマシンサイクル
信号の２つの信号でANDをとられてタイミング
が制御される処理回路においてはコントロール信
号を切つてやることにより、回路構成を複雑化す
ることなく処理を実行しないマシンサイクル、即
ちＯレベル期間、を作ることを容易に実現するこ
とができる。
ないことを示し、“１”は付勢されることを示す。
マシンサイクルM1は各命令において共通の基本
タイミングであり、全ての命令が必要とするサイ
クルであるからDEC５によつて制御する必要は
なく、命令コードを読み出す毎に作られる。 次に、解読された命令コードのうちマシンサイ
クルを制御する信号１６〜２０が入力され、マシ
ンサイクル信号M1〜M6を発生するタイミングコ
ントロール回路の一実施例を第４図に示す。同図
において２４はM1のT4タイミング（以下M1T4
と略す）とT3クロツクタイミングが入力される
OR回路である。２５はNOR回路３７とOR回路
２４の出力が入力されるAND回路で、その出力
はセツト・リセツト・フリツプフロツプRS Ｆ／
Ｆ３１のセツト端子に入力されている。RS Ｆ／
Ｆ３１のリセツト端子にはM1のT2クロツクタイ
ミングが入力されている。RS Ｆ／Ｆ３１の出力
はフリツプフロツプ４３とNOR回路３８，３９，
４０，４１，４２に入力され、フリツプフロツプ
４３の出力はマシンサイクル信号M1となる。
AND回路２６の入力は信号線１６からの信号と
M1T4クロツクタイミングで、そこからの出力は
RS Ｆ／Ｆ３２のセツト端子に入力される。RS
Ｆ／Ｆ３２のリセツト端子にはM2のT2タイミン
グが入力される。RS Ｆ／Ｆ３２の正の出力（以
下“Ｑ”と略す）はNOR回路３７，３９，４０，
４１，４２に入力され、正の出力とは逆電位の負
の出力（以下“”と略す）はNOR回路３８に
入力されている。RS Ｆ／ＦはセツトされるとＱ
出力が論理“１”、出力が論理“０”となり、
リセツトされるとＱ出力が論理０、出力が論理
“１”となる。NOR回路３８の出力はフリツプフ
ロツプ４４に入力され、フリツプフロツプ４４の
出力はマシンサイクル信号M2となる。AND回路
２７の入力は信号１７とM1T4クロツクタイミン
グで、その出力はRS Ｆ／Ｆ３３のセツト端子の
入力となる。RS Ｆ／Ｆ３３のＱ出力はNOR回
路３７，４０，４１，４２に入力され、出力は
NOR回路３９に入力される。NOR回路３９の出
力はフリツプフロツプ４５に入力され、フリツプ
フロツプ４５の出力はマシンサイクル信号M3と
なる。AND回路２８の入力は信号１８とM1T4
クロツクタイミングで、AND回路２８の出力は
RS Ｆ／Ｆ３４のセツト端子に入力されている。
RS Ｆ／Ｆのリセツト端子にはM3のT2クロツク
タイミングが入力される。RS Ｆ／ＦのＱ出力は
NOR回路３７，４１，４２に入力され、出力
はNOR回路４０に入力されている。NOR回路４
０の出力はフリツプフロツプ４６に入力され、フ
リツプフロツプ４６の出力はマシンサイクル信号
M4となる。AND回路２９の入力には信号１９と
M1T4クロツクタイミングが入力され、AND回
路２９の出力はRS Ｆ／Ｆ３５のセツト端子に入
力される。RS Ｆ／Ｆのリセツト端子にはM5の
T2タイミングが入力される。RS Ｆ／Ｆ３５の
Ｑ出力はNOR回路３７，４２に入力され、出
力はNOR回路４１に入力される。NOR回路４１
の出力はフリツプフロツプ４７に入力される。フ
リツプフロツプ４７の出力はマシンサイクル信号
M5となる。AND回路３０の入力は信号２０と
M1T4クロツクタイミングである。AND回路３
０の出力はRS Ｆ／Ｆ３６のセツト端子に入力さ
れており、RS Ｆ／Ｆのリセツト端子にはM8の
T2タイミングが入力される。RS Ｆ／ＦのＱ出
力はNOR回路３７に入力され、出力はNOR回
路４２に入力される。NOR回路４２の出力はフ
リツプフロツプ４８に入力されており、フリツプ
フロツプ４８の出力はマシンサイクル信号M6と
なる。フリツプフロツプ４３，４４，４５，４
６，４７，４８はT1タイミングでRS Ｆ／Ｆ３
１の出力、NOR回路３８，３９，４０，４１，
４２の出力を読込み、その出力がマシンサイクル
信号M1，M2，M3，M4，M5，M6の各タイミン
グ信号となつている。 かかる回路構成の本実施例のタイミング制御回
路を用いることにより、以下の動作が可能とな
る。 まず、ここで上記回路の動作をまとめると、
M1マシンサイクルでROM１から読み出されて解
読された命令コードは、その命令が何であるかを
示すコントロール信号、即ち、どの処理回路とど
の処理回路を使うかを指示する信号と、そのコン
トロール信号が出力されている処理回路のうちど
の処理回路から処理を開始させるか（基本動作の
順序）をタイミング制御するマシンサイクル信号
とに分類され、それ以降はコントロール信号２１
〜２３で指定された処理回路がマシンサイクル信
号で決められた期間内で順序立ててその基本動作
を実行してゆく。その詳細は、各命令が実行に必
要なマシンサイクル信号を指示する出力線１６，
１７，１８，１９，２０を付勢してタイミングを
指定する。各命令のM1T4タイミングでRS Ｆ／
Ｆ３２，３３，３４，３５，３６は対応する出力
線１６，１７，１８，１９，２０が付勢されてい
ればセツト（論理“１”）され、付勢されていな
ければリセツト（論理“０”）される。この様に
してRS Ｆ／Ｆ３２，３３，３４，３５，３６は
出力線１６，１７，１８，１９，２０の内容を記
憶する。RS Ｆ／Ｆ３２，３３，３４，３５，３
６の出力はNOR回路３７，３８，３９，４０，
４１，４２に入力され、NOR回路３８，３９，
４０，４１，４２の出力はT1タイミングでフリ
ツプフロツプ４４，４５，４６，４７，４８に読
込まれ、入力が付勢されているフリツプフロツプ
に対するタイミングが発生される。また、NOR
回路３７の出力はM1T4もしくはT3タイミングで
RS Ｆ／Ｆ３１に記憶され、T1タイミングでフ
リツプフロツプ４３に読込まれてマシンサイクル
信号M1となる。RS Ｆ／Ｆ３１，３２，３３，
３４，３５，３６は各々対応するタイミングの
T2タイミングでリセツトされる。RS Ｆ／Ｆ３
１がセツトされ、Ｑ出力が論理“１”でM1タイ
ミングが発生していると、NOR回路３８，３９，
４０，４１，４２の出力はRS Ｆ／Ｆ３２，３
３，３４，３５，３６の内容にかかわらず論理
“０”のままである。RS Ｆ／Ｆ３１がM1T2タイ
ミングでリセツトされ、Ｑ出力が論理“０”とな
るとはじめてNOR回路３８，３９，４０，４１，
４２の出力はRS Ｆ／Ｆ３２，３３，３４，３
５，３６の内容によつて決定される。またRS
Ｆ／Ｆ３２がセツトされてＱ出力が論理“１”、
Ｑ出力が論理“０”の場合は、NOR回路３９，
４０，４１，４２の出力はRS Ｆ／Ｆ３２がリセ
ツトされるまで論理“０”のままである。同様に
RS Ｆ／Ｆ３３がセツトされている場合はNOR
回路４０，４１，４２の出力が、論理“０”のま
までありRS Ｆ／Ｆ３４がセツトされている場合
はNOR回路４１，４２の出力が論理“０”のま
まである。一方、RS Ｆ／Ｆ３５がセツトされて
いる場合はNOR回路４２の出力が論理“０”の
ままである。つまり、各RS Ｆ／Ｆの出力と
NOR回路３７，３８，３９，４０，４１，４２
は対応するタイミングよりタイミング参照番号が
大きいタイミングの発生を抑制している。したが
つて、NOR回路３７，３８，３９，４０，４１，
４２によつてタイミングの優先順位が設定される
ので、RS Ｆ／Ｆ３１，３２，３３，３４，３
５，３６が記憶しているタイミングはタイミング
番号の小さいタイミングから大きいタイミングの
順に１つづつ連続的に発生するように制御され
る。 今、例えばACC＋（DP）→ACC命令を実行す
る場合は、出力線１６，１７，１８，１９，２０
は第２表のように“０、０、１、１、１”とな
る。M1のT4タイミングでAND回路２８，２９，
３０は付勢され、RS Ｆ／Ｆ３４，３５，３６を
セツトする。AND回路２６，２７の出力は付勢
されないのでフリツプフロツプはリセツトされた
ままである。またRS Ｆ／Ｆ３１はM1T2タイミ
ングですでにリセツトされているため、Ｑ出力は
論理“０”となつている。RS Ｆ／Ｆ３４，３
５，３６のＱ出力は論理“１”、出力は論理
“０”となつているのでNOR回路４０の出力は付
勢され、出力が論理“１”となる。しかし、その
他のNOR回路３８，３９はRS Ｆ／Ｆ３２，３
３がリセツトされているので出力によつて付勢
が禁止される。NOR回路４１，４２の出力は、
RS Ｆ／Ｆ３４のＱ出力によつて付勢を抑制され
ているため論理“０”のままである。M1タイミ
ングが終わり、次のT1タイミングの最初でNOR
回路３８，３９，４０，４１，４２の出力はフリ
ツプフロツプ４４，４５，４６，４７，４８に読
込まれるが、RS Ｆ／Ｆ３１，３２，３３がリセ
ツトされており、RS Ｆ／Ｆ３４のＱ出力が
NOR回路４１，４２が付勢されるのを抑制して
いるので、NOR回路４０だけが付勢されるため
M4タイミングだけが発生する。次にM4のT2タイ
ミングにおいて、RS Ｆ／Ｆ３４はリセツトされ
る。この結果RS Ｆ／Ｆ３４のＱ出力は論理
“０”に、出力は論理“１”となり、NOR回路
４０の出力は論理“０”、NOR回路４１の出力は
論理“１”となる。 したがつて、M4タイミングが終わり、次のT1
タイミングではフリツプフロツプ４６の出力は論
理“０”となり、フリツプフロツプ４７の出力は
論理“１”となつてマシンサイクル信号M5が引
き続き発生する。次にM5のT2タイミングでは
Ｒ／Ｓ Ｆ／Ｆ３５がリセツトされ、Ｑ出力は論
理“０”、出力は論理“１”となる。従つて
NOR回路４１の出力は論理“０”となり、NOR
回路４２の出力は論理“１”となる。M5タイミ
ングが終わり、次のT1タイミングのはじめでフ
リツプフロツプ４７の出力は論理“０”となり、
フリツプフロツプ４８の出力は論理“０”とな
り、マシンサイクル信号M6が発生する。M6T2タ
イミングでRS Ｆ／Ｆ３６はリセツトされて、Ｑ
出力は論理“０”、出力は論理“１”となる。
従つて、NOR回路４２の出力は論理０、NOR回
路３７の出力は論理“１”となる。M6T3タイミ
ングでAND回路２５の出力は付勢され、論理
“１”となり、RS Ｆ／Ｆ３１をセツトする。M3
タイミングが終わり、次のT1タイミングでフリ
ツプフロツプ４８の出力は論理“０”フリツプフ
ロツプ４３の出力は論理“１”となり、次命令の
M1タイミングが発生する。 以上のように、付勢された論理“１”の出力線
１８，１９，２０に対応するM4、M5、M6タイ
ミングがNOR回路３７，３８，３９，４０，４
１，４２によつて設定される優先順位に従つて
M1タイミングに続いてM4→M5→M6の順に連続
的に発生する。同様にACC＋(I)→ACC、ACC＋
１→ACC命令ではタイミング信号がM1→M2→
M3→M4→M5→M6のタイミング順に連続して発
生されることが容易に理解できよう。したがつ
て、各命令毎に必要なタイミングに対応する出力
線１６，１７，１８，１９，２０を付勢すれば、
その命令に対応したマシンサイクル信号がNOR
回路３７，３８，３９，４０，４１，４２の設定
する優先順位に従つて、順次発生されて、対応す
るデータ処理を行なうことができる。 次に前記３命令のハードウエア制御回路の一実
施例を第５図に示す。出力線２１はOR回路５２
とAND回路５５に入力されている。出力線２２
は、AND回路５０，５１とOR回路５２，５３に
入力されている。出力線２３の出力はAND回路
４９とOR回路５３に入力されている。AND回路
４９の出力はもう一方の入力にはM1T3タイミン
グでデータ“１”をTB13に書込む制御線（１→
TB）が接続される。AND回路５０の出力は他
の入力のM2T2タイミングでROM1の出力を下位
アドレスとしてAL７に書込む（Ｉ→ALL）制御
線である。AND回路５１の出力は他方の入力で
あるM3のT2タイミングでROM１の出力を上位
アドレスとしてAL７に書込む（Ｉ→ALH）制御
線である。OR回路５２の出力はAND回路５４に
入力されている。OR回路５３の出力はAND回路
５６，５７，５８に入力されている。AND回路
５４の出力は他の入力のM4T2タイミングで、
AL７によつてアドレスされるRAM２の内容を
TB１３に書込む（（AL）→TB）制御線である。
AND回路５５の出力は他の入力のM1T4タイミ
ングでDP１０の内容をAL７に書込む（DP→
AL）制御線である。AND回路５６の出力は他の
入力のM1T4タイミングでACC１１の内容をTA
１２に書込む（ACC→TA）制御線である。
AND回路５７の出力は他の入力のM5T2タイミ
ングでTA１２の内容とTB１３の内容の加算を
行なう（ADD）制御線である。AND回路５８の
出力は、他の入力のM6T2タイミングでALU１４
の出力をACC１１に書込む（ALU→ACC）制御
線である。したがつてACC＋（DP）→ACC命令
とACC＋(I)→ACC命令とに共通な処理である
（AL）→TBの制御線出力であるAND回路５４
の入力は、出力線２１と２２の論理和である。
OR回路５２の出力とM4T4タイミング信号だけ
でよい。また、前記３命令に共通な処理である
ACC→TA、ADDおよびALU→ACCの制御線出
力のAND回路５６，５７，５８の入力には、出
力線２１，２２，２３の論理和であるOR回路５
３の出力と各タイミング信号を入力するだけでよ
い。この様に各命令に共通なデータ処理の制御回
路はそれらの命令の制御線のOR回路の出力を一
方の入力とし前記データ処理が実行されるタイミ
ングを他方の入力としたAND回路だけで構成さ
れるので非常に簡単となる。 以上述べたように、本発明によれば、各命令の
実行に必要なマシンサイクルの発生要求信号を第
４図のタイミング制御回路に入力することによ
り、必要なマシンサイクルがマシンサイクルの発
生の優先順位に従つて順次選択され連続的に発生
される。換言すれば、マシンサイクル信号で制御
されるデータ処理機能を予め設定しておいて、実
行すべき命令を解読することにより必要なマシン
サイクルを選択して順次発生してやるようにする
ことによつて、不要なマシンサイクルを飛ばして
処理に必要なマシンサイクル信号だけを出力する
ことができる。従つて、処理速度は速く、しかも
各マシンサイクルにはその期間に処理が実行され
る処理回路が予め割り当てられているので、回路
設計や配線も極めて簡単である。 尚、本発明は上記実施例で説明した回路構成の
みに限定されることはなく、使用する論理回路や
記憶回路の設計変更は一向差し支えない。又、タ
イミング的に連続して基本動作を実行させること
ができない場合や、そうすることが以降の処理に
不利な場合には、その途中に実質的に何の実行も
しないマシンサイクルを挿入することにより、処
理の流れを最適の時間に制御するようにしてもよ
い。しかも、コントロール信号とマシンサイクル
信号の２つの信号でANDをとられてタイミング
が制御される処理回路においてはコントロール信
号を切つてやることにより、回路構成を複雑化す
ることなく処理を実行しないマシンサイクル、即
ちＯレベル期間、を作ることを容易に実現するこ
とができる。
第１図は本発明の情報処理装置の要部ブロツク
図、第２図はマシンサイクルを構成するクロツク
タイミング図、第３図は命令コードを解読する回
路のブロツク図、第４図はタイミング制御回路の
一実施例を示す回路図、第５図はマシンサイクル
信号とコントロール信号により制御されるデータ
処理系統のゲート図を夫々示す。 １……ROM、２……RAM、３，１５……デ
ータバス、４……インストラクシヨンレジスタ、
５……デコーダ、６……タイミング制御回路、７
……アドレスレジスタ、８……インクリメンタ、
９……プログラムカウンタ、１０……データポイ
ンタ、１１……アキユムレータ、１２，１３……
レジスタ、１４……論理演算回路、M1〜M6……
マシンサイクル信号、T1〜T4……クロツクタイ
ミング信号、１６〜２０……マシンサイクル指示
信号、２１〜２３……コントロール信号、２５〜
３０……アンドゲート、３１〜３６……RSフリ
ツプフロツプ、３７〜４２……NORゲート、４
３〜４８……フリツプフロツプ、４９〜５１，５
４〜５８……アンドゲート、５２，５３……OR
ゲート。
図、第２図はマシンサイクルを構成するクロツク
タイミング図、第３図は命令コードを解読する回
路のブロツク図、第４図はタイミング制御回路の
一実施例を示す回路図、第５図はマシンサイクル
信号とコントロール信号により制御されるデータ
処理系統のゲート図を夫々示す。 １……ROM、２……RAM、３，１５……デ
ータバス、４……インストラクシヨンレジスタ、
５……デコーダ、６……タイミング制御回路、７
……アドレスレジスタ、８……インクリメンタ、
９……プログラムカウンタ、１０……データポイ
ンタ、１１……アキユムレータ、１２，１３……
レジスタ、１４……論理演算回路、M1〜M6……
マシンサイクル信号、T1〜T4……クロツクタイ
ミング信号、１６〜２０……マシンサイクル指示
信号、２１〜２３……コントロール信号、２５〜
３０……アンドゲート、３１〜３６……RSフリ
ツプフロツプ、３７〜４２……NORゲート、４
３〜４８……フリツプフロツプ、４９〜５１，５
４〜５８……アンドゲート、５２，５３……OR
ゲート。
Claims (1)
- １ 第１乃至第Ｎマシンサイクルで動作する情報
処理装置において、命令を解読してその命令の実
行に必要なマシンサイクルのみを指定する手段
と、前記第１乃至第Ｎマシンサイクルに対応して
設けられたＮ個のフリツプフロツプと、前記指定
手段からの指定されたマシンサイクルに対応する
前記フリツプフロツプのみをセツトするゲート手
段と、前記フリツプフロツプの中でセツト状態に
あるフリツプフロツプによつて規定されるマシン
サイクルを優先順に出力する手段と、マシンサイ
クルの出力に伴つてそのマシンサイクルに対応す
る前記フリツプフロツプをリセツトする手段と、
すべてのフリツプフロツプがリセツトされたこと
を検出して第１マシンサイクルに対応するフリツ
プフロツプをセツトする手段とを有することを特
徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254280A JPS5719844A (en) | 1980-07-07 | 1980-07-07 | Information processing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254280A JPS5719844A (en) | 1980-07-07 | 1980-07-07 | Information processing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5719844A JPS5719844A (en) | 1982-02-02 |
| JPS63823B2 true JPS63823B2 (ja) | 1988-01-08 |
Family
ID=14057260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9254280A Granted JPS5719844A (en) | 1980-07-07 | 1980-07-07 | Information processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5719844A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107735A (ja) * | 1990-08-29 | 1992-04-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412655A (en) * | 1977-06-30 | 1979-01-30 | Toshiba Corp | Microprogram controller |
-
1980
- 1980-07-07 JP JP9254280A patent/JPS5719844A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412655A (en) * | 1977-06-30 | 1979-01-30 | Toshiba Corp | Microprogram controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5719844A (en) | 1982-02-02 |
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