JPS63823B2 - - Google Patents

Info

Publication number
JPS63823B2
JPS63823B2 JP55092542A JP9254280A JPS63823B2 JP S63823 B2 JPS63823 B2 JP S63823B2 JP 55092542 A JP55092542 A JP 55092542A JP 9254280 A JP9254280 A JP 9254280A JP S63823 B2 JPS63823 B2 JP S63823B2
Authority
JP
Japan
Prior art keywords
output
circuit
timing
machine cycle
acc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55092542A
Other languages
English (en)
Other versions
JPS5719844A (en
Inventor
Yukihiro Nishiguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP9254280A priority Critical patent/JPS5719844A/ja
Publication of JPS5719844A publication Critical patent/JPS5719844A/ja
Publication of JPS63823B2 publication Critical patent/JPS63823B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3842Speculative instruction execution

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】
本発明はデータ処理のタイミングを制御するマ
シンサイクル発生回路をもつ情報処理装置に関す
る。 一般に情報処理装置、例えばマイクロコンピユ
ータ(以下“マイコン”と略す)において使用さ
れる命令は一定の語長ではなく、長さの異なる数
種の語長を必要とする場合がある。例えば8ビツ
トマイコンにおいては1バイト命令、2バイト命
令、3バイト命令等がある。これら各命令の実行
はバイト単位で行なわれ、マシンサイクルと呼ば
れる期間内で定められたデータ処理が実行され
る。命令を実行するには、いくつかのマシンサイ
クルが割り当てられている。従来、このマシンサ
イクル数の設定の仕方として以下の2通りの方法
があつた。 第1は実行命令中最も多くのマシンサイクルを
要する命令に合わせてその数を設定するものであ
る。 第2は実行する命令に応じて、その命令が必要
とするマシンサイクル数を作り出してやるもので
ある。 しかしながら、前記第1の方法は同じ語長の命
令の内で最も処理の長い命令にマシンサイクル数
を合わせる必要があるので、処理の短い命令に対
しては何もせずにただマシンサイクルを費すだけ
に多くの時間をかけることになり、処理速度が非
常に遅いという欠点があつた。これを解決するに
はハードウエアを多くして別の命令の処理を並列
に行なうようにしなければならないため、回路設
計が複雑になるという大きな欠点を伴う。 一方、前記第2の方法は実行する命令の演算内
容によつてタイミング数が異なり、演算処理が少
ないタイミング数で実行でき、複雑な演算処理の
命令は多くのタイミング数で実行できる。従つ
て、無駄なマシンサイクルの消費を少なくするこ
とができるので処理の効率はよくなる。しかしな
がら実行する命令に必要な数のマシンサイクルを
発生させることはできるが、マシンサイクル毎に
その期間での処理の役割を定めることができない
ので、マシンサイクルを指示する制御信号をあら
ゆる処理系統に転送しなければならない。そのた
めマシンサイクルを指示する信号の配線が増え、
余分な論理回路を付加したり、多層配線技術を駆
使したりしなければならず、回路設計やその製造
を非常に困難にするという欠点がある。特に、命
令は異つてもその処理動作は同じである場合が
多々あるが、その処理系統へのマシンサイクル制
御信号は夫々異なつた信号線から発生されるの
で、処理系統への信号線接続は非常に複雑化して
しまう。 本発明は上記欠点をなくして、簡単な回路構成
でかつ高速度でデータ処理を実行するデータ処理
装置を提供することを目的とするもので、特にマ
シンサイクルを指示するタイミング信号発生回路
を提供することである。 本発明は、複数の命令を実行するまで共通の処
理に対しては同一のマシンサイクル信号が割り当
てられるように処理に必要な複数のマシンサイク
ル信号を作成する回路と実行すべき命令を解読し
て、当該命令の実行に必要なマシンサイクル信号
を指定する回路と、この指定回路の指示に従つ
て、必要なマシンサイクル信号の作成を順次連続
的に要求する回路と、マシンサイクル信号に従つ
て各命令を処理する回路とを有し、前記マシンサ
イクル信号作成回路は前記要求回路からの要求に
基いて必要なマシンサイクル信号のみを順次連続
的に発生することを特徴とする。 以下に、図面を参照して本発明の一実施例を詳
細に説明する。 第1図は本発明の一実施例を示すマイコンの要
部ブロツク図である。1はプログラムを記憶する
リードオンリーメモリー(以下RMと略す)で
ある。2はデータを記憶するランダムアクセスメ
モリ(以下RAMと略す)で、内部データバス3
にデータを読出したり、データバス3のデータを
書込んだりする。4はRM1がデータバス3に
命令コードを読出し、読出された命令コードをデ
ータバス3より書込んで記憶するインストラクシ
ヨンレジスタ(以下IRと略す)である。5はIR
4の出力を解読して各部の制御信号を発生する命
令デコーダ(以下DECと略す)である。6は
DEC5の出力の一部がタイミング発生要求信号
として入力され、マシンサイクル信号の発生を制
御するタイミング制御回路(以下TCと略す)で
ある。7はROM1およびRAM2のアドレスを
指定するアドレスデータを一時記憶するアドレス
ラツチ(以下ALと略す)である。8はプログラ
ムカウンタPC9の内容を1だけ増加させるイン
クリメンタ(以下INCと略す)である。9は
ROM1のアドレスを記憶しているプログラムカ
ウンタ(以下PCと略す)である。10はRAM2
のアドレスデータを記憶しているデータポインタ
(以下DPと略す)である。11はデータを記憶す
るレジスタ機能をもつアキユムレータ(以下
ACCと略す)である。 以上、AL7、INC8、PC9、DP10、ACC
11はデータバス3上の内容をその中に書き込む
ことができ、特にACC11は書き込んだ内容を
データバス3上に読出すこともできる。12はデ
ーター時記憶用のレジスタ(以下TAと略す)
で、データバス3上の内容を書込み算術論理演算
装置(以下ALUと略す)14の一方の入力回路
となる。13はデータ一時記憶用のレジスタ(以
下TBと略す)で、データバス3上の内容を書込
みALU14に対する他方の入力回路となる。1
4はTA12とTB13との内容を演算するALU
である。15はALU14の演算結果を内部デー
タバス3に読出すバスである。 以上のような構成要素をもつマイコンの動作を
以下に述べる。 装置内部でのデータ処理のタイミングを制御す
るマシンサイクルを第2図に示す。マシンサイク
ルはM1,M2,M3,M4,M5,M6の6種
類あり、M1はT1,T2,T3,T4の4クロツクタ
イミングで構成されているが(同図a)、M2,
M3,M4,M5,M6はT1,T2,T3の3クロ
ツクタイミングで構成されている(同図b)。 次にかかるマシンサイクルで実行される命令と
して、プログラム処理中頻繁に用いられる3つの
命令(第1表図示)を例にあげて説明する。
【表】 まず第1の命令(A+AP→A)はACC11の
内容とDP10でアドレスしたRAM2の内容とを
加算してその結果をACC11に書込む命令(以
下ACC+(DP)→ACCで示す)である。これは
M1のT1、T2タイミングではPC9の内容がAL7
に転送され、AL7でアドレスされるRM1の
命令コードをIR4に記憶させる。次にM1のT3
イミングではIR4の出力はDEC5にて解読され、
命令制御出力が付勢され、以下この命令制御線に
よつて各回路が制御される。次にM1T4タイミン
グでACC11の内容はTA12に転送され、加え
てDP10の内容がAL7に転送される。M4T2
イミングではAL7の内容でアドレスされる
RAM2の内容がデータバス3に読出され、デー
タバス3の内容はTB13に書込まれる。M5のタ
イミングではALU14はTA12とTB13の内
容の加算を行なう。M6タイミングではALU14
の演算結果をバス15、データバス3を介して
ACC11に書込む動作をする。 次に命令コードの中に含まれるアドレス情報I
によつてアドレスされたメモリの内容(I)とACC
11との加算を行ないACC11に書込む命令
(以下ACC+(I)→ACCで示す)の動作は、M1の
T1、T2タイミングではACC+(DP)→ACC命令
と同様に、RM1内の命令コードをIR4に書
込み記憶させ、M1T3タイミングで命令制御線を
付勢する。M1T4タイミングではACC11の内容
をTA12に書込む動作をする。M2T2では、PC
9の内容がINC8によつてインクリメント(+1
加算)され、その値がAL7に転送される。そし
てM2T2タイミングではAL7がアドレスしたR
OM1の続く命令コードが、同様にM3T2タイミ
ングでも続く命令コードがデータバス3上に読出
され、データバス3上の命令コードはそれぞれ
AL7の下位と上位に書込まれる(I→ALL、I
→ALH)。以下ACC+(DD)→ACC命令と同様に
M4T2タイミングではAL7によつてアドレスさ
れたRAM2の番地の内容がデータバス3を介し
てTB13に書込まれ、M5タイミングではALU
14がTA12とTB13の加算を行ない、その
結果をM6T2タイミングでバス15、データバス
3を介してACC11に書込む動作をする。 次にACC11の内容に1を加え、アキユムレ
ータに書込む命令(以下ACC+1→ACCで示す)
は、M1T3タイミングで数値1をTB13に書込
む。M1T4タイミングではACC11の内容をTA
12に書込む。M5のタイミングではALU14が
TA12とTB13の加算を行ない、M6T2のタイ
ミングでその結果をバス15、データバス3を介
してACC11に書込む動作を行なう。 以上からわかるように前記3命令の実行内容は
夫々異なるものであるが、その中には同一の動作
が多くあることがわかる。つまり、M1T4タイミ
ングでは各3命令共ACC11の内容をデータバ
ス3を介してTAに書込んでいる。又、M4T2
イミングではACC+(DP)→ACCとACC+(I)→
ACC命令においてはAL7でアドレスされた
RAM2の内容がデータバス3を介してTB13
に書込まれている。更に、M5、M6タイミングで
は各3命令共ALU14がTA12とTB13とを
加算し、その結果をバス15、データバス3を介
してACC11に書込む動作を行なつている。 従つて、例えばROMから読み出される命令が
違つていてもデータ処理において同一の基本動作
を行なう命令に対しては、その基本動作を行なう
タイミング(処理期間)を制御するマシンサイク
ル信号としては同一の信号を用いることができ
る。言い換えれば、データ処理の基本動作を制御
する複数のマシンサイクル信号夫々に対して、ど
の様な基本動作に対する制御信号であるかを予め
決定しておくことができる。例えば第1表に示す
ようにM1マシンサイクル信号はROMから命令コ
ードを読み出してそれを解読するという基本動作
を実行させるための制御信号として用い、更に
M4マシンサイクル信号はアドレスレジスタ
(AL)で指定されたRAMのデータをレジスタ
(TB)に設定するという基本動作を実行させる
ための制御信号として用い、あるいはM5マシン
サイクル信号は加算処理を実行させる信号として
用いるという様に各マシンサイクル信号出力期間
で処理される基本動作を予め設定しておけばよ
い。この結果、各マシンサイクル信号は予め決め
られた基本動作が処理される処理回路へ入力され
るように、回路間の配線を行なつておればよい。
従つて、各処理回路を制御するマシンサイク線に
信号は1つだけでよいので、従来のように複数の
マシンサイクル信号を1つの処理回路に入力する
必要はなく、回路配線は極めて簡略化され、回路
設計や配線技術等が非常に楽になることが理解で
きよう。 上記命令を実行する上でROMから読み出され
たプログラムデータ(命令コード)が解読され
て、各マシンサイクル信号及びコントロール信号
を出力するハードウエア機構の詳細を第3図に示
す。ROM1から読み出されてIR4に格納された
命令コードはDEC5で解読される。その結果
DEC5の出力線21,22,23からはACC+
(DP)→ACC、ACC+(I)→ACC、ACC+1→
ACCの各命令を指示するコントロール信号が出
力される。又、出力線16,17,18,19,
20からはマシンサイクルM2,M3,M4,M5
M6を発生するための要求信号が出力され、各命
令が必要とするマシンサイクルに対応する出力線
が付勢される。第1表に示すようにACC+(DP)
→ACC命令では出力線18,19,20がACC
+(I)→ACC命令では出力線16,17,18,
19,20がACC+1→ACC命令では出力線1
9,20が夫々付勢される。 以上の様子を第2表に示す。
【表】 第2表においてデータ“0”は出力が付勢され
ないことを示し、“1”は付勢されることを示す。
マシンサイクルM1は各命令において共通の基本
タイミングであり、全ての命令が必要とするサイ
クルであるからDEC5によつて制御する必要は
なく、命令コードを読み出す毎に作られる。 次に、解読された命令コードのうちマシンサイ
クルを制御する信号16〜20が入力され、マシ
ンサイクル信号M1〜M6を発生するタイミングコ
ントロール回路の一実施例を第4図に示す。同図
において24はM1のT4タイミング(以下M1T4
と略す)とT3クロツクタイミングが入力される
OR回路である。25はNOR回路37とOR回路
24の出力が入力されるAND回路で、その出力
はセツト・リセツト・フリツプフロツプRS F/
F31のセツト端子に入力されている。RS F/
F31のリセツト端子にはM1のT2クロツクタイ
ミングが入力されている。RS F/F31の出力
はフリツプフロツプ43とNOR回路38,39,
40,41,42に入力され、フリツプフロツプ
43の出力はマシンサイクル信号M1となる。
AND回路26の入力は信号線16からの信号と
M1T4クロツクタイミングで、そこからの出力は
RS F/F32のセツト端子に入力される。RS
F/F32のリセツト端子にはM2のT2タイミン
グが入力される。RS F/F32の正の出力(以
下“Q”と略す)はNOR回路37,39,40,
41,42に入力され、正の出力とは逆電位の負
の出力(以下“”と略す)はNOR回路38に
入力されている。RS F/FはセツトされるとQ
出力が論理“1”、出力が論理“0”となり、
リセツトされるとQ出力が論理0、出力が論理
“1”となる。NOR回路38の出力はフリツプフ
ロツプ44に入力され、フリツプフロツプ44の
出力はマシンサイクル信号M2となる。AND回路
27の入力は信号17とM1T4クロツクタイミン
グで、その出力はRS F/F33のセツト端子の
入力となる。RS F/F33のQ出力はNOR回
路37,40,41,42に入力され、出力は
NOR回路39に入力される。NOR回路39の出
力はフリツプフロツプ45に入力され、フリツプ
フロツプ45の出力はマシンサイクル信号M3
なる。AND回路28の入力は信号18とM1T4
クロツクタイミングで、AND回路28の出力は
RS F/F34のセツト端子に入力されている。
RS F/Fのリセツト端子にはM3のT2クロツク
タイミングが入力される。RS F/FのQ出力は
NOR回路37,41,42に入力され、出力
はNOR回路40に入力されている。NOR回路4
0の出力はフリツプフロツプ46に入力され、フ
リツプフロツプ46の出力はマシンサイクル信号
M4となる。AND回路29の入力には信号19と
M1T4クロツクタイミングが入力され、AND回
路29の出力はRS F/F35のセツト端子に入
力される。RS F/Fのリセツト端子にはM5
T2タイミングが入力される。RS F/F35の
Q出力はNOR回路37,42に入力され、出
力はNOR回路41に入力される。NOR回路41
の出力はフリツプフロツプ47に入力される。フ
リツプフロツプ47の出力はマシンサイクル信号
M5となる。AND回路30の入力は信号20と
M1T4クロツクタイミングである。AND回路3
0の出力はRS F/F36のセツト端子に入力さ
れており、RS F/Fのリセツト端子にはM8
T2タイミングが入力される。RS F/FのQ出
力はNOR回路37に入力され、出力はNOR回
路42に入力される。NOR回路42の出力はフ
リツプフロツプ48に入力されており、フリツプ
フロツプ48の出力はマシンサイクル信号M6
なる。フリツプフロツプ43,44,45,4
6,47,48はT1タイミングでRS F/F3
1の出力、NOR回路38,39,40,41,
42の出力を読込み、その出力がマシンサイクル
信号M1,M2,M3,M4,M5,M6の各タイミン
グ信号となつている。 かかる回路構成の本実施例のタイミング制御回
路を用いることにより、以下の動作が可能とな
る。 まず、ここで上記回路の動作をまとめると、
M1マシンサイクルでROM1から読み出されて解
読された命令コードは、その命令が何であるかを
示すコントロール信号、即ち、どの処理回路とど
の処理回路を使うかを指示する信号と、そのコン
トロール信号が出力されている処理回路のうちど
の処理回路から処理を開始させるか(基本動作の
順序)をタイミング制御するマシンサイクル信号
とに分類され、それ以降はコントロール信号21
〜23で指定された処理回路がマシンサイクル信
号で決められた期間内で順序立ててその基本動作
を実行してゆく。その詳細は、各命令が実行に必
要なマシンサイクル信号を指示する出力線16,
17,18,19,20を付勢してタイミングを
指定する。各命令のM1T4タイミングでRS F/
F32,33,34,35,36は対応する出力
線16,17,18,19,20が付勢されてい
ればセツト(論理“1”)され、付勢されていな
ければリセツト(論理“0”)される。この様に
してRS F/F32,33,34,35,36は
出力線16,17,18,19,20の内容を記
憶する。RS F/F32,33,34,35,3
6の出力はNOR回路37,38,39,40,
41,42に入力され、NOR回路38,39,
40,41,42の出力はT1タイミングでフリ
ツプフロツプ44,45,46,47,48に読
込まれ、入力が付勢されているフリツプフロツプ
に対するタイミングが発生される。また、NOR
回路37の出力はM1T4もしくはT3タイミングで
RS F/F31に記憶され、T1タイミングでフ
リツプフロツプ43に読込まれてマシンサイクル
信号M1となる。RS F/F31,32,33,
34,35,36は各々対応するタイミングの
T2タイミングでリセツトされる。RS F/F3
1がセツトされ、Q出力が論理“1”でM1タイ
ミングが発生していると、NOR回路38,39,
40,41,42の出力はRS F/F32,3
3,34,35,36の内容にかかわらず論理
“0”のままである。RS F/F31がM1T2タイ
ミングでリセツトされ、Q出力が論理“0”とな
るとはじめてNOR回路38,39,40,41,
42の出力はRS F/F32,33,34,3
5,36の内容によつて決定される。またRS
F/F32がセツトされてQ出力が論理“1”、
Q出力が論理“0”の場合は、NOR回路39,
40,41,42の出力はRS F/F32がリセ
ツトされるまで論理“0”のままである。同様に
RS F/F33がセツトされている場合はNOR
回路40,41,42の出力が、論理“0”のま
までありRS F/F34がセツトされている場合
はNOR回路41,42の出力が論理“0”のま
まである。一方、RS F/F35がセツトされて
いる場合はNOR回路42の出力が論理“0”の
ままである。つまり、各RS F/Fの出力と
NOR回路37,38,39,40,41,42
は対応するタイミングよりタイミング参照番号が
大きいタイミングの発生を抑制している。したが
つて、NOR回路37,38,39,40,41,
42によつてタイミングの優先順位が設定される
ので、RS F/F31,32,33,34,3
5,36が記憶しているタイミングはタイミング
番号の小さいタイミングから大きいタイミングの
順に1つづつ連続的に発生するように制御され
る。 今、例えばACC+(DP)→ACC命令を実行す
る場合は、出力線16,17,18,19,20
は第2表のように“0、0、1、1、1”とな
る。M1のT4タイミングでAND回路28,29,
30は付勢され、RS F/F34,35,36を
セツトする。AND回路26,27の出力は付勢
されないのでフリツプフロツプはリセツトされた
ままである。またRS F/F31はM1T2タイミ
ングですでにリセツトされているため、Q出力は
論理“0”となつている。RS F/F34,3
5,36のQ出力は論理“1”、出力は論理
“0”となつているのでNOR回路40の出力は付
勢され、出力が論理“1”となる。しかし、その
他のNOR回路38,39はRS F/F32,3
3がリセツトされているので出力によつて付勢
が禁止される。NOR回路41,42の出力は、
RS F/F34のQ出力によつて付勢を抑制され
ているため論理“0”のままである。M1タイミ
ングが終わり、次のT1タイミングの最初でNOR
回路38,39,40,41,42の出力はフリ
ツプフロツプ44,45,46,47,48に読
込まれるが、RS F/F31,32,33がリセ
ツトされており、RS F/F34のQ出力が
NOR回路41,42が付勢されるのを抑制して
いるので、NOR回路40だけが付勢されるため
M4タイミングだけが発生する。次にM4のT2タイ
ミングにおいて、RS F/F34はリセツトされ
る。この結果RS F/F34のQ出力は論理
“0”に、出力は論理“1”となり、NOR回路
40の出力は論理“0”、NOR回路41の出力は
論理“1”となる。 したがつて、M4タイミングが終わり、次のT1
タイミングではフリツプフロツプ46の出力は論
理“0”となり、フリツプフロツプ47の出力は
論理“1”となつてマシンサイクル信号M5が引
き続き発生する。次にM5のT2タイミングでは
R/S F/F35がリセツトされ、Q出力は論
理“0”、出力は論理“1”となる。従つて
NOR回路41の出力は論理“0”となり、NOR
回路42の出力は論理“1”となる。M5タイミ
ングが終わり、次のT1タイミングのはじめでフ
リツプフロツプ47の出力は論理“0”となり、
フリツプフロツプ48の出力は論理“0”とな
り、マシンサイクル信号M6が発生する。M6T2
イミングでRS F/F36はリセツトされて、Q
出力は論理“0”、出力は論理“1”となる。
従つて、NOR回路42の出力は論理0、NOR回
路37の出力は論理“1”となる。M6T3タイミ
ングでAND回路25の出力は付勢され、論理
“1”となり、RS F/F31をセツトする。M3
タイミングが終わり、次のT1タイミングでフリ
ツプフロツプ48の出力は論理“0”フリツプフ
ロツプ43の出力は論理“1”となり、次命令の
M1タイミングが発生する。 以上のように、付勢された論理“1”の出力線
18,19,20に対応するM4、M5、M6タイ
ミングがNOR回路37,38,39,40,4
1,42によつて設定される優先順位に従つて
M1タイミングに続いてM4→M5→M6の順に連続
的に発生する。同様にACC+(I)→ACC、ACC+
1→ACC命令ではタイミング信号がM1→M2
M3→M4→M5→M6のタイミング順に連続して発
生されることが容易に理解できよう。したがつ
て、各命令毎に必要なタイミングに対応する出力
線16,17,18,19,20を付勢すれば、
その命令に対応したマシンサイクル信号がNOR
回路37,38,39,40,41,42の設定
する優先順位に従つて、順次発生されて、対応す
るデータ処理を行なうことができる。 次に前記3命令のハードウエア制御回路の一実
施例を第5図に示す。出力線21はOR回路52
とAND回路55に入力されている。出力線22
は、AND回路50,51とOR回路52,53に
入力されている。出力線23の出力はAND回路
49とOR回路53に入力されている。AND回路
49の出力はもう一方の入力にはM1T3タイミン
グでデータ“1”をTB13に書込む制御線(1→
TB)が接続される。AND回路50の出力は他
の入力のM2T2タイミングでROM1の出力を下位
アドレスとしてAL7に書込む(I→ALL)制御
線である。AND回路51の出力は他方の入力で
あるM3のT2タイミングでROM1の出力を上位
アドレスとしてAL7に書込む(I→ALH)制御
線である。OR回路52の出力はAND回路54に
入力されている。OR回路53の出力はAND回路
56,57,58に入力されている。AND回路
54の出力は他の入力のM4T2タイミングで、
AL7によつてアドレスされるRAM2の内容を
TB13に書込む((AL)→TB)制御線である。
AND回路55の出力は他の入力のM1T4タイミ
ングでDP10の内容をAL7に書込む(DP→
AL)制御線である。AND回路56の出力は他の
入力のM1T4タイミングでACC11の内容をTA
12に書込む(ACC→TA)制御線である。
AND回路57の出力は他の入力のM5T2タイミ
ングでTA12の内容とTB13の内容の加算を
行なう(ADD)制御線である。AND回路58の
出力は、他の入力のM6T2タイミングでALU14
の出力をACC11に書込む(ALU→ACC)制御
線である。したがつてACC+(DP)→ACC命令
とACC+(I)→ACC命令とに共通な処理である
(AL)→TBの制御線出力であるAND回路54
の入力は、出力線21と22の論理和である。
OR回路52の出力とM4T4タイミング信号だけ
でよい。また、前記3命令に共通な処理である
ACC→TA、ADDおよびALU→ACCの制御線出
力のAND回路56,57,58の入力には、出
力線21,22,23の論理和であるOR回路5
3の出力と各タイミング信号を入力するだけでよ
い。この様に各命令に共通なデータ処理の制御回
路はそれらの命令の制御線のOR回路の出力を一
方の入力とし前記データ処理が実行されるタイミ
ングを他方の入力としたAND回路だけで構成さ
れるので非常に簡単となる。 以上述べたように、本発明によれば、各命令の
実行に必要なマシンサイクルの発生要求信号を第
4図のタイミング制御回路に入力することによ
り、必要なマシンサイクルがマシンサイクルの発
生の優先順位に従つて順次選択され連続的に発生
される。換言すれば、マシンサイクル信号で制御
されるデータ処理機能を予め設定しておいて、実
行すべき命令を解読することにより必要なマシン
サイクルを選択して順次発生してやるようにする
ことによつて、不要なマシンサイクルを飛ばして
処理に必要なマシンサイクル信号だけを出力する
ことができる。従つて、処理速度は速く、しかも
各マシンサイクルにはその期間に処理が実行され
る処理回路が予め割り当てられているので、回路
設計や配線も極めて簡単である。 尚、本発明は上記実施例で説明した回路構成の
みに限定されることはなく、使用する論理回路や
記憶回路の設計変更は一向差し支えない。又、タ
イミング的に連続して基本動作を実行させること
ができない場合や、そうすることが以降の処理に
不利な場合には、その途中に実質的に何の実行も
しないマシンサイクルを挿入することにより、処
理の流れを最適の時間に制御するようにしてもよ
い。しかも、コントロール信号とマシンサイクル
信号の2つの信号でANDをとられてタイミング
が制御される処理回路においてはコントロール信
号を切つてやることにより、回路構成を複雑化す
ることなく処理を実行しないマシンサイクル、即
ちOレベル期間、を作ることを容易に実現するこ
とができる。
【図面の簡単な説明】
第1図は本発明の情報処理装置の要部ブロツク
図、第2図はマシンサイクルを構成するクロツク
タイミング図、第3図は命令コードを解読する回
路のブロツク図、第4図はタイミング制御回路の
一実施例を示す回路図、第5図はマシンサイクル
信号とコントロール信号により制御されるデータ
処理系統のゲート図を夫々示す。 1……ROM、2……RAM、3,15……デ
ータバス、4……インストラクシヨンレジスタ、
5……デコーダ、6……タイミング制御回路、7
……アドレスレジスタ、8……インクリメンタ、
9……プログラムカウンタ、10……データポイ
ンタ、11……アキユムレータ、12,13……
レジスタ、14……論理演算回路、M1〜M6……
マシンサイクル信号、T1〜T4……クロツクタイ
ミング信号、16〜20……マシンサイクル指示
信号、21〜23……コントロール信号、25〜
30……アンドゲート、31〜36……RSフリ
ツプフロツプ、37〜42……NORゲート、4
3〜48……フリツプフロツプ、49〜51,5
4〜58……アンドゲート、52,53……OR
ゲート。

Claims (1)

    【特許請求の範囲】
  1. 1 第1乃至第Nマシンサイクルで動作する情報
    処理装置において、命令を解読してその命令の実
    行に必要なマシンサイクルのみを指定する手段
    と、前記第1乃至第Nマシンサイクルに対応して
    設けられたN個のフリツプフロツプと、前記指定
    手段からの指定されたマシンサイクルに対応する
    前記フリツプフロツプのみをセツトするゲート手
    段と、前記フリツプフロツプの中でセツト状態に
    あるフリツプフロツプによつて規定されるマシン
    サイクルを優先順に出力する手段と、マシンサイ
    クルの出力に伴つてそのマシンサイクルに対応す
    る前記フリツプフロツプをリセツトする手段と、
    すべてのフリツプフロツプがリセツトされたこと
    を検出して第1マシンサイクルに対応するフリツ
    プフロツプをセツトする手段とを有することを特
    徴とする情報処理装置。
JP9254280A 1980-07-07 1980-07-07 Information processing equipment Granted JPS5719844A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9254280A JPS5719844A (en) 1980-07-07 1980-07-07 Information processing equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9254280A JPS5719844A (en) 1980-07-07 1980-07-07 Information processing equipment

Publications (2)

Publication Number Publication Date
JPS5719844A JPS5719844A (en) 1982-02-02
JPS63823B2 true JPS63823B2 (ja) 1988-01-08

Family

ID=14057260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9254280A Granted JPS5719844A (en) 1980-07-07 1980-07-07 Information processing equipment

Country Status (1)

Country Link
JP (1) JPS5719844A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04107735A (ja) * 1990-08-29 1992-04-09 Nec Ic Microcomput Syst Ltd 半導体集積回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5412655A (en) * 1977-06-30 1979-01-30 Toshiba Corp Microprogram controller

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5412655A (en) * 1977-06-30 1979-01-30 Toshiba Corp Microprogram controller

Also Published As

Publication number Publication date
JPS5719844A (en) 1982-02-02

Similar Documents

Publication Publication Date Title
US4870562A (en) Microcomputer capable of accessing internal memory at a desired variable access time
EP0025087A2 (en) Pipeline Control apparatus for generating Instructions in a Digital Computer
JPH06103507B2 (ja) パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ
KR840001728A (ko) 마이크로 프로세서
JPS6235949A (ja) メモリ−装置
JPH0346850B2 (ja)
US5526500A (en) System for operand bypassing to allow a one and one-half cycle cache memory access time for sequential load and branch instructions
US5586337A (en) Programmable controller with timing control
JPS63823B2 (ja)
JPH06103225A (ja) チェーン式dma方式及びそのためのdmaコントローラ
JPH07219766A (ja) 演算処理装置
JPH0612107A (ja) シーケンス演算プロセッサおよびシーケンス演算処理装置
JP4451010B2 (ja) プログラマブルコントローラ
JP4494701B2 (ja) プロセッサ内の機能単位の制御時に命令語を生成する方法
JP2758624B2 (ja) マイクロプログラムの調速方式
JPS5947651A (ja) プログラム制御装置
JP3211750B2 (ja) 情報処理装置及びパイプライン処理方法
JPH06324861A (ja) Cpu制御システム及び制御方法
JPH06162067A (ja) ベクトル命令制御装置および制御方法
JP2000029508A (ja) プログラマブルコントローラ
JPS5999552A (ja) マイクロコンピユ−タ
JPS61161509A (ja) 高速シ−ケンス演算方式及びその装置
JPS5875250A (ja) デジタル情報処理装置
JPH0713818B2 (ja) マイクロプロセッサ
JPH08297583A (ja) 割り込み処理装置およびその方法