JPS6369096A - プリチヤ−ジ回路 - Google Patents
プリチヤ−ジ回路Info
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- JPS6369096A JPS6369096A JP61213075A JP21307586A JPS6369096A JP S6369096 A JPS6369096 A JP S6369096A JP 61213075 A JP61213075 A JP 61213075A JP 21307586 A JP21307586 A JP 21307586A JP S6369096 A JPS6369096 A JP S6369096A
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- circuit
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- 230000000295 complement effect Effects 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、所定の電圧を発生させて、これを供給するた
めのプリチャージ回路に関し、特に高速のＳＲＡＭやＤ
ＲＡＭに通用して好ましいものである。
めのプリチャージ回路に関し、特に高速のＳＲＡＭやＤ
ＲＡＭに通用して好ましいものである。
Ｂ０発明の概要
本発明は、所定の電圧を発生させて負荷容量を駆動する
プリチャージ回路において、コンブリメンタリイバソフ
ァ回路を帰還がかけられ負荷容量のレベルを検知したイ
ンバータ回路によって駆動することにより、貫通電流を
抑制する共に高速動作を実現するものである。
プリチャージ回路において、コンブリメンタリイバソフ
ァ回路を帰還がかけられ負荷容量のレベルを検知したイ
ンバータ回路によって駆動することにより、貫通電流を
抑制する共に高速動作を実現するものである。
Ｃ０従来の技術
半導体集積回路技術として、例えばＳＲＡＭやＤＲＡＭ
のビット線或いはデータ線に、プリチャージ電圧が供給
されるものがある。
のビット線或いはデータ線に、プリチャージ電圧が供給
されるものがある。
ところで、このようなプリチャージ電圧としては、例え
ば電源電圧Ｖｃｃの２分の１の電圧であることが多く、
そして、従来このようなブリチャージ電圧を供給するプ
リチャージ回路としては、第３図及び第４図に示すよう
な回路構成のものが知られている。
ば電源電圧Ｖｃｃの２分の１の電圧であることが多く、
そして、従来このようなブリチャージ電圧を供給するプ
リチャージ回路としては、第３図及び第４図に示すよう
な回路構成のものが知られている。
まず、第３図に示すプリチャージ回路は、インパーク回
路を用いたものであって、電源電圧ＶｃｃにＰＭＯ５ト
ランジスタ３Ｉのソースが接続され、接地電圧ＧＮＤに
ＮＭＯ３Ｉランジスク３２のソースが接続されている。
路を用いたものであって、電源電圧ＶｃｃにＰＭＯ５ト
ランジスタ３Ｉのソースが接続され、接地電圧ＧＮＤに
ＮＭＯ３Ｉランジスク３２のソースが接続されている。
各ＭＯ３）ランジスタ３１．３２のゲートは共通接続さ
れるとともに出力端子である両ＭＯ３）ランジスタ３１
，３２のドレインに接続されて帰還がかけられており、
従って、このＣＭ ＯＳインパーク回路の出力はＶｃｃ
／２となる。そして、このＣＭＯＳインバータ回路の出
力は、スイッチＳＷを介して例えばＳ ＲＡＭのデータ
線である負荷容ＩｃＬに供給されることになる。
れるとともに出力端子である両ＭＯ３）ランジスタ３１
，３２のドレインに接続されて帰還がかけられており、
従って、このＣＭ ＯＳインパーク回路の出力はＶｃｃ
／２となる。そして、このＣＭＯＳインバータ回路の出
力は、スイッチＳＷを介して例えばＳ ＲＡＭのデータ
線である負荷容ＩｃＬに供給されることになる。
また、第４図に示すプリチャージ回路は、プッシュプル
型のソースフォロワアーであって、電源電圧Ｖｃｃを抵
抗Ｒ４３，Ｒ４４によって分割した電圧がそれぞれＮＭ
Ｏ３Ｉ−ランジスタ４１とＰＭＯ３）ランジスタ４２の
ゲートに供給されている。
型のソースフォロワアーであって、電源電圧Ｖｃｃを抵
抗Ｒ４３，Ｒ４４によって分割した電圧がそれぞれＮＭ
Ｏ３Ｉ−ランジスタ４１とＰＭＯ３）ランジスタ４２の
ゲートに供給されている。
上記ＮＭＯＳトランジスタ４１のドレインは電源電圧Ｖ
ｃｃに接続され、上記ＰＭＯ３）ランジスク４２のドレ
インは接地電圧ＧＮＤに接続されている。そして、出力
は上記両ＭＯ３Ｉ−ランジスタ４１．４２の共通接続さ
れたソースから取り出されて、スイッチＳＷを介して、
例えばＳＲＡＭのデータ線である負荷容量ＣＬに供給さ
れることになる。
ｃｃに接続され、上記ＰＭＯ３）ランジスク４２のドレ
インは接地電圧ＧＮＤに接続されている。そして、出力
は上記両ＭＯ３Ｉ−ランジスタ４１．４２の共通接続さ
れたソースから取り出されて、スイッチＳＷを介して、
例えばＳＲＡＭのデータ線である負荷容量ＣＬに供給さ
れることになる。
Ｄ１発明が解決しようとする問題点
しかしながら、上述したプリチャージ回路には、それぞ
れ次のような問題点を有している。
れ次のような問題点を有している。
まず、第３図に示したＣＭＯＳインバータ回路からなる
プリチャージ回路では、その帰還ＵＪ作から高速かつ安
定なプリチャージ電圧を得ることができるが、出力の遷
移状態において、電源電圧■ｃｃから接地電圧ＧＮＤへ
大きな貫通電流が流れるという弊害があり、このため消
費電力等が増大するなどの問題が生ずることになる。
プリチャージ回路では、その帰還ＵＪ作から高速かつ安
定なプリチャージ電圧を得ることができるが、出力の遷
移状態において、電源電圧■ｃｃから接地電圧ＧＮＤへ
大きな貫通電流が流れるという弊害があり、このため消
費電力等が増大するなどの問題が生ずることになる。
また、第４図に示したプッシュプル型のソースフォロワ
アーからなるプリチャージ回路においては、上述のよう
な貫通電流という弊害はないものの、抵抗と容量による
時定数を以て指数関数的に平衡状態であるＶｃｃ／２に
近づくため、その回路動作は遅いものとなる。
アーからなるプリチャージ回路においては、上述のよう
な貫通電流という弊害はないものの、抵抗と容量による
時定数を以て指数関数的に平衡状態であるＶｃｃ／２に
近づくため、その回路動作は遅いものとなる。
そこで、本発明は上述の問題点に鑑み、貫通電流を抑制
する共に、高速動作を実現するプリチャージ回路の提供
を目的とする。
する共に、高速動作を実現するプリチャージ回路の提供
を目的とする。
Ｅ０問題点を解決するための手段
本発明は、直列に抵抗を接続して負荷容量のレベルを検
出するループが入力側に接続される・インバータ回路の
出力側にコンブリメンタリイバソフ１回路を接続し、該
コンブリメンタリイバノファ回路の出力側は第１のスイ
ッチを介して上記負荷容量に接続されると共に、第２の
スイッチを介して上記インバータ回路の入力側に接続さ
れてなり、プリチャージ動作直前には上記第１及び第２
のスイッチは遮断状態とされ、プリチャージ動作時には
上記第１及び第２のスイッチは導通状態とされるプリチ
ャージ回路により上述の問題点を解決する。
出するループが入力側に接続される・インバータ回路の
出力側にコンブリメンタリイバソフ１回路を接続し、該
コンブリメンタリイバノファ回路の出力側は第１のスイ
ッチを介して上記負荷容量に接続されると共に、第２の
スイッチを介して上記インバータ回路の入力側に接続さ
れてなり、プリチャージ動作直前には上記第１及び第２
のスイッチは遮断状態とされ、プリチャージ動作時には
上記第１及び第２のスイッチは導通状態とされるプリチ
ャージ回路により上述の問題点を解決する。
Ｆ３作用
上記第１及び第２のスイッチは、負荷容量のレベルの検
出状態と、上記インバータ回路及び上記コンプリメンタ
リイバソファ回路の動作状態を切り換えるためのもので
ある。すなわち、上記第１及び第２のスイッチを遮断状
態とすることで、負荷容量のレベルが予め上記インバー
タ回路に伝搬されることになり、第１及び第２のスイッ
チを導通状態としたときには、高速に負荷容量のレベル
を反転する向きに上記インバータ回路及び上記コンブリ
メンタリイバッファ回路が動作することになる。そして
、この動作状態においては、インパーク回路はコンブリ
メンタリイバソファ回路を介して帰還がかけられている
ことになるため、急速に出力電圧は所定のプリチャージ
電圧に収束することとなる。
出状態と、上記インバータ回路及び上記コンプリメンタ
リイバソファ回路の動作状態を切り換えるためのもので
ある。すなわち、上記第１及び第２のスイッチを遮断状
態とすることで、負荷容量のレベルが予め上記インバー
タ回路に伝搬されることになり、第１及び第２のスイッ
チを導通状態としたときには、高速に負荷容量のレベル
を反転する向きに上記インバータ回路及び上記コンブリ
メンタリイバッファ回路が動作することになる。そして
、この動作状態においては、インパーク回路はコンブリ
メンタリイバソファ回路を介して帰還がかけられている
ことになるため、急速に出力電圧は所定のプリチャージ
電圧に収束することとなる。
このときインバータ回路は、直接負荷容量を駆動するの
ではなく、コンブリメンタリイバソファ回路を駆動する
ため、要求される駆動能力は小さいもので良く、従って
、貫通電流は有効に抑制されることになる。
ではなく、コンブリメンタリイバソファ回路を駆動する
ため、要求される駆動能力は小さいもので良く、従って
、貫通電流は有効に抑制されることになる。
Ｇ、実施例
本発明の好適な実施例を図面を参照しながら説明する。
本実施例のプリチャージ回路は、貫通電流を抑制すると
共に高速動作するプリチャージ回路であって、例えば第
１図に示すような構成を有している。
共に高速動作するプリチャージ回路であって、例えば第
１図に示すような構成を有している。
すなわち、第１図に示すように、本実施例のプリチャー
ジ回路は、直列に抵抗Ｒ６が接続されて負荷容ＩｃＬの
レベルを検出するためのループ５が入力側に接続される
インバータ回路Ｉ ｎを有している。このインバータ回
路Ｉｎの出力側にはコンブリメンタリイバッファ回路Ｃ
Ｏが接続されており、該コンブリメンタリイバソファ回
路Ｃｏの出力側は第１のスイッチＳＷＩを介して上記負
荷容量ＣＬに接続されると共に、第２のスイッチＳＷ２
を介して上記インバータ回路Ｉｎの入力側に接続されて
いる。
ジ回路は、直列に抵抗Ｒ６が接続されて負荷容ＩｃＬの
レベルを検出するためのループ５が入力側に接続される
インバータ回路Ｉ ｎを有している。このインバータ回
路Ｉｎの出力側にはコンブリメンタリイバッファ回路Ｃ
Ｏが接続されており、該コンブリメンタリイバソファ回
路Ｃｏの出力側は第１のスイッチＳＷＩを介して上記負
荷容量ＣＬに接続されると共に、第２のスイッチＳＷ２
を介して上記インバータ回路Ｉｎの入力側に接続されて
いる。
上記インバータ回路Ｉｎは、ＰＭＯＳトランジスタ１と
ＮＭＯＳトランジスタ２によるｃＭｂ ｓインバータ回
路であり、各ＭＯ３Ｉ−ランジスタ１゜２のゲートは共
通接続されて入力端子となり、上記ＰＭＯ３Ｉ−ランジ
スタ１のソースは電源電圧Ｖｃｃに接続され、上記ＮＭ
ＯＩ・ランジスタ２のソースは接地電圧ＧＮＤに接続さ
れている。そして、各ＭＯ３Ｉ−ランジスタ１，２のド
レインは共通接続されて出力端子となっている。
ＮＭＯＳトランジスタ２によるｃＭｂ ｓインバータ回
路であり、各ＭＯ３Ｉ−ランジスタ１゜２のゲートは共
通接続されて入力端子となり、上記ＰＭＯ３Ｉ−ランジ
スタ１のソースは電源電圧Ｖｃｃに接続され、上記ＮＭ
ＯＩ・ランジスタ２のソースは接地電圧ＧＮＤに接続さ
れている。そして、各ＭＯ３Ｉ−ランジスタ１，２のド
レインは共通接続されて出力端子となっている。
このインバータ回路ｉｎは、プリチャージ動作を開始す
る以前に上記ループ５によって、後述するように、負荷
容ｆｉＣＬのレベルが予め検知されていることから、ス
イッチＳＷＩ、ＳＷ２が導通してプリチャージ動作が開
始したときには、高速に反転電圧に向かって動作するこ
とになる。
る以前に上記ループ５によって、後述するように、負荷
容ｆｉＣＬのレベルが予め検知されていることから、ス
イッチＳＷＩ、ＳＷ２が導通してプリチャージ動作が開
始したときには、高速に反転電圧に向かって動作するこ
とになる。
ここで、このインバータ回路Ｉｎは、次の段にコンブリ
メンクリイバソファ回路Ｃｏを接続しているため、駆動
能力が大きなＭＯ３Ｉ−ランジスタを必要とせず、例え
ばチャンネル幅Ｗの小さいようなＭＯ３Ｉ−ランジスタ
で十分に上記コンブリメンタリイバソファ回路Ｃｏを駆
動することができる。そして、このようにインバータ回
路Ｉｎでは、特に駆動能力は要求されないことから、当
該インパーク回路Ｉｎにおける貫通電流を抑制すること
ができ、消費電力を低減することができる。
メンクリイバソファ回路Ｃｏを接続しているため、駆動
能力が大きなＭＯ３Ｉ−ランジスタを必要とせず、例え
ばチャンネル幅Ｗの小さいようなＭＯ３Ｉ−ランジスタ
で十分に上記コンブリメンタリイバソファ回路Ｃｏを駆
動することができる。そして、このようにインバータ回
路Ｉｎでは、特に駆動能力は要求されないことから、当
該インパーク回路Ｉｎにおける貫通電流を抑制すること
ができ、消費電力を低減することができる。
上記コンブリメンタリイバソファ回路２は、相？＋Ｉｉ
釣動作’ａ−行うソースフォロヮアーのバッファであ
って、入力インピーダンスが高く出力インピーダンスが
低い。このためインバータ回路Ｉｎを駆動能力を低減で
きる他、容易に負荷容量ＣＬを駆動することができる。
釣動作’ａ−行うソースフォロヮアーのバッファであ
って、入力インピーダンスが高く出力インピーダンスが
低い。このためインバータ回路Ｉｎを駆動能力を低減で
きる他、容易に負荷容量ＣＬを駆動することができる。
このコンブリメンタリイバソファ回路Ｃｏは、電源電圧
Ｖｃｃと接地電圧ＧＮＤとの間に抵抗Ｒ７，ダイオード
Ｄ９．ダイオードＤ１０．抵抗Ｒ８と直列に接続させて
おり、この特性向上のために用いられるダイオードＤ９
とダイオードＤ１０の接続点に上記インバータ回路Ｉｎ
の出力が入力し、それぞれ抵抗Ｒ７とダイオードＤ９及
びダイオードＤＩＯと抵抗Ｒ８のｔａｔ点からプッシュ
プル動作するＮＭＯＳトランジスタ３及びＰＭＯＳトラ
ンジスタ４のゲートへと接続されている。そして、ＮＭ
Ｏ３）ランジスタ３のドレインは電源電圧Ｖｃｃに接続
され、ＰＭＯＳトランジスタ４のドレインは接地電圧Ｇ
Ｎ ｌ）に接続されており、両ＭＯＳトランジスタ３
．４の共通接続されたソースから出力が取り出されるよ
うに構成されている。
Ｖｃｃと接地電圧ＧＮＤとの間に抵抗Ｒ７，ダイオード
Ｄ９．ダイオードＤ１０．抵抗Ｒ８と直列に接続させて
おり、この特性向上のために用いられるダイオードＤ９
とダイオードＤ１０の接続点に上記インバータ回路Ｉｎ
の出力が入力し、それぞれ抵抗Ｒ７とダイオードＤ９及
びダイオードＤＩＯと抵抗Ｒ８のｔａｔ点からプッシュ
プル動作するＮＭＯＳトランジスタ３及びＰＭＯＳトラ
ンジスタ４のゲートへと接続されている。そして、ＮＭ
Ｏ３）ランジスタ３のドレインは電源電圧Ｖｃｃに接続
され、ＰＭＯＳトランジスタ４のドレインは接地電圧Ｇ
Ｎ ｌ）に接続されており、両ＭＯＳトランジスタ３
．４の共通接続されたソースから出力が取り出されるよ
うに構成されている。
上記直列に抵抗Ｒ６が接続されて負荷容量ＣＬのレベル
を検出するためのループ５は、常時負荷容量ＣＬの一方
の電極側に接続されて、その電位を上記インバータ回路
Ｉｎに伝達する機能を有している。抵抗Ｒ６は、負荷容
量ＣＬの電位について伝達するが、プリチャージ動作が
開始された時には、主にインパーク回路Ｉｎの入力を上
記スーイソチＳＷ２を介したループとするためのもので
ある。
を検出するためのループ５は、常時負荷容量ＣＬの一方
の電極側に接続されて、その電位を上記インバータ回路
Ｉｎに伝達する機能を有している。抵抗Ｒ６は、負荷容
量ＣＬの電位について伝達するが、プリチャージ動作が
開始された時には、主にインパーク回路Ｉｎの入力を上
記スーイソチＳＷ２を介したループとするためのもので
ある。
上記スイッチＳ Ｗ １は、プリチャージ動作直前等の
プリチャージ電圧を発生させない時には遮断状態とされ
、負荷容量ＣＬのレベルを上記抵抗Ｒ６を介してインパ
ーク回路Ｉｎに送るためのものであり、さらにプリチャ
ージ動作時であるプリチャージ電圧を発生させるときに
は導通状態とされて、上記コンブリメンタリイバソファ
回路ＣＯからの出力を負荷容量ＣＬに伝搬するためのも
のである。このスイッチＳＷｌは、例えばプリチャージ
信号φ１によって制御され、このプリチャージ信号Φ１
が例えばハイレベルとなったときにプリチャージ動作が
開始される。なお、このスイッチＳ Ｗ １は、いわゆ
るＣＭＯＳスイッチでも良く、この場合には例えばＰＭ
Ｏ３側のゲートにはインパークを介して上記プリチャー
ジ信号Φ１が供給される。
プリチャージ電圧を発生させない時には遮断状態とされ
、負荷容量ＣＬのレベルを上記抵抗Ｒ６を介してインパ
ーク回路Ｉｎに送るためのものであり、さらにプリチャ
ージ動作時であるプリチャージ電圧を発生させるときに
は導通状態とされて、上記コンブリメンタリイバソファ
回路ＣＯからの出力を負荷容量ＣＬに伝搬するためのも
のである。このスイッチＳＷｌは、例えばプリチャージ
信号φ１によって制御され、このプリチャージ信号Φ１
が例えばハイレベルとなったときにプリチャージ動作が
開始される。なお、このスイッチＳ Ｗ １は、いわゆ
るＣＭＯＳスイッチでも良く、この場合には例えばＰＭ
Ｏ３側のゲートにはインパークを介して上記プリチャー
ジ信号Φ１が供給される。
上記第２のスイッチＳＷ２は、プリチャージ動作直前等
のプリチャージ電圧を発生させない時には遮断状態とさ
れ、インバータ回路Ｉｎへの帰還ループを遮断するもの
であり、さらにプリチャージ動作時であるプリチャージ
電圧を発生させるときには導通状態とされて、上記コン
ブリメンタリイバッファ回路ＣＯからの出力をインバー
タ回路Ｉｎへ帰還させるものである。この第２のスイッ
チＳＷも上記プリチャージ信号Φ１と同様なプリチャー
ジ信号Φ２によって制御される。ＣＭＯＳスイッチでも
良いことも同様である。
のプリチャージ電圧を発生させない時には遮断状態とさ
れ、インバータ回路Ｉｎへの帰還ループを遮断するもの
であり、さらにプリチャージ動作時であるプリチャージ
電圧を発生させるときには導通状態とされて、上記コン
ブリメンタリイバッファ回路ＣＯからの出力をインバー
タ回路Ｉｎへ帰還させるものである。この第２のスイッ
チＳＷも上記プリチャージ信号Φ１と同様なプリチャー
ジ信号Φ２によって制御される。ＣＭＯＳスイッチでも
良いことも同様である。
ここで、上述のＭＯ３Ｉ−ランジスク等の寸法の一例に
ついて例示すれば、ＮＭＯ３）ランジスタ２のチャンネ
ル幅を２０μｍ、 チャンネル長を１゜５μｍとするこ
とができ、ＰＭＯ３）ランジスタ１のチャンネル幅を４
０μｍ、チャンネル長を１゜５μｍとすることができる
。これに対してＮＭＯＳトランジスタ３のチャンネル幅
を２００μｍ。
ついて例示すれば、ＮＭＯ３）ランジスタ２のチャンネ
ル幅を２０μｍ、 チャンネル長を１゜５μｍとするこ
とができ、ＰＭＯ３）ランジスタ１のチャンネル幅を４
０μｍ、チャンネル長を１゜５μｍとすることができる
。これに対してＮＭＯＳトランジスタ３のチャンネル幅
を２００μｍ。
チャンネル長を１．５μｍとすることができ、ＰＭＯＳ
トランジスタ４のチャンネル幅を４００μｍ。
トランジスタ４のチャンネル幅を４００μｍ。
チャンネル長を１．５μｍとすることができる。また、
抵抗Ｒ６については例えば１００にΩとすることができ
、スイッチＳＷＩの抵抗分を１０Ω。
抵抗Ｒ６については例えば１００にΩとすることができ
、スイッチＳＷＩの抵抗分を１０Ω。
スイッチＳＷ２の抵抗分をＩＫΩとすることができる。
次に、上述のような構成を有する本実施例のプリチャー
ジ回路の動作について説明する。
ジ回路の動作について説明する。
まず、本実施例のプリチャージ回路は、常時または少な
くともそのプリチャージ動作直前において、上記第１及
び第２のスイッチＳＷＩ、２が遮断状態とされ、上記負
荷容（ＪＣＬのレベルが、抵抗Ｒ６を介したループ５に
よって上記インパーク回路Ｉｎに伝達されている。この
ためプリチャージ動作直前において、上記インバータ回
路Ｉｎの出力電圧は上記負荷容量ＣＬのレベルと反転し
た電圧となり、この電圧がバッファであるコンブリメン
クリイバソファ回路Ｃｏの出力端子に現れてくる。
くともそのプリチャージ動作直前において、上記第１及
び第２のスイッチＳＷＩ、２が遮断状態とされ、上記負
荷容（ＪＣＬのレベルが、抵抗Ｒ６を介したループ５に
よって上記インパーク回路Ｉｎに伝達されている。この
ためプリチャージ動作直前において、上記インバータ回
路Ｉｎの出力電圧は上記負荷容量ＣＬのレベルと反転し
た電圧となり、この電圧がバッファであるコンブリメン
クリイバソファ回路Ｃｏの出力端子に現れてくる。
次に、上記第１及び第２のスイッチＳＷＩ、 ２を導
通状態にし、上記コンブリメンタリイバソファ回路Ｃｏ
の出力によって上記負荷容ｉｃＬを駆動すると共に、そ
の出力を上記インバータ回路Ｉｎに帰還させる。このと
き、上記検出された負荷容量ＣＬのレベルの反転電圧が
、急速に負荷容量ＣＬを駆動することになる。そして、
その波形は、例えば第２図に実線で示すように急峻な立
ち上がり特性を示すこととなる。
通状態にし、上記コンブリメンタリイバソファ回路Ｃｏ
の出力によって上記負荷容ｉｃＬを駆動すると共に、そ
の出力を上記インバータ回路Ｉｎに帰還させる。このと
き、上記検出された負荷容量ＣＬのレベルの反転電圧が
、急速に負荷容量ＣＬを駆動することになる。そして、
その波形は、例えば第２図に実線で示すように急峻な立
ち上がり特性を示すこととなる。
このような急峻な立ち上がりを示したのちに、第２のス
イッチＳＷ２が導通状態とされていることから、出力波
形は、上記インバータ回路Ｉｎには帰還がかかって、第
２図に示すように、Ｖｃｃ／２に急速に収束して行く。
イッチＳＷ２が導通状態とされていることから、出力波
形は、上記インバータ回路Ｉｎには帰還がかかって、第
２図に示すように、Ｖｃｃ／２に急速に収束して行く。
ここで、第２図中破線で示す従来の出力電圧波形と比較
してみても、十分に高速化が図られていることが示され
る。
してみても、十分に高速化が図られていることが示され
る。
上記インバータ回路Ｉｎは、このような帰還がかかって
Ｖｃｃ／２に収束するように動作するが、この動作は、
上記コンブリメンタリイバソフ１回路Ｃｏに対して動作
するため、当該インバータ回路Ｉｎの駆動能力の高さは
、回路動作上要求されないことになる。このため、当該
インバータ回路Ｉｎにチャンネル幅等の小さいトランジ
スタを用いることができ、貫通電流の抑制を実現するこ
とができることになる。
Ｖｃｃ／２に収束するように動作するが、この動作は、
上記コンブリメンタリイバソフ１回路Ｃｏに対して動作
するため、当該インバータ回路Ｉｎの駆動能力の高さは
、回路動作上要求されないことになる。このため、当該
インバータ回路Ｉｎにチャンネル幅等の小さいトランジ
スタを用いることができ、貫通電流の抑制を実現するこ
とができることになる。
なお、上述の実施例においては、その出力電圧をＶｃｃ
／２としたが、特に限定されるものではな（、ＭＯＳ）
ランジスタの多段接続やサイズ等の変更により任意のプ
リチャージ電圧を供給することができる。
／２としたが、特に限定されるものではな（、ＭＯＳ）
ランジスタの多段接続やサイズ等の変更により任意のプ
リチャージ電圧を供給することができる。
Ｈ，発明の効果
本発明のプリチャージ回路は、予め負荷容量のレベルを
検知してインバータ回路によって駆動するため、その出
力波形は急峻なものとなり、かつ帰還されていることか
らその出力電圧は急速に収束することになる。また、イ
ンバータ回路は直接にはコンブリメンタリイバッファ回
路を駆動するため、特に高い駆動能力は必要とされず、
このため貫通電流を抑制して、回路の消費電力を低減す
ることができる。
検知してインバータ回路によって駆動するため、その出
力波形は急峻なものとなり、かつ帰還されていることか
らその出力電圧は急速に収束することになる。また、イ
ンバータ回路は直接にはコンブリメンタリイバッファ回
路を駆動するため、特に高い駆動能力は必要とされず、
このため貫通電流を抑制して、回路の消費電力を低減す
ることができる。
【図面の簡単な説明】
第１図は本発明のプリチャージ回路の構成の一例を示す
回路図、第２図はその動作を示す波形図、第３図は従来
のプリチャージ回路の一例を示す回路図、第４図は従来
のプリチャージ回路の一例を示す回路図である。 Ｉｎ・・・インバータ回路 Ｃｏ・・・コンブリメンタリイバソファ回路Ｒ６・・・
抵抗 ５・・・・ループ ｓｗｉ・・・第１のスイッチ ＳＷ２・・・第２のスイッチ ＣＬ・・・・負荷容量 Ｖｃｃ・・・・電源電圧 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見間 田村榮− 木発珀月のフＱり今ヤージ回路の一停ｊ第１図 立より波モ今 第２図 従来 ４ワリ 第３図 ／Ｌ呆佇ｊ 剪４図
回路図、第２図はその動作を示す波形図、第３図は従来
のプリチャージ回路の一例を示す回路図、第４図は従来
のプリチャージ回路の一例を示す回路図である。 Ｉｎ・・・インバータ回路 Ｃｏ・・・コンブリメンタリイバソファ回路Ｒ６・・・
抵抗 ５・・・・ループ ｓｗｉ・・・第１のスイッチ ＳＷ２・・・第２のスイッチ ＣＬ・・・・負荷容量 Ｖｃｃ・・・・電源電圧 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見間 田村榮− 木発珀月のフＱり今ヤージ回路の一停ｊ第１図 立より波モ今 第２図 従来 ４ワリ 第３図 ／Ｌ呆佇ｊ 剪４図
Claims (1)
- 【特許請求の範囲】 直列に抵抗を接続して負荷容量のレベルを検出するル
ープが入力側に接続されるインバータ回路の出力側にコ
ンプリメンタリィバッフア回路を接続し、該コンプリメ
ンタリィバッフア回路の出力側は第１のスイッチを介し
て上記負荷容量に接続されると共に、第２のスイッチを
介して上記インバータ回路の入力側に接続されてなり、 プリチャージ動作直前には上記第１及び第２のスイッチ
は遮断状態とされ、プリチャージ動作時には上記第１及
び第２のスイッチは導通状態とされるプリチャージ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213075A JPS6369096A (ja) | 1986-09-10 | 1986-09-10 | プリチヤ−ジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213075A JPS6369096A (ja) | 1986-09-10 | 1986-09-10 | プリチヤ−ジ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6369096A true JPS6369096A (ja) | 1988-03-29 |
Family
ID=16633127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213075A Pending JPS6369096A (ja) | 1986-09-10 | 1986-09-10 | プリチヤ−ジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6369096A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212783A (ja) * | 1989-12-21 | 1992-08-04 | Bull Sa | メモリバスのプリチャージ回路 |
-
1986
- 1986-09-10 JP JP61213075A patent/JPS6369096A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212783A (ja) * | 1989-12-21 | 1992-08-04 | Bull Sa | メモリバスのプリチャージ回路 |
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