JPS6365148B2 - - Google Patents
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- Publication number
- JPS6365148B2 JPS6365148B2 JP58051878A JP5187883A JPS6365148B2 JP S6365148 B2 JPS6365148 B2 JP S6365148B2 JP 58051878 A JP58051878 A JP 58051878A JP 5187883 A JP5187883 A JP 5187883A JP S6365148 B2 JPS6365148 B2 JP S6365148B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- register
- bitmap memory
- word
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000003786 synthesis reaction Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000013598 vector Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Description
【発明の詳細な説明】
(イ) 発明の技術分野
本発明は画像表示装置に係り、特にビツトマツ
プ表示方式における高速なイメージ、ベクトル描
画方式を実現するための制御方式に関する。
プ表示方式における高速なイメージ、ベクトル描
画方式を実現するための制御方式に関する。
(ロ) 従来技術と問題点
従来、ビツトマツプ表示方式を使用した画像表
示方式においては、ビツトマツプメモリ上にベク
トルや、イメージを書き込む際に、書き込みを依
頼する側が、不必要な領域に対する書き込みによ
る表示画像の破壊を防止するために、前もつて書
き込みアドレス（ビツトマツプメモリの画素に対
応）をチエツクするようにしていた。そのため、
ソフトウエア、ないし、フアームの処理能力を消
費してしまい、高速なビツトマツプ描画が困難で
あるという欠点があつた。
示方式においては、ビツトマツプメモリ上にベク
トルや、イメージを書き込む際に、書き込みを依
頼する側が、不必要な領域に対する書き込みによ
る表示画像の破壊を防止するために、前もつて書
き込みアドレス（ビツトマツプメモリの画素に対
応）をチエツクするようにしていた。そのため、
ソフトウエア、ないし、フアームの処理能力を消
費してしまい、高速なビツトマツプ描画が困難で
あるという欠点があつた。
(ハ) 発明の目的
本発明は上記欠点を解決し、書込み依頼側にお
ける処理上のオーバヘツドを少なくし、ビツトマ
ツプメモリ上への高速な部分描画を可能とするこ
とを目的としている。
ける処理上のオーバヘツドを少なくし、ビツトマ
ツプメモリ上への高速な部分描画を可能とするこ
とを目的としている。
(ニ) 発明の構成
上記目的を達成するために本発明は、画像イメ
ージ保持機構としてビツトマツプメモリをそな
え、アクセス元装置からの書込みパターンを該ビ
ツトマツプメモリへ書込むよう構成された画像表
示装置において、上記ビツトマツプメモリにおけ
るその時点で書込み可能な部分領域を指示可能な
座標情報を保持する手段と、上記ビツトマツプメ
モリへの書込みアドレスと上記座標情報保持手段
に保持されている座標情報とを比較し当該書込み
アドレスが当該座標情報で指示される部分領域内
にあるか否かを判別するとともに当該書込みアド
レスが当該部分領域外のものであるときいずれの
方向に逸脱しているかを判別するアドレス比較手
段と、当該アドレス比較手段による比較の結果を
上記アクセス元装置に通知する手段をそなえ、上
記部分領域への書込み制御を行なうよう構成した
ことを特徴とする。
ージ保持機構としてビツトマツプメモリをそな
え、アクセス元装置からの書込みパターンを該ビ
ツトマツプメモリへ書込むよう構成された画像表
示装置において、上記ビツトマツプメモリにおけ
るその時点で書込み可能な部分領域を指示可能な
座標情報を保持する手段と、上記ビツトマツプメ
モリへの書込みアドレスと上記座標情報保持手段
に保持されている座標情報とを比較し当該書込み
アドレスが当該座標情報で指示される部分領域内
にあるか否かを判別するとともに当該書込みアド
レスが当該部分領域外のものであるときいずれの
方向に逸脱しているかを判別するアドレス比較手
段と、当該アドレス比較手段による比較の結果を
上記アクセス元装置に通知する手段をそなえ、上
記部分領域への書込み制御を行なうよう構成した
ことを特徴とする。
(ホ) 発明の実施例
第１図は本発明における実施例で使用する画面
構成を示す。
構成を示す。
図中、Ｗはラスタードツト数であり、通常２の
べき乗語に合致するドツト数が使用される。また
座標（X1，Y1），（X2，Y2）で指示される図示斜
線表示部分が、パターン書込みの可能な領域であ
ることを示す。
べき乗語に合致するドツト数が使用される。また
座標（X1，Y1），（X2，Y2）で指示される図示斜
線表示部分が、パターン書込みの可能な領域であ
ることを示す。
第２図は本発明による実施例の画面表示装置の
ブロツク図であり、図中、１は左上角座標レジス
タ、２は右下角座標レジスタ、３と４は比較器、
５はステータスレジスタ、６は第１マスク合成回
路、７は第２マスク合成回路、８はマスク回路、
９はマスクレジスタ、１１は16ビツト／語のビツ
トマツプメモリ、１２は表示制御回路、１３は表
示装置（CRT）、２０は書込みアドレス信号線、
２１はマスクパターン信号線、２２は書込みパタ
ーン信号線、２３は書込み要求信号線、２４〜２
７は座標レジスタ入力信号線、３０〜３２および
４０〜４２は各種の比較結果信号線、５０はノア
回路、５１〜５３はアンド回路、１０１，１０２
は左上角座標レジスタ１を構成する部分レジス
タ、２０１，２０２は右下角座標レジスタ２を構
成する部分レジスタである。
ブロツク図であり、図中、１は左上角座標レジス
タ、２は右下角座標レジスタ、３と４は比較器、
５はステータスレジスタ、６は第１マスク合成回
路、７は第２マスク合成回路、８はマスク回路、
９はマスクレジスタ、１１は16ビツト／語のビツ
トマツプメモリ、１２は表示制御回路、１３は表
示装置（CRT）、２０は書込みアドレス信号線、
２１はマスクパターン信号線、２２は書込みパタ
ーン信号線、２３は書込み要求信号線、２４〜２
７は座標レジスタ入力信号線、３０〜３２および
４０〜４２は各種の比較結果信号線、５０はノア
回路、５１〜５３はアンド回路、１０１，１０２
は左上角座標レジスタ１を構成する部分レジス
タ、２０１，２０２は右下角座標レジスタ２を構
成する部分レジスタである。
まず、部分書込み領域の設定は以下のようにし
て行なわれる。座標（X1，Y1）に関し、左上角
座標レジスタ１の部分レジスタ１０１には、 Ｙ・Ｗ／word＋X1／word＋Base が設定される。Baseはビツトマツプメモリの座
標（０，０）に相当する語のアドレスである。
て行なわれる。座標（X1，Y1）に関し、左上角
座標レジスタ１の部分レジスタ１０１には、 Ｙ・Ｗ／word＋X1／word＋Base が設定される。Baseはビツトマツプメモリの座
標（０，０）に相当する語のアドレスである。
他の部分レジスタ１０２には、mod（X1，
word）ビツトの０を左づめで格納する。
word）ビツトの０を左づめで格納する。
次に、座標（X2，Y2）に関して、右下角座標
レジスタ２の部分レジスタ２０１には、 Y2・Ｗ／word＋X2／word＋Base が設定される。
レジスタ２の部分レジスタ２０１には、 Y2・Ｗ／word＋X2／word＋Base が設定される。
他の部分レジスタ２０２には、word−１−
mod（X2，word）ビツトの０を右づめで格納す
る。
mod（X2，word）ビツトの０を右づめで格納す
る。
ここで、Ｗ／wordの値は２のべき乗の値とな
るようなＷ，word数がとられる。例としてはＷ
＝1024（ドツト）word＝16（ビツト／語）をとる。
この操作により部分レジスタ１０１には左上の角
のドツトを含む語アドレスが、部分レジスタ１０
２にはその語内での書き替え可能なビツトをON
としたマスク値が、同様に部分レジスタ２０１に
は右下の角のドツトを含む語アドレスが、部分レ
ジスタ２０２にはその語内での書き替え可能なビ
ツトをONとしてマスク値が格納される。この操
作は通常書き替え可能領域を設定しなおす時点で
１回だけ行なえばよい。
るようなＷ，word数がとられる。例としてはＷ
＝1024（ドツト）word＝16（ビツト／語）をとる。
この操作により部分レジスタ１０１には左上の角
のドツトを含む語アドレスが、部分レジスタ１０
２にはその語内での書き替え可能なビツトをON
としたマスク値が、同様に部分レジスタ２０１に
は右下の角のドツトを含む語アドレスが、部分レ
ジスタ２０２にはその語内での書き替え可能なビ
ツトをONとしてマスク値が格納される。この操
作は通常書き替え可能領域を設定しなおす時点で
１回だけ行なえばよい。
次に、この状態でビツトマツプメモリ上に、あ
るパターンを書き込む事とする。その場合、書き
込むべき領域のアドレスを第２図の書込みアドレ
ス信号線２０に、その語内での書き込みを希望す
る場所を指定するためのパターンをマスクパター
ン信号線２１に、書き込まれるパターンを書き込
みパターン信号線２２に、書き込み要求信号を書
込み要求信号線２３に与える。すると、書き込み
アドレスは比較器３により左上角座標レジスタの
部分レジスタ１０１と比較され、そのアドレスは
どの状態かを確認する。すなわち、書き込みアド
レスのＹ部がY1未満であると信号線３２がONと
なりＹの減少方向で書き込み不可となつた事を示
し、Ｘ部がX1未満であると、信号線３１がONと
なり、Ｘの減少方向で書き込み不可となつた事を
示す。信号線３１，３２共にONとなる場合も存
在する。また、Ｙ部が条件を満たし（Ｙ≧Y1）
かつ、Ｘ部がＸ＝X1である場合は境界に位置す
る語として信号線３０がONとなる。
るパターンを書き込む事とする。その場合、書き
込むべき領域のアドレスを第２図の書込みアドレ
ス信号線２０に、その語内での書き込みを希望す
る場所を指定するためのパターンをマスクパター
ン信号線２１に、書き込まれるパターンを書き込
みパターン信号線２２に、書き込み要求信号を書
込み要求信号線２３に与える。すると、書き込み
アドレスは比較器３により左上角座標レジスタの
部分レジスタ１０１と比較され、そのアドレスは
どの状態かを確認する。すなわち、書き込みアド
レスのＹ部がY1未満であると信号線３２がONと
なりＹの減少方向で書き込み不可となつた事を示
し、Ｘ部がX1未満であると、信号線３１がONと
なり、Ｘの減少方向で書き込み不可となつた事を
示す。信号線３１，３２共にONとなる場合も存
在する。また、Ｙ部が条件を満たし（Ｙ≧Y1）
かつ、Ｘ部がＸ＝X1である場合は境界に位置す
る語として信号線３０がONとなる。
同時に、同一書き込みアドレスが比較器４によ
り右下角座標レジスタの部分レジスタ２０１と比
較される。この場合も同様で、書き込みアドレス
のＹ部がＹ＞Y2であると信号線４２がONとな
り、Ｘ＞X2であると信号線４１がONとなり、Ｙ
≦Y2でかつＸ＝X1である場合は信号線４０が
ONとなる。
り右下角座標レジスタの部分レジスタ２０１と比
較される。この場合も同様で、書き込みアドレス
のＹ部がＹ＞Y2であると信号線４２がONとな
り、Ｘ＞X2であると信号線４１がONとなり、Ｙ
≦Y2でかつＸ＝X1である場合は信号線４０が
ONとなる。
次にこの結果をもとにレジスタ１０２とレジス
タ２０２のマスク値が第１マスク合成回路６に入
り、マスクパターンの調整が行なわれる。ここ
で、信号線３０と４０のどちらもOFFであると
第１マスク合成回路６の出力は全ビツト（16ビツ
ト）ONのパターンとなる。信号線３０のみが
ONの場合はレジスタ１０２の値のみが出力さ
れ、信号線４０のみがONの場合は、レジスタ２
０２の値のみが出力される。信号線３０と４０が
共にONの場合はレジスタ１０２と２０２の合成
（AND）が行なわれ、出力される。
タ２０２のマスク値が第１マスク合成回路６に入
り、マスクパターンの調整が行なわれる。ここ
で、信号線３０と４０のどちらもOFFであると
第１マスク合成回路６の出力は全ビツト（16ビツ
ト）ONのパターンとなる。信号線３０のみが
ONの場合はレジスタ１０２の値のみが出力さ
れ、信号線４０のみがONの場合は、レジスタ２
０２の値のみが出力される。信号線３０と４０が
共にONの場合はレジスタ１０２と２０２の合成
（AND）が行なわれ、出力される。
次にこの第１マスク合成回路６の出力とマスク
パターンが第２マスク合成回路７に供給され、２
つのマスク値の合成（AND）が行なわれ、第２
マスク合成回路７の出力となる。またここで、同
時にチエツクが行なわれ、第１マスク合成回路６
の出力の中で、OFFとなつている部分に対応す
るマスクレジスタ９の出力がONとなつている場
合は、書き込み可能長方形の外側にまたがつた書
き込みのため、そのことを通知するためのステー
タスレジスタ５に表示する。
パターンが第２マスク合成回路７に供給され、２
つのマスク値の合成（AND）が行なわれ、第２
マスク合成回路７の出力となる。またここで、同
時にチエツクが行なわれ、第１マスク合成回路６
の出力の中で、OFFとなつている部分に対応す
るマスクレジスタ９の出力がONとなつている場
合は、書き込み可能長方形の外側にまたがつた書
き込みのため、そのことを通知するためのステー
タスレジスタ５に表示する。
次に、こうして得られた最終的マスク値に従つ
てビツトマツプメモリ１１に書き込みパターン信
号線22経由のパターン部分書き出しが行なわれ
る。しかし、信号線３１，３２，４１，４２のど
れかがONの場合は、語のレベルで領域外である
ため、ビツトマツプメモリに対する書き込み動作
は行なわれない。
てビツトマツプメモリ１１に書き込みパターン信
号線22経由のパターン部分書き出しが行なわれ
る。しかし、信号線３１，３２，４１，４２のど
れかがONの場合は、語のレベルで領域外である
ため、ビツトマツプメモリに対する書き込み動作
は行なわれない。
このようにして、書き込まれたパターンは表示
制御回路１２を経由して表示装置１３（一般に
CRT）に送られ、人間の目に見える形に表示さ
れる。
制御回路１２を経由して表示装置１３（一般に
CRT）に送られ、人間の目に見える形に表示さ
れる。
一方、この書き込み動作の結果はステータスレ
ジスタ５に反映され、この書き込み動作を依頼し
たプロセツサはこのレジスタを読み、チエツクす
ることにより、どの方向へはずれた書き込みかを
判断することができ、その方向へのそれ以上の書
き込み動作を停止することができる。それによ
り、無用な描画動作を減少させることができる。
ジスタ５に反映され、この書き込み動作を依頼し
たプロセツサはこのレジスタを読み、チエツクす
ることにより、どの方向へはずれた書き込みかを
判断することができ、その方向へのそれ以上の書
き込み動作を停止することができる。それによ
り、無用な描画動作を減少させることができる。
第２図のの実施例はビツトマツプメモリの構成
として、深さ方向（表示画素１ドツト当りの情報
量）は１ビツトとし、横方向の複数画素を集め、
１語としている。一方、深さ方向を複数ビツトと
し、それを１語、すなわち、１語／１画素とする
方式もある。この方式によると、カラー表示、多
レベル輝度表示等が行なえる。この構成におい
て、本発明を適用すると、マスク関係の部分、す
なわち符号１０２，２０２，６，７，８の部分は
不必要となり、従つて信号線３０，４０も不必要
となる。
として、深さ方向（表示画素１ドツト当りの情報
量）は１ビツトとし、横方向の複数画素を集め、
１語としている。一方、深さ方向を複数ビツトと
し、それを１語、すなわち、１語／１画素とする
方式もある。この方式によると、カラー表示、多
レベル輝度表示等が行なえる。この構成におい
て、本発明を適用すると、マスク関係の部分、す
なわち符号１０２，２０２，６，７，８の部分は
不必要となり、従つて信号線３０，４０も不必要
となる。
(ヘ) 発明の効果
本発明によれば、ビツトマツプメモリにパター
ンを書き込む場合のプロセツサ側による領域チエ
ツクが不必要となり、また書き込みに欠敗した方
向を知る事ができるため、描画を制御するプロセ
ツサ側の負荷を減少させることができる。
ンを書き込む場合のプロセツサ側による領域チエ
ツクが不必要となり、また書き込みに欠敗した方
向を知る事ができるため、描画を制御するプロセ
ツサ側の負荷を減少させることができる。
第１図は本発明における実施例で使用する画面
構成を示す図、第２図は本発明による実施例の画
面表示装置のブロツク図である。 第２図において、１は左上角座標レジスタ、２
は右下角座標レジスタ、３と４は比較器、５はス
テータスレジスタ、１１はビツトマツプメモリで
ある。
構成を示す図、第２図は本発明による実施例の画
面表示装置のブロツク図である。 第２図において、１は左上角座標レジスタ、２
は右下角座標レジスタ、３と４は比較器、５はス
テータスレジスタ、１１はビツトマツプメモリで
ある。
Claims (1)
- １ 画像イメージ保持機構としてビツトマツプメ
モリをそなえ、アクセス元装置からの書込みパタ
ーンを該ビツトマツプメモリへ書込むよう構成さ
れた画像表示装置において、上記ビツトマツプメ
モリにおけるその時点で書込み可能な部分領域を
指示可能な座標情報を保持する手段と、上記ビツ
トマツプメモリへの書込みアドレスと上記座標情
報保持手段に保持されている座標情報とを比較し
当該書込みアドレスが当該座標情報で指示される
部分領域内にあるか否かを判別するとともに当該
書込みアドレスが当該部分領域外のものであると
きいずれの方向に逸脱しているかを判別するアド
レス比較手段と、当該アドレス比較手段による比
較の結果を上記アクセス元装置に通知する手段を
そなえ、上記部分領域への書込み制御を行なうよ
う構成したことを特徴とするビツトマツプメモリ
書込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051878A JPS59176775A (ja) | 1983-03-28 | 1983-03-28 | ビツトマツプメモリ書込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051878A JPS59176775A (ja) | 1983-03-28 | 1983-03-28 | ビツトマツプメモリ書込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176775A JPS59176775A (ja) | 1984-10-06 |
| JPS6365148B2 true JPS6365148B2 (ja) | 1988-12-14 |
Family
ID=12899135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051878A Granted JPS59176775A (ja) | 1983-03-28 | 1983-03-28 | ビツトマツプメモリ書込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176775A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206872A (ja) * | 1987-02-24 | 1988-08-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
-
1983
- 1983-03-28 JP JP58051878A patent/JPS59176775A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59176775A (ja) | 1984-10-06 |
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