JPS59176775A - ビツトマツプメモリ書込み制御方式 - Google Patents
ビツトマツプメモリ書込み制御方式Info
- Publication number
- JPS59176775A JPS59176775A JP58051878A JP5187883A JPS59176775A JP S59176775 A JPS59176775 A JP S59176775A JP 58051878 A JP58051878 A JP 58051878A JP 5187883 A JP5187883 A JP 5187883A JP S59176775 A JPS59176775 A JP S59176775A
- Authority
- JP
- Japan
- Prior art keywords
- write
- register
- bitmap memory
- address
- coordinate information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は画像表示装置に係り、特にビットマツプ表示方
式における高速なイメージ、ベクトル描画方式を実現す
るための制御方式に関する。
式における高速なイメージ、ベクトル描画方式を実現す
るための制御方式に関する。
（ロ）従来技術と問題点
従来、ビットマツプ表示方式を使用した画像表示方式に
おいては、ビットマツプメモリ上にベクトルや、イメー
ジを書き込む際に、書き込みを依頼する側が、不必要な
領域に対する書き込みによる表示画像の破壊を防止する
ために１前もって書キ込ミアドレス（ビットマツプメモ
リの画素に対応）をチェックするようにしていた。その
ため、ソフトウェア、ないし、ファームの処理能力を消
費してしまい、高速なビットマツプ描画が困難であると
いう欠点があった。
おいては、ビットマツプメモリ上にベクトルや、イメー
ジを書き込む際に、書き込みを依頼する側が、不必要な
領域に対する書き込みによる表示画像の破壊を防止する
ために１前もって書キ込ミアドレス（ビットマツプメモ
リの画素に対応）をチェックするようにしていた。その
ため、ソフトウェア、ないし、ファームの処理能力を消
費してしまい、高速なビットマツプ描画が困難であると
いう欠点があった。
（ハ）発明の目的
本発明は上記欠点を解決し、書込み依頼側における処理
上のオーバヘッドを少なくシ、ビクトマラグメモリ土へ
の尚運７＋：那労猫匝奢可能とすることを目的としてい
る。
上のオーバヘッドを少なくシ、ビクトマラグメモリ土へ
の尚運７＋：那労猫匝奢可能とすることを目的としてい
る。
（Ａ 発明の構成
上記目的を達成するために本発明は、画像イメージ保持
ＦＰとしてビットマツプメモリを七々え、アクセス元装
置からの書込みパターンを該ビットマツプメモリへ？込
むよう構成された画像表示装置において、上記ビットマ
ツプメモリにお゛けるその時点で？込み可能な部分領吠
を指示可能な座標情報を保持する手段と、上記ビットマ
ツプメモリへの書込みアドレスと上記座標情報保持手段
に保持されている外押情報とを比較し尚該チ込みアドレ
スが尚該座標情報で指示される部分領域内にあるか否か
を判別するとともに尚該噛込みアドレスが尚該部分領域
外のものであるときいずれの方向に逸脱しているかを判
別するアドレス比較手段と、当該アドレス比較手段によ
る比較の結果を上記アクセス元装置に通知する手段をそ
なえ、上記部分領域への書込み制御を行なうよう構成し
たことをｆｉ−徴とする。
ＦＰとしてビットマツプメモリを七々え、アクセス元装
置からの書込みパターンを該ビットマツプメモリへ？込
むよう構成された画像表示装置において、上記ビットマ
ツプメモリにお゛けるその時点で？込み可能な部分領吠
を指示可能な座標情報を保持する手段と、上記ビットマ
ツプメモリへの書込みアドレスと上記座標情報保持手段
に保持されている外押情報とを比較し尚該チ込みアドレ
スが尚該座標情報で指示される部分領域内にあるか否か
を判別するとともに尚該噛込みアドレスが尚該部分領域
外のものであるときいずれの方向に逸脱しているかを判
別するアドレス比較手段と、当該アドレス比較手段によ
る比較の結果を上記アクセス元装置に通知する手段をそ
なえ、上記部分領域への書込み制御を行なうよう構成し
たことをｆｉ−徴とする。
（ホ）発明の実施例
第１図は本発明における実施例で使用する画面構成を示
す。
す。
図中、Ｗはラスタードツト数であシ、通常２のべき乗語
に合致するドツト数が使用される。また座標（Ｌ 、ｙ
＋）、 （Ｘ２．Ｙ２ ）で指定される図示金１線表示
部分が、バクーン書込みの可能な領域であることを示す
。
に合致するドツト数が使用される。また座標（Ｌ 、ｙ
＋）、 （Ｘ２．Ｙ２ ）で指定される図示金１線表示
部分が、バクーン書込みの可能な領域であることを示す
。
第２図σ本発萌による実施例の画面表示装置のブロック
図であり、図中、■は左上角座標レジスタ、２は右下角
座標レジスタ、３と４は比較器、５はステータスレジス
タ、６は第１マスク合成回路、７は第２マスク合成回路
、８はマスク回路、９はマスクレジスタ、１１は１６ビ
ツト／語のビットマツプメモリ、１２は光示制御回路、
１３は表示装ｆｉ （ＣＲ，Ｔ）、２０は１：込みアド
レス信号線、２１はマスクパターン信号線、２２は書込
みノ（ターン信号線、２３は書込み要求信号線、２４〜
２７は座標レジスタ入力信号線、３０〜３２および４０
ｉ４２は各種の比較結果信号線、５０はノア回路、５１
〜５３はアンド回路、１０１，１０２は左上角座標レジ
スタ１を構成する部分レジスタ、２０１，２０２は右下
角座標レジスタ２を構成する部分レジスタである。
図であり、図中、■は左上角座標レジスタ、２は右下角
座標レジスタ、３と４は比較器、５はステータスレジス
タ、６は第１マスク合成回路、７は第２マスク合成回路
、８はマスク回路、９はマスクレジスタ、１１は１６ビ
ツト／語のビットマツプメモリ、１２は光示制御回路、
１３は表示装ｆｉ （ＣＲ，Ｔ）、２０は１：込みアド
レス信号線、２１はマスクパターン信号線、２２は書込
みノ（ターン信号線、２３は書込み要求信号線、２４〜
２７は座標レジスタ入力信号線、３０〜３２および４０
ｉ４２は各種の比較結果信号線、５０はノア回路、５１
〜５３はアンド回路、１０１，１０２は左上角座標レジ
スタ１を構成する部分レジスタ、２０１，２０２は右下
角座標レジスタ２を構成する部分レジスタである。
まず、部分才込み領域の設定は以下のようにして行左わ
れる。叱標（Ｘ＋ 、、Ｙｔ ）に１４１−左上角座標
レジスタｌの部分レジスタ１０１には、Ｙ ・Ｗ／ ｗ
ｏｒｄ 十Ｘ＋ １ｗｏｒｄ ＋Ｂａ５ｅが設定される
。１３ ａ ｓ ｅはビットマツプメモリの座標（０，
０）に和尚する語のアドレスである。
れる。叱標（Ｘ＋ 、、Ｙｔ ）に１４１−左上角座標
レジスタｌの部分レジスタ１０１には、Ｙ ・Ｗ／ ｗ
ｏｒｄ 十Ｘ＋ １ｗｏｒｄ ＋Ｂａ５ｅが設定される
。１３ ａ ｓ ｅはビットマツプメモリの座標（０，
０）に和尚する語のアドレスである。
他の部分レジスタ１０２には、ｍｏｄ （Ｘ、、ｗｏｒ
ｄ）ビットの０を左づめで格納する。
ｄ）ビットの０を左づめで格納する。
次に、座標（ｘ、 ｌ ｙ２）に関して、右下角座標レ
ジスタ２の部分レジスタ２０１には、Ｙ２ ＠ Ｗ／
ｗｏｒｄ ＋ Ｘ２／ ｗｏｒｃｌ ＋Ｂａ５ｅが設定
される。
ジスタ２の部分レジスタ２０１には、Ｙ２ ＠ Ｗ／
ｗｏｒｄ ＋ Ｘ２／ ｗｏｒｃｌ ＋Ｂａ５ｅが設定
される。
・池の部分レジスタ２０２には、ｗｏｒｄ −１−ｍａ
ｄ（Ｘ７． ｗｏｒｄ ）ビットの０を右づめで格納す
る。
ｄ（Ｘ７． ｗｏｒｄ ）ビットの０を右づめで格納す
る。
ここで、Ｗ／ｗｏｒｄの値は２のべき乗の値となるより
なＷ、 ｗｏｒｄ数がとられる。例としてはＷ＝１０２
４ （ドツト）ｗｏｒｄ＝１６ （ビット７語）をとる
。
なＷ、 ｗｏｒｄ数がとられる。例としてはＷ＝１０２
４ （ドツト）ｗｏｒｄ＝１６ （ビット７語）をとる
。
この操作によシ部分レジスタ１０１には左上の角のドツ
トを含む語アドレスが、部分レジスタ１０２にはその胎
内での書き替え可能なビットをＯＮとしたマスク値が、
同様に部分レジスタ２０１には右下の角のドツトを含む
語アドレスが、部分レジスタ２０２にはその胎内での書
き替え可能なビットをＯＮとしてマスク値が格納される
。この操作は通常書き渇・え可能領域を設定しなおす時
点で１回だけ行々えはよい。
トを含む語アドレスが、部分レジスタ１０２にはその胎
内での書き替え可能なビットをＯＮとしたマスク値が、
同様に部分レジスタ２０１には右下の角のドツトを含む
語アドレスが、部分レジスタ２０２にはその胎内での書
き替え可能なビットをＯＮとしてマスク値が格納される
。この操作は通常書き渇・え可能領域を設定しなおす時
点で１回だけ行々えはよい。
次に、この状態でビットマツプメモリ上に、あるパター
ンを書き込む事とする。その場合、書き込むべき領域の
アドレスを紀２圀の書込みアドレス信号線２０に、その
胎内での書き込みを倹望する場所を指定するためのパタ
ーンをマスクツくターン信号線２１に、薔き込まれるパ
ターンを書き込みパターン信号ｈ２２に、書き込み要求
信号を書込み要求信号線２３に与える。すると、書き込
みアドレスは比較器３によシ左上角座標レジスタの部分
レジスタ１０１と比較され、そのアドレスはどの状態か
を確認する。すなわち、響き込みアドレスのＹ部が７８
未満であると信号線３２がＯＮ七なシＹの減少方向で書
き込み不可と々った事を示し、Ｘ部がＸ１未満であると
、信号線３１がＯＮとな勺、Ｘの減少方向で書き込み不
用となった事を示す。
ンを書き込む事とする。その場合、書き込むべき領域の
アドレスを紀２圀の書込みアドレス信号線２０に、その
胎内での書き込みを倹望する場所を指定するためのパタ
ーンをマスクツくターン信号線２１に、薔き込まれるパ
ターンを書き込みパターン信号ｈ２２に、書き込み要求
信号を書込み要求信号線２３に与える。すると、書き込
みアドレスは比較器３によシ左上角座標レジスタの部分
レジスタ１０１と比較され、そのアドレスはどの状態か
を確認する。すなわち、響き込みアドレスのＹ部が７８
未満であると信号線３２がＯＮ七なシＹの減少方向で書
き込み不可と々った事を示し、Ｘ部がＸ１未満であると
、信号線３１がＯＮとな勺、Ｘの減少方向で書き込み不
用となった事を示す。
信号線３１．３２共にＯＮとなる場合も存在する。
また、Ｙ部が条件を満たしくＹ≧Ｙ＋）かつ、Ｘ部がＸ
−Ｘ、である場合は境界に位置する語として信号線３０
がＯＮとなる。
−Ｘ、である場合は境界に位置する語として信号線３０
がＯＮとなる。
同時に、同−薯き込みアドレスが比較器４により右下角
座標レジスタの部分レジスタ２０１と比較される。この
場合も同様で、囁き込みアドレスのＹ部がＹ ＞ Ｙ
２であると信号線４２がＯＮとなシ、Ｘ＞Ｘ２でちると
信号線４１がＯＮとなシ、Ｙ≦Ｙ。
座標レジスタの部分レジスタ２０１と比較される。この
場合も同様で、囁き込みアドレスのＹ部がＹ ＞ Ｙ
２であると信号線４２がＯＮとなシ、Ｘ＞Ｘ２でちると
信号線４１がＯＮとなシ、Ｙ≦Ｙ。
でかつＸ＝Ｘ、である場合゛は、信号線４ｏがＯＮとな
る。
る。
次にこの結果をもとにレジスタ１０２とレジスタ２０２
のマスク値が第１マスク合成回路６に入シ、マスクパタ
ーンの調整が行なわれる。ここで、信号線３０と４０の
どちらもＯＦＦであると第］ＯＮのパターンとなる。信
号線３ｏのみがＯＮの場合はレジスタ１０２の値のみが
出力され、信号線４０のみがＯＮの場合は、レジスタ２
０２の値のみが出力される。信号線３ｏと４０が共にＯ
Ｎの場合はレジスタ１０２と２０２の合成（ＡＮＤ）が
行なわれ、出力される。
のマスク値が第１マスク合成回路６に入シ、マスクパタ
ーンの調整が行なわれる。ここで、信号線３０と４０の
どちらもＯＦＦであると第］ＯＮのパターンとなる。信
号線３ｏのみがＯＮの場合はレジスタ１０２の値のみが
出力され、信号線４０のみがＯＮの場合は、レジスタ２
０２の値のみが出力される。信号線３ｏと４０が共にＯ
Ｎの場合はレジスタ１０２と２０２の合成（ＡＮＤ）が
行なわれ、出力される。
次にこの第１マスク合成回路６の出力とマスクパターン
が第２マスク合成回路７に供給され、２つのマスク値の
合成（ＡＮＤ）が行なわれ、第２マスク合成回路７の出
力となる。またここで、同時にチェックが行なわれ、第
ｌマスク合成回路６の出力の中で、ＯＦＦとなっている
部分に対応するマスクレジスタ９ｄ出方がＯＮとなって
いる場合は、喪−き込み可能長刀形の外側にまたがった
書き込みのため、そのことを通知するためのステータス
レジスタ５に表示する。
が第２マスク合成回路７に供給され、２つのマスク値の
合成（ＡＮＤ）が行なわれ、第２マスク合成回路７の出
力となる。またここで、同時にチェックが行なわれ、第
ｌマスク合成回路６の出力の中で、ＯＦＦとなっている
部分に対応するマスクレジスタ９ｄ出方がＯＮとなって
いる場合は、喪−き込み可能長刀形の外側にまたがった
書き込みのため、そのことを通知するためのステータス
レジスタ５に表示する。
次に１こうして得られた最終的マスク値に従ってビット
マツプメモリ１１に曹き込みパターン信号線２２経由の
パターン部分書き出しが行なわれる０しかし、信号線３
１，３２，４１．４２のどれかが０．、Ｎの場合に、語
のレベルで領域外でちるため、ビットマツプメモリに対
する書き込み動作は行なわれない。
マツプメモリ１１に曹き込みパターン信号線２２経由の
パターン部分書き出しが行なわれる０しかし、信号線３
１，３２，４１．４２のどれかが０．、Ｎの場合に、語
のレベルで領域外でちるため、ビットマツプメモリに対
する書き込み動作は行なわれない。
このようにして、壱き込まれたパターンは表示制御回路
１２を経由して表示装置１３（一般にＣＲＴ）に送られ
、人間の目に見える形に表示される。
１２を経由して表示装置１３（一般にＣＲＴ）に送られ
、人間の目に見える形に表示される。
一方、この書き込み動作の結果はステータスレジスタ５
に反映され、この書き込み動作を依頼したプロセッサは
このレジスタを読み、チェックすることによシ、どの方
向へにずれた書き込みかを判断することができ、その方
向へのそれ以上の智と込み動作を停止することができる
。それにより、無用な描画動作を減少させることができ
る。
に反映され、この書き込み動作を依頼したプロセッサは
このレジスタを読み、チェックすることによシ、どの方
向へにずれた書き込みかを判断することができ、その方
向へのそれ以上の智と込み動作を停止することができる
。それにより、無用な描画動作を減少させることができ
る。
第、２図の実施例はビットマツプメモリの構成として、
深さ方向（表示画素１ドツト当シの情報量）ｊｄ１ビッ
トとし、横方向の検数画素を拒め、ｌ＠とじている。一
方、深さ方向を’４Ａ ｔｑビットとし、それを１語、
すなわち、ｌｉ／１画素とする方式もある。この方式に
よると、カラー表示、多レベル表具ル：茨示的−が行な
える。この構成において、本発明を適用すると、マスク
関係の部分、す力わち符号１０２，２０２，６，７．８
の部分に不必要とカリ、従って信号線３０．４０も不必
要となる。
深さ方向（表示画素１ドツト当シの情報量）ｊｄ１ビッ
トとし、横方向の検数画素を拒め、ｌ＠とじている。一
方、深さ方向を’４Ａ ｔｑビットとし、それを１語、
すなわち、ｌｉ／１画素とする方式もある。この方式に
よると、カラー表示、多レベル表具ル：茨示的−が行な
える。この構成において、本発明を適用すると、マスク
関係の部分、す力わち符号１０２，２０２，６，７．８
の部分に不必要とカリ、従って信号線３０．４０も不必
要となる。
（へ）発明の効果
本発明によれば、ビットマツプメモリにパターンを杏き
込む場合のクロセッサ側によ−る領域チェックが不必要
となり、また蓉き込みに矢数した方向を知る事ができる
ため、描画を制御するプロセッサ側の負荷を減少させる
ことができる。
込む場合のクロセッサ側によ−る領域チェックが不必要
となり、また蓉き込みに矢数した方向を知る事ができる
ため、描画を制御するプロセッサ側の負荷を減少させる
ことができる。
第１図は本発明における実施例で使用する画面構成を示
す図、第２図は本発明による実施例の画面表示装置のブ
ロック図である。 第２図において、Ｊは左上角座標レジスタ、２は右下角
座標レジスタ、３と４は比較器、５はステータスレジス
タ、１１はビットマツプメモリである。
す図、第２図は本発明による実施例の画面表示装置のブ
ロック図である。 第２図において、Ｊは左上角座標レジスタ、２は右下角
座標レジスタ、３と４は比較器、５はステータスレジス
タ、１１はビットマツプメモリである。
Claims (1)
- 画像イメー゛ジ保持機構としてビットマツプメモリをそ
なえ、アクセス元装置からの書込みパターンを該ビット
マツプメモリへ書込むよう構成された画像表示装置にお
いて、上記ビットマツプメモリにおけるその時点で書込
み可能な部分領域を指示可能な座標情報を保持する手段
と、上記ビットマツプメモリへの書込みアドレスと上記
座標情報保持手段に保持されている座標情報とを比較し
当該書込みアドレスが当該座標情報で指示される部分領
域内にあるか否かを判別するとともに当該′書込みアド
レスが当該部分領域外のものであるときイスれの方向に
逸脱しているかを判別するアドレス比較手段と、当該ア
ドレス比較手段による比較の結果を上記アクセス元装置
に通知する手段をそなえ、上記部分領域への書込み制御
を行なうよう構成したことを特徴とするビットマツプメ
モリ書込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051878A JPS59176775A (ja) | 1983-03-28 | 1983-03-28 | ビツトマツプメモリ書込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051878A JPS59176775A (ja) | 1983-03-28 | 1983-03-28 | ビツトマツプメモリ書込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176775A true JPS59176775A (ja) | 1984-10-06 |
| JPS6365148B2 JPS6365148B2 (ja) | 1988-12-14 |
Family
ID=12899135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051878A Granted JPS59176775A (ja) | 1983-03-28 | 1983-03-28 | ビツトマツプメモリ書込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206872A (ja) * | 1987-02-24 | 1988-08-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
-
1983
- 1983-03-28 JP JP58051878A patent/JPS59176775A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206872A (ja) * | 1987-02-24 | 1988-08-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6365148B2 (ja) | 1988-12-14 |
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