JPS6363088A - プロポ−シヨナルスペ−シング表示方法及び装置 - Google Patents
プロポ−シヨナルスペ−シング表示方法及び装置Info
- Publication number
- JPS6363088A JPS6363088A JP61208758A JP20875886A JPS6363088A JP S6363088 A JPS6363088 A JP S6363088A JP 61208758 A JP61208758 A JP 61208758A JP 20875886 A JP20875886 A JP 20875886A JP S6363088 A JPS6363088 A JP S6363088A
- Authority
- JP
- Japan
- Prior art keywords
- character
- display
- cycle
- cpu
- sequencer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 8
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 9
- 239000011295 pitch Substances 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/24—Generation of individual character patterns
- G09G5/243—Circuits for displaying proportional spaced characters or for kerning
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
童栗上■肌凧立団
本発明は、ディスプレイ画面に、文字の種類に応じたス
ペースで表示するためのプロボーショナルスペーシング
（以下、ＰＳという。）表示方法及び装置に関する。
ペースで表示するためのプロボーショナルスペーシング
（以下、ＰＳという。）表示方法及び装置に関する。
従来夏技班
例えば、文書編集機能をもち、画像ディスプレイとタイ
プライタ−とを備えた英文ワードプロセッサにおいて、
画像ディスプレイは、各文字とも定ピツチで表示するの
が一般的であるが、一方、タイプライタ−はＰＳフォン
トを選べば、文字の種類に応じた文字幅で、見た目に奇
麗な印字を行うことができる。
プライタ−とを備えた英文ワードプロセッサにおいて、
画像ディスプレイは、各文字とも定ピツチで表示するの
が一般的であるが、一方、タイプライタ−はＰＳフォン
トを選べば、文字の種類に応じた文字幅で、見た目に奇
麗な印字を行うことができる。
Ｈが解２ しようとする間 占
このため、上記英文ワードプロセッサを使用する場合に
次のような問題がある。
次のような問題がある。
即ち、タイプライタ−においてＰＳフォントを選ぶと、
各行の文字数が文字の種類によって異なるので、これを
ディスプレイ上に表示すると、定ピツチ表示を行う関係
上、各行の右端が不揃いとなり、見栄えが悪くなる。つ
まり、オペレータにとってディスプレイ上には印字と同
じ状態で表示されるのが文書作成上便利であるが、上記
のワードプロセッサでは印字は各行とも右端が揃うが、
ディスプレイ上では右端が不揃いとなり、使い勝手が悪
いという問題があった。
各行の文字数が文字の種類によって異なるので、これを
ディスプレイ上に表示すると、定ピツチ表示を行う関係
上、各行の右端が不揃いとなり、見栄えが悪くなる。つ
まり、オペレータにとってディスプレイ上には印字と同
じ状態で表示されるのが文書作成上便利であるが、上記
のワードプロセッサでは印字は各行とも右端が揃うが、
ディスプレイ上では右端が不揃いとなり、使い勝手が悪
いという問題があった。
このようなワードプロセッサにおいて、ディスプレイ上
にも文字の種類に応じた文字幅で表示する、いわゆるＰ
Ｓ表表示式が開発されつつあるが、文字によってドツト
クロックの周波数を変えるといった極めて回路的に複雑
で高価につく方法であり、実用上問題もある。
にも文字の種類に応じた文字幅で表示する、いわゆるＰ
Ｓ表表示式が開発されつつあるが、文字によってドツト
クロックの周波数を変えるといった極めて回路的に複雑
で高価につく方法であり、実用上問題もある。
本発明はこのような点に鑑み、簡単且つ安価にｐｓ表示
が可能なｐｓ表示方法及び装置を提供することを目的と
している。
が可能なｐｓ表示方法及び装置を提供することを目的と
している。
山 寺を解決するための
上記目的を達成するため、本発明のｐｓ表示方法は、１
キャラクタ−の表示サイクルを表示シーケンサ−サイク
ルとＣＰＵサイクルとで構成し、かつ表示シーケンサ−
サイクルをビデオＲＡＭのアクセスに必要な時間に固定
し、一方、ＣＰＵサイクルをキャラクタ−の文字幅に応
じて変化させることを特徴としている。
キャラクタ−の表示サイクルを表示シーケンサ−サイク
ルとＣＰＵサイクルとで構成し、かつ表示シーケンサ−
サイクルをビデオＲＡＭのアクセスに必要な時間に固定
し、一方、ＣＰＵサイクルをキャラクタ−の文字幅に応
じて変化させることを特徴としている。
又、本発明のＰＳ表示装置はプロポーショナルスペーシ
ング表示のためのアドレスカウンタを含む表示シーケン
サと、 ビデオＲＡＭと、 該ビデオＲＡ Ｍから出力されるキャラクタ−コードに
基づき文字ビットデータを発生するキャラクタ−ジェネ
レータと、 前記ビデオＲＡＭから出力するキャラクラ−コードから
文字幅に変換するテーブルを備えたＰＳデコードメモリ
と、 １キャラクタ−表示サイクルが表示シーケンサ−サイク
ルとＣＰＵサイクルで構成されるキャラクタ−クロック
を発生すると共に、各表示サイクルにおいてＣＰＵサイ
クルを、ＰＳデコードメモリから出力される文字幅デー
タに対応して長短変化させるキャラクタ−クロック発生
回路と、前記キャラクタ−ジェネレータが発生する文字
ビットパターンを表示シーケンサからの指示に基づき画
面上所定の位置に表示するディスプレイとを備え、ビデ
オＲＡＭがキャラクタ−クロックの表示シーケンササイ
クルの期間に前記アドレスカウンタによってアクセスさ
れ、ＣＰＬＪサイクルの期間にＣＰＵによってアクセス
されることを特徴としている。
ング表示のためのアドレスカウンタを含む表示シーケン
サと、 ビデオＲＡＭと、 該ビデオＲＡ Ｍから出力されるキャラクタ−コードに
基づき文字ビットデータを発生するキャラクタ−ジェネ
レータと、 前記ビデオＲＡＭから出力するキャラクラ−コードから
文字幅に変換するテーブルを備えたＰＳデコードメモリ
と、 １キャラクタ−表示サイクルが表示シーケンサ−サイク
ルとＣＰＵサイクルで構成されるキャラクタ−クロック
を発生すると共に、各表示サイクルにおいてＣＰＵサイ
クルを、ＰＳデコードメモリから出力される文字幅デー
タに対応して長短変化させるキャラクタ−クロック発生
回路と、前記キャラクタ−ジェネレータが発生する文字
ビットパターンを表示シーケンサからの指示に基づき画
面上所定の位置に表示するディスプレイとを備え、ビデ
オＲＡＭがキャラクタ−クロックの表示シーケンササイ
クルの期間に前記アドレスカウンタによってアクセスさ
れ、ＣＰＬＪサイクルの期間にＣＰＵによってアクセス
されることを特徴としている。
作 用
１キャラクタ−の表示サイクルが表示文字の文字幅を決
定する０本発明ではこの表示サイクルをＣＰＵサイクル
の期間によって調整し、ＰＳ表示を行う。この場合、文
字幅によってはＣＰＵサイクルの期間が短くなり、ＣＰ
Ｕのアクセスに必要な時間が確保できないことになるが
、その場合にはそれ以降の文字幅の長い表示サイクルで
ＣＰＵのアクセスを行うことができる。又、もしそれ以
降の表示サイクルでＣＰＵのアクセス時間を確保できな
い場合には、ディスプレイ上の水平走査を終了した水平
ブランキング期間中に行うことができる。
定する０本発明ではこの表示サイクルをＣＰＵサイクル
の期間によって調整し、ＰＳ表示を行う。この場合、文
字幅によってはＣＰＵサイクルの期間が短くなり、ＣＰ
Ｕのアクセスに必要な時間が確保できないことになるが
、その場合にはそれ以降の文字幅の長い表示サイクルで
ＣＰＵのアクセスを行うことができる。又、もしそれ以
降の表示サイクルでＣＰＵのアクセス時間を確保できな
い場合には、ディスプレイ上の水平走査を終了した水平
ブランキング期間中に行うことができる。
スー」Ｌ−桝
第１図は本発明・の一実施例を示す回路図であり、表示
シーケンサ１は、ＣＲＴ等のディスプレイ２に加える水
平・垂直同期信号Ｈ−３ＹＮＣ，Ｖ−３ＹＮＣやビデオ
イネーブル信号ＥＮ ＶＩＤＥＯ１カーソル信号ＣＵ
Ｒ信号Ｃ等Ｒ３ＯＲ等必要生するＣＲＴコントローラ３
と、ＰＳ表示のためのアドレスカウンタ４とから成る。
シーケンサ１は、ＣＲＴ等のディスプレイ２に加える水
平・垂直同期信号Ｈ−３ＹＮＣ，Ｖ−３ＹＮＣやビデオ
イネーブル信号ＥＮ ＶＩＤＥＯ１カーソル信号ＣＵ
Ｒ信号Ｃ等Ｒ３ＯＲ等必要生するＣＲＴコントローラ３
と、ＰＳ表示のためのアドレスカウンタ４とから成る。
ビデオＲＡＭ５はアトリビュートＲＡＭ６とキャラクタ
−ＲＡＭ７から構成され、各々文字の属性、種類を保持
している。このビデオＲＡＭ５に対するアドレスはマル
チプレクサ８によって表示シーケンサ−アドレスとＣＰ
Ｕアドレスの２つのアドレスから選択される０表示シー
ケンサーアドレスを選択した場合、そのアドレスにある
ビデオＲＡＭ５内のキャラクタ−データが読出される。
−ＲＡＭ７から構成され、各々文字の属性、種類を保持
している。このビデオＲＡＭ５に対するアドレスはマル
チプレクサ８によって表示シーケンサ−アドレスとＣＰ
Ｕアドレスの２つのアドレスから選択される０表示シー
ケンサーアドレスを選択した場合、そのアドレスにある
ビデオＲＡＭ５内のキャラクタ−データが読出される。
一方、ＣＰＵアドレスを選択した場合、そのアドレス内
のデータの書き換えが実行される０表示シーケンサーア
ドレスを選択した場合においてアトリビュートＲＡＭ６
から出力される属性データはラッチ９で一度同期化され
た後アトリビュートタイミングゲート１０に入力され、
ビデオ信号に対して属性付加が行われる。一方、キャラ
クタ−ＲＡＭ７から出力されるキャラクタ−コードデー
タはラッチ１１で同期化されたあと、キャラクタ−ジェ
ネレータ１２及びＰＳデコードメモリ （本実施例では
ＲＯＭを使用している。）１３に入力される。
のデータの書き換えが実行される０表示シーケンサーア
ドレスを選択した場合においてアトリビュートＲＡＭ６
から出力される属性データはラッチ９で一度同期化され
た後アトリビュートタイミングゲート１０に入力され、
ビデオ信号に対して属性付加が行われる。一方、キャラ
クタ−ＲＡＭ７から出力されるキャラクタ−コードデー
タはラッチ１１で同期化されたあと、キャラクタ−ジェ
ネレータ１２及びＰＳデコードメモリ （本実施例では
ＲＯＭを使用している。）１３に入力される。
キャラクタ−ジェネレータ１２はキャラクタ−コードに
対応した文字ビットパターンを出力する。
対応した文字ビットパターンを出力する。
例えばキャラクタ−コードがｒＮを表示するデータの場
合、文字ビットパターンは第２図（イ）に示すパターン
であり、キャラクタ−コードがｒＨＪの場合、第３図（
イ）に示すパターンである。このビットパターンはシフ
トレジスタ１４によりパラレル−シリアル変換された後
、ビデオ信号となってアトリビュートタイミングゲート
１０に入力される。図示例ではシフトレジスタ１４の前
後に同一文字ビットパターンで異なるピッチの文字を表
示するためのビットエリミネータ１５とアウトプットセ
レクター１６が付加されている。
合、文字ビットパターンは第２図（イ）に示すパターン
であり、キャラクタ−コードがｒＨＪの場合、第３図（
イ）に示すパターンである。このビットパターンはシフ
トレジスタ１４によりパラレル−シリアル変換された後
、ビデオ信号となってアトリビュートタイミングゲート
１０に入力される。図示例ではシフトレジスタ１４の前
後に同一文字ビットパターンで異なるピッチの文字を表
示するためのビットエリミネータ１５とアウトプットセ
レクター１６が付加されている。
もっともキャラクタ−ジェネレータ１２が異なるピンチ
に対応するビットパターンを既に持っている場合には上
記付加回路１５．１６は特に必要はない。
に対応するビットパターンを既に持っている場合には上
記付加回路１５．１６は特に必要はない。
ＰＳデコードメモリ１３はキャラクタ−コードに対応し
た文字幅コードを出力する。例えば、キャラクタ−コー
ドがｒｌＪの場合、ドツトクロック数で５に相当する文
字幅コードを出力し、キャラクタ−コードがｒＨＪの場
合、ドツトクロック数８に相当する文字幅コードを出力
する。このＰＳデコードＲＯＭから出力された文字幅デ
ータはキャラクタ−クロック発生回路１７に入力される
。
た文字幅コードを出力する。例えば、キャラクタ−コー
ドがｒｌＪの場合、ドツトクロック数で５に相当する文
字幅コードを出力し、キャラクタ−コードがｒＨＪの場
合、ドツトクロック数８に相当する文字幅コードを出力
する。このＰＳデコードＲＯＭから出力された文字幅デ
ータはキャラクタ−クロック発生回路１７に入力される
。
キャラクタ−クロック発生回路１７は、例えば２４．８
ＭＨｚのドツトクロックを発生するクロック発生器１８
と、前記ＰＳデコードメモリ１３の出力する文字幅デー
タのクロック数だけドツトクロックをカウントするＣＰ
Ｕサイクルカウンタ１９と、このＣＰＵサイクルカウン
タ１９がカウントアンプしたとき発されるセットストロ
ーブを受けて指定のカウント数だけドツトクロックをカ
ウントする表示シケンサーサイクルカウンタ２０と、前
記ＣＰＵサイクルカウンタ１９のカウントアツプ時に発
されるセットストローブによってセットされ、表示シー
ケンサ−サイクルカウンタ２０のカウントアンプ時に発
されてリセットストローブによってリセットされるＳＲ
フリップフロップ２１とから構成されている。前記表示
シーケンサ−サイクルカンタ２０がカウントする所定の
ドツトクロック数は、ビデオＲＡＭ５をアクセスするの
に最低必要な時間に相当する数に固定されている。一方
、ＣＰＵサイクルカウンタ１９がカウントするドツトク
ロック数は文字幅データによって変更される。従って、
ＳＲフリップフロップ２１から発するキャラクタ−クロ
ックは第４図に示すように、表示シーケンサ−サイクル
カウンタ２０によって決定される固定の時間幅をもつ表
示シーケンサ−サイクル（ａ）と、ＣＰＵサイクルカウ
ンタ１９によって決定される可変の時間幅をもつＣＰＵ
サイクル（ｂ）とで１キャラクタ−表示サイクルを構成
する。このようにして作られたキャラクタ−クロックは
アドレスカウンタ４、アービタ２２、ランチ９．１１に
供給される。表示シ−ケンサーｌの中でＣＲＴコントロ
ーラ３に供給するクロックはドントクロックを例えば１
／６デバイダ２３で分周した定周期クロックを用いてい
る。これは、ディスプレイ上の各表示行での先頭アドレ
スを一定にし、更に水平同期信号Ｈ−３ＹＮＣ１垂直同
Ｍ信号Ｖ−３ＹＮＣを常に一定のタイミングで出力する
ために必要とされる。
ＭＨｚのドツトクロックを発生するクロック発生器１８
と、前記ＰＳデコードメモリ１３の出力する文字幅デー
タのクロック数だけドツトクロックをカウントするＣＰ
Ｕサイクルカウンタ１９と、このＣＰＵサイクルカウン
タ１９がカウントアンプしたとき発されるセットストロ
ーブを受けて指定のカウント数だけドツトクロックをカ
ウントする表示シケンサーサイクルカウンタ２０と、前
記ＣＰＵサイクルカウンタ１９のカウントアツプ時に発
されるセットストローブによってセットされ、表示シー
ケンサ−サイクルカウンタ２０のカウントアンプ時に発
されてリセットストローブによってリセットされるＳＲ
フリップフロップ２１とから構成されている。前記表示
シーケンサ−サイクルカンタ２０がカウントする所定の
ドツトクロック数は、ビデオＲＡＭ５をアクセスするの
に最低必要な時間に相当する数に固定されている。一方
、ＣＰＵサイクルカウンタ１９がカウントするドツトク
ロック数は文字幅データによって変更される。従って、
ＳＲフリップフロップ２１から発するキャラクタ−クロ
ックは第４図に示すように、表示シーケンサ−サイクル
カウンタ２０によって決定される固定の時間幅をもつ表
示シーケンサ−サイクル（ａ）と、ＣＰＵサイクルカウ
ンタ１９によって決定される可変の時間幅をもつＣＰＵ
サイクル（ｂ）とで１キャラクタ−表示サイクルを構成
する。このようにして作られたキャラクタ−クロックは
アドレスカウンタ４、アービタ２２、ランチ９．１１に
供給される。表示シ−ケンサーｌの中でＣＲＴコントロ
ーラ３に供給するクロックはドントクロックを例えば１
／６デバイダ２３で分周した定周期クロックを用いてい
る。これは、ディスプレイ上の各表示行での先頭アドレ
スを一定にし、更に水平同期信号Ｈ−３ＹＮＣ１垂直同
Ｍ信号Ｖ−３ＹＮＣを常に一定のタイミングで出力する
ために必要とされる。
前記アドレスカウンター４は、各表示行の先頭で水平同
期信号に同期してＣＲＴコントローラ３が出力している
アドレスがロードされる。先頭アドレスがロードされた
後、アドレスカウンター４はキャラクタ−クロックにし
たがってカウンタをカウントアツプ又はダウンさせて行
く。キャラクタ−クロックは文字幅によりパルス幅を変
化するクロックであるため、表示文字幅に応じてアドレ
スカウンター４が更新され、−表示サイクルとアドレス
更新が一致し、不都合なく表示が行われる。
期信号に同期してＣＲＴコントローラ３が出力している
アドレスがロードされる。先頭アドレスがロードされた
後、アドレスカウンター４はキャラクタ−クロックにし
たがってカウンタをカウントアツプ又はダウンさせて行
く。キャラクタ−クロックは文字幅によりパルス幅を変
化するクロックであるため、表示文字幅に応じてアドレ
スカウンター４が更新され、−表示サイクルとアドレス
更新が一致し、不都合なく表示が行われる。
アービタ２２はＣＰＵサイクルと表示シーケンサ−サイ
クルに応じてビデオＲＡＭ５の共有制御を行う回路で、
表示シーケンサ−サイクルにおいては、表示シーケンサ
−のストローブ信号をビデオＲＡＭ５に与え、ＣＰＵサ
イクルにおいては、そのサイクル幅がアクセスに充分な
時間であり、かつＣＰＵからのアクセス要求がる場合に
のみＣＰＵからのストローブ信号及びＣＰＵバスバッフ
ァ２４をアクティブにする。ここで、ＣＰＵからのアク
セス要求があるかどうかは、キャラクタ−クロック（第
４図参照）の立ち下がりに判断する。
クルに応じてビデオＲＡＭ５の共有制御を行う回路で、
表示シーケンサ−サイクルにおいては、表示シーケンサ
−のストローブ信号をビデオＲＡＭ５に与え、ＣＰＵサ
イクルにおいては、そのサイクル幅がアクセスに充分な
時間であり、かつＣＰＵからのアクセス要求がる場合に
のみＣＰＵからのストローブ信号及びＣＰＵバスバッフ
ァ２４をアクティブにする。ここで、ＣＰＵからのアク
セス要求があるかどうかは、キャラクタ−クロック（第
４図参照）の立ち下がりに判断する。
アクセス要求があった場合、次のＣＰＵサイクルがアク
セス予定サイクルになるが、そのサイクルの文字幅が所
定幅より狭い場合には更に次のサイクルまでＣＰＵのア
クセスが待たされる。所定幅より狭い文字の表示が続く
と、ＣＰＵのアクセスは延々と待たされることになるが
、水平プランキンク期間では表示シーケンサ−サイクル
が不要であるから、必ずその時点でアクセス可能になり
、不都合は生じない。
セス予定サイクルになるが、そのサイクルの文字幅が所
定幅より狭い場合には更に次のサイクルまでＣＰＵのア
クセスが待たされる。所定幅より狭い文字の表示が続く
と、ＣＰＵのアクセスは延々と待たされることになるが
、水平プランキンク期間では表示シーケンサ−サイクル
が不要であるから、必ずその時点でアクセス可能になり
、不都合は生じない。
ビデオＲＡＭ５は、ディスプレイ２上でＰＳ表示を行う
ためにディスプレイ画面との間で次のように対応関係が
もたせである。即ち、先ず、タイプライタ−に用いる用
紙の幅に対して文字フォントのうち最小ピッチのキャラ
クタ−を使った場合に印字可能な文字数を求め、この値
を１行としてＣＲＴコントローラ３の表示文字数レジス
タに設定する。前記文字数は１行に印字可能な文字数の
最大値であり、この値を表示文字数レジスタに設定すれ
ば、表示シーケンサ−１から出力されるアドレスは各行
の先頭で１行の文字数分だけ前の行よりオフセットが加
わった値となり、ビデオＲＡＭ５のアドレスが正しく指
定されることになる。
ためにディスプレイ画面との間で次のように対応関係が
もたせである。即ち、先ず、タイプライタ−に用いる用
紙の幅に対して文字フォントのうち最小ピッチのキャラ
クタ−を使った場合に印字可能な文字数を求め、この値
を１行としてＣＲＴコントローラ３の表示文字数レジス
タに設定する。前記文字数は１行に印字可能な文字数の
最大値であり、この値を表示文字数レジスタに設定すれ
ば、表示シーケンサ−１から出力されるアドレスは各行
の先頭で１行の文字数分だけ前の行よりオフセットが加
わった値となり、ビデオＲＡＭ５のアドレスが正しく指
定されることになる。
尚、このとき、ＣＲＴコントローラ３に入力されるクロ
ックも最小ピッチキャラクタ−に対応した幅のクロック
となるようデバイダ−２３の分周比を決めておく必要が
ある。
ックも最小ピッチキャラクタ−に対応した幅のクロック
となるようデバイダ−２３の分周比を決めておく必要が
ある。
図中、２５はラッチ、２６．２７はバッファである。こ
のバッファ２６．２７を通じて水平、垂直同期信号及び
上記ビデオＲＡＭ５、キャラクタージヱネレータ１２、
シフトレジスタ１４等の回路を経て作成されたビデオ信
号がディスプレイ２に供給され、ＣＲＴコントローラ３
で指定されるラスターアドレスに対応する画面上の位置
に所定の文字が所定の文字幅で表示される。
のバッファ２６．２７を通じて水平、垂直同期信号及び
上記ビデオＲＡＭ５、キャラクタージヱネレータ１２、
シフトレジスタ１４等の回路を経て作成されたビデオ信
号がディスプレイ２に供給され、ＣＲＴコントローラ３
で指定されるラスターアドレスに対応する画面上の位置
に所定の文字が所定の文字幅で表示される。
又所ｑ仇果
本発明は上記の如く構成され或いは実行されるので次の
ような効果がある。
ような効果がある。
■ディスプレイ上でも文字の種類に応じた文字幅で表示
するというＰＳ表示が可能になり、タイプライタ−とデ
ィスプレイを備えた文書編集機能付き英文ワードプロセ
ッサに使用すれば、ディスプレイ上の各表示行とも印字
時と同じ状態で文字を表示でき、頗る使い勝手が良い。
するというＰＳ表示が可能になり、タイプライタ−とデ
ィスプレイを備えた文書編集機能付き英文ワードプロセ
ッサに使用すれば、ディスプレイ上の各表示行とも印字
時と同じ状態で文字を表示でき、頗る使い勝手が良い。
■ＰＳ表示を文字の種類によってパルス幅を異ならせる
キャラクタ−クロックを用いると共に、そのキャラクタ
−クロックのパルス幅の変更を各表示サイクル中のＣＰ
Ｕサイクルの時間で調整し、表示シーケンサ−サイクル
はビデオＲＡ Ｍのアクセスに必要な時間に固定してい
るので、ビデオＲＡＭに比較的低速で安価なメモリーが
使用できる。
キャラクタ−クロックを用いると共に、そのキャラクタ
−クロックのパルス幅の変更を各表示サイクル中のＣＰ
Ｕサイクルの時間で調整し、表示シーケンサ−サイクル
はビデオＲＡ Ｍのアクセスに必要な時間に固定してい
るので、ビデオＲＡＭに比較的低速で安価なメモリーが
使用できる。
■ビデオＲＡＭのアクセスの管理（アービトレーション
）に上記したような方法、即ち、サイクルスチール方式
を採用しているため、ＣＰＵ側では、文字幅の大きな文
字の表示サイクルにおいて文字表示と同時にデータのり
−ド／ライトが行え、ＣＰＵアクセスの効率が高い。
）に上記したような方法、即ち、サイクルスチール方式
を採用しているため、ＣＰＵ側では、文字幅の大きな文
字の表示サイクルにおいて文字表示と同時にデータのり
−ド／ライトが行え、ＣＰＵアクセスの効率が高い。
■表示文字幅は、ＣＰＵサイクルの期間で調整されるの
で、文字の種類に拘らずドントクロックの周波数は一定
し、従って、回路の複雑化が避けられ、低コスト化が実
現する。
で、文字の種類に拘らずドントクロックの周波数は一定
し、従って、回路の複雑化が避けられ、低コスト化が実
現する。
第１図は本発明の一実施例としてＰＳ表示装置の回路図
、第２図、第３図は文字表示の動作を説明するための図
、第４図は第１図中の各部の波形を示す図である。 １・・・表示シーケンサ、 ２・・・ディスプレイ、４
・・・アドレスカウンタ、 ５・・・ビデオＲＡＭ。 １２・・・キャラクタ−ジェネレータ、１３・・・ＰＳ
デコードメモリ、 １７・・・キャラクタ−クロック発生回路。
、第２図、第３図は文字表示の動作を説明するための図
、第４図は第１図中の各部の波形を示す図である。 １・・・表示シーケンサ、 ２・・・ディスプレイ、４
・・・アドレスカウンタ、 ５・・・ビデオＲＡＭ。 １２・・・キャラクタ−ジェネレータ、１３・・・ＰＳ
デコードメモリ、 １７・・・キャラクタ−クロック発生回路。
Claims (2)
- （１）１キャラクターの表示サイクルを表示シーケンサ
ーサイクルとＣＰＵサイクルとで構成し、かつ表示シー
ケンサーサイクルをビデオＲＡＭのアクセスに必要な時
間に固定し、一方、ＣＰＵサイクルをキャラクターの文
字幅に応じて変化させることを特徴とするプロポーショ
ナルスペーシング表示方法。 - （２）プロポーショナルスペーシング表示のためのアド
レスカウンタを含む表示シーケンサーと、ビデオＲＡＭ
と、 該ビデオＲＡＭから出力されるキャラクターコードに基
づき文字ビットデータを発生するキャラクタージェネレ
ータと、 前記ビデオＲＡＭから出力するキャラクラーコードから
文字幅に変換するテーブルを備えたＰＳデコードメモリ
と、 １キャラクター表示サイクルが表示シーケンサーサイク
ルとＣＰＵサイクルで構成されるキャラクタークロック
を発生すると共に、各表示サイクルにおいてＣＰＵサイ
クルを、ＰＳデコードメモリから出力される文字幅デー
タに対応して長短変化させるキャラクタークロック発生
回路と、前記キャラクタージェネレータが発生する文字
ビットパターンを表示シーケンサーからの指示に基づき
画面上所定の位置に表示するディスプレイとを備え、ビ
デオＲＡＭがキャラクタークロックの表示シーケンサー
サイクルの期間に前記アドレスカウンタによってアクセ
スされ、ＣＰＵサイクルの期間にＣＰＵによってアクセ
スされることを特徴とするプロポーショナルスペーシン
グ表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208758A JPS6363088A (ja) | 1986-09-04 | 1986-09-04 | プロポ−シヨナルスペ−シング表示方法及び装置 |
| EP19870112997 EP0258909A3 (en) | 1986-09-04 | 1987-09-04 | Proportional spacing display apparatus |
| US07/094,310 US4864518A (en) | 1986-09-04 | 1987-09-04 | Proportional spacing display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208758A JPS6363088A (ja) | 1986-09-04 | 1986-09-04 | プロポ−シヨナルスペ−シング表示方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6363088A true JPS6363088A (ja) | 1988-03-19 |
Family
ID=16561594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208758A Pending JPS6363088A (ja) | 1986-09-04 | 1986-09-04 | プロポ−シヨナルスペ−シング表示方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4864518A (ja) |
| EP (1) | EP0258909A3 (ja) |
| JP (1) | JPS6363088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03113793U (ja) * | 1990-03-02 | 1991-11-21 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AUPQ131399A0 (en) * | 1999-06-30 | 1999-07-22 | Silverbrook Research Pty Ltd | A method and apparatus (NPAGE02) |
| JP2854300B2 (ja) * | 1987-05-22 | 1999-02-03 | キヤノン株式会社 | 文字処理装置 |
| US5021974A (en) * | 1988-09-13 | 1991-06-04 | Microsoft Corporation | Method for updating a display bitmap with a character string or the like |
| GB2259835B (en) * | 1991-09-18 | 1995-05-17 | Rohm Co Ltd | Character generator and video display device using the same |
| JPH05210085A (ja) * | 1992-01-30 | 1993-08-20 | Canon Inc | 表示制御装置 |
| US5633656A (en) * | 1993-05-05 | 1997-05-27 | Acer Peripherals, Inc. | Controlling apparatus for display of an on-screen menu in a display device |
| US5721568A (en) * | 1995-06-28 | 1998-02-24 | Lg Semicon Co., Ltd. | Font ROM control circuit for on-screen display |
| US5724067A (en) * | 1995-08-08 | 1998-03-03 | Gilbarco, Inc. | System for processing individual pixels to produce proportionately spaced characters and method of operation |
| KR100234395B1 (ko) * | 1996-11-13 | 1999-12-15 | 윤종용 | 다양한 온 스크린 디스플레이 기능들을 수행하는장치 및 방법 |
| AU2002952483A0 (en) * | 2002-11-05 | 2002-11-21 | Silverbrook Research Pty Ltd | Methods and Systems (NPW009) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3267454A (en) * | 1963-06-24 | 1966-08-16 | Ibm | Line justifying and proportional spacing apparatus for display devices |
| US3276008A (en) * | 1963-08-08 | 1966-09-27 | Dick Co Ab | Character alignment and proportional spacing system |
| US3588873A (en) * | 1968-11-12 | 1971-06-28 | Hewlett Packard Co | Information display apparatus |
| US3754229A (en) * | 1972-06-29 | 1973-08-21 | Redactron Corp | Proportional symbol display |
| US3952296A (en) * | 1973-11-23 | 1976-04-20 | Xerox Corporation | Video signal generating apparatus with separate and simultaneous processing of odd and even video bits |
| US4348738A (en) * | 1977-08-01 | 1982-09-07 | R & I Patent Corporation | Electronic typographical display device with justification feature |
| US4246578A (en) * | 1978-02-08 | 1981-01-20 | Matsushita Electric Industrial Co., Ltd. | Pattern generation display system |
| GB2048624B (en) * | 1979-05-02 | 1982-12-15 | Ibm | Graphics display apparatus |
| US4555763A (en) * | 1982-07-01 | 1985-11-26 | Decision Data Computer Corp. | Method and apparatus for storage and accessing of characters, and electronic printer employing same |
-
1986
- 1986-09-04 JP JP61208758A patent/JPS6363088A/ja active Pending
-
1987
- 1987-09-04 EP EP19870112997 patent/EP0258909A3/en not_active Withdrawn
- 1987-09-04 US US07/094,310 patent/US4864518A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03113793U (ja) * | 1990-03-02 | 1991-11-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0258909A2 (en) | 1988-03-09 |
| EP0258909A3 (en) | 1990-11-22 |
| US4864518A (en) | 1989-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4228430A (en) | CRT Display apparatus with changeable cursor indicia | |
| JPS6363088A (ja) | プロポ−シヨナルスペ−シング表示方法及び装置 | |
| EP0658858B1 (en) | Graphics computer | |
| US4893114A (en) | Image data processing system | |
| EP0125768B1 (en) | Method and apparatus for generating phase locked digital clock signals | |
| JPS60225887A (ja) | Ｃｒｔデイスプレイ装置 | |
| US5197119A (en) | External synchronism control circuit | |
| JPS6217833Y2 (ja) | ||
| JPS6139677B2 (ja) | ||
| JPH0611552B2 (ja) | プリンタ制御装置 | |
| JPS6213689B2 (ja) | ||
| JPS5836782B2 (ja) | ヒヨウジヨウメモリノ ジブンカツリヨウホウ | |
| JPS6261156B2 (ja) | ||
| KR920006067B1 (ko) | 온스크린 디스플레이장치에 있어서 문자 보간회로 | |
| JPS58194090A (ja) | デイスプレイ装置 | |
| JPS61263764A (ja) | プリンタ制御方式 | |
| JPS6224296A (ja) | 動画表示装置 | |
| JPS6152474B2 (ja) | ||
| JPS61283970A (ja) | 画像デ−タ処理装置 | |
| JPH03110597A (ja) | ビデオｒａｍアクセス制御装置 | |
| JPS6172331A (ja) | 画像デ−タ読出回路 | |
| JPS6139091A (ja) | 表示装置 | |
| JPS58214190A (ja) | Ｃｒｔデイスプレイ装置 | |
| JPS6042790A (ja) | 面塗りパタ−ン発生方式 | |
| JPH0443275B2 (ja) |