JPH03110597A - ビデオｒａｍアクセス制御装置 - Google Patents
ビデオｒａｍアクセス制御装置Info
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- JPH03110597A JPH03110597A JP1249508A JP24950889A JPH03110597A JP H03110597 A JPH03110597 A JP H03110597A JP 1249508 A JP1249508 A JP 1249508A JP 24950889 A JP24950889 A JP 24950889A JP H03110597 A JPH03110597 A JP H03110597A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 14
- 239000013256 coordination polymer Substances 0.000 claims description 12
- 102100029968 Calreticulin Human genes 0.000 description 54
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 101150073133 Cpt1a gene Proteins 0.000 description 1
- 241000406799 Deto Species 0.000 description 1
- 230000004397 blinking Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＲＴディスプレイ （カソードレイチュ
ーブディスプレイ）に文字表記を可能にするために、文
字コード、文字アトリビュートが格納されているビデオ
ＲＡＭ （以下、ＶＲＡＭと略す）をＣＰＵとＣＲＴコ
ントローラの両方でアクセスする場合において、ＶＲＡ
Ｍのアクセスを制御するビデオＲＡＭアクセス制御装置
に関するものである。このビデオＲＡＭアクセス制御装
置は、ＣＲＴディスプレイインタフェース装置の中に設
けられるものである。
ーブディスプレイ）に文字表記を可能にするために、文
字コード、文字アトリビュートが格納されているビデオ
ＲＡＭ （以下、ＶＲＡＭと略す）をＣＰＵとＣＲＴコ
ントローラの両方でアクセスする場合において、ＶＲＡ
Ｍのアクセスを制御するビデオＲＡＭアクセス制御装置
に関するものである。このビデオＲＡＭアクセス制御装
置は、ＣＲＴディスプレイインタフェース装置の中に設
けられるものである。
ＣＰＵからの文字データおよび文字アトリビュートの書
き込みおよび読み出しとＣＲＴコントローラによる文字
データおよび文字アトリビュートの読み出しとが行われ
るビデオＲＡＭのアクセスを制御するビデオＲＡＭアク
セス制御装置において、ＣＰＵおよびＣＲＴコントロー
ラから共通のＶＲＡＭに対するアクセス制御は、非同期
ハンドシェーク方式を採っていた。すなわち、ＣＰＵお
よびＣＲＴコントローラからＶＲＡＭへのアクセスが重
複しないように、ＣＰＵのＶＲＡＭアクセス（リード・
ライト）時に、毎回データレディ状態をＩ１０ボートで
監視し、データレディ状態であれば、ＣＰＵがＶＲＡＭ
に対してアクセスを行うという方式が採っていた。
き込みおよび読み出しとＣＲＴコントローラによる文字
データおよび文字アトリビュートの読み出しとが行われ
るビデオＲＡＭのアクセスを制御するビデオＲＡＭアク
セス制御装置において、ＣＰＵおよびＣＲＴコントロー
ラから共通のＶＲＡＭに対するアクセス制御は、非同期
ハンドシェーク方式を採っていた。すなわち、ＣＰＵお
よびＣＲＴコントローラからＶＲＡＭへのアクセスが重
複しないように、ＣＰＵのＶＲＡＭアクセス（リード・
ライト）時に、毎回データレディ状態をＩ１０ボートで
監視し、データレディ状態であれば、ＣＰＵがＶＲＡＭ
に対してアクセスを行うという方式が採っていた。
第４図はこのような方式を採用している従来のビデオＲ
ＡＭアクセス制御装置のブロック図である。第４図にお
いて、３０１はＣＰＵにおけるＶＲＡＭに対するアクセ
ス（リード・ライト）を検知するＣＰＵ−ＶＲＡＭアク
セス検知部、３０２はＣＰＵ・ＶＲＡＭアクセス検知部
３０１の出力信号に応じてメモリリードタイミング信号
およびメモリライトタイミング信号を発生するメモリリ
ード／ライト制御部である。３０３はＣＲＴディスプレ
イ用のドントクロソクに基づいてメモリリード／ライト
制御部３０２のタイミング制御のためのタイミング信号
を生成するタイミング信号生成部、３０４はＤＩＲ／Ｄ
ＯＲＩＩ＋御部、３０５はリードバッファである。
ＡＭアクセス制御装置のブロック図である。第４図にお
いて、３０１はＣＰＵにおけるＶＲＡＭに対するアクセ
ス（リード・ライト）を検知するＣＰＵ−ＶＲＡＭアク
セス検知部、３０２はＣＰＵ・ＶＲＡＭアクセス検知部
３０１の出力信号に応じてメモリリードタイミング信号
およびメモリライトタイミング信号を発生するメモリリ
ード／ライト制御部である。３０３はＣＲＴディスプレ
イ用のドントクロソクに基づいてメモリリード／ライト
制御部３０２のタイミング制御のためのタイミング信号
を生成するタイミング信号生成部、３０４はＤＩＲ／Ｄ
ＯＲＩＩ＋御部、３０５はリードバッファである。
このような従来例では、ＣＰＵのＶＲＡＭアクセス時に
、Ｉ１０ボートがノットレディ状態にある場合に、ＶＲ
ＡＭのアクセスが不可能となり、画面処理速度がＣＲＴ
コントローラの処理時間に依存してしまい、ＣＰＵのレ
ベルを向上させても画面処理速度が向上しないという課
題があった。
、Ｉ１０ボートがノットレディ状態にある場合に、ＶＲ
ＡＭのアクセスが不可能となり、画面処理速度がＣＲＴ
コントローラの処理時間に依存してしまい、ＣＰＵのレ
ベルを向上させても画面処理速度が向上しないという課
題があった。
したがって、この発明の目的は、ＣＰＵの能力向上に伴
って画面処理速度を向上させることができるビデオＲＡ
Ｍアクセス制御装置を提供することである。
って画面処理速度を向上させることができるビデオＲＡ
Ｍアクセス制御装置を提供することである。
この発明のビデオＲＡＭアクセス制御装置は、ＣＲＴデ
ィスプレイ用イフィンタフエース装置部を構成するもの
で、ＣＰＵからの文字データおよび文字アトリビュート
の書き込みおよび読み出しとＣＲＴコントローラによる
文字データおよび文字アトリビュートの読み出しとが行
われるＶＲＡＭのアクセスを制御するものである。
ィスプレイ用イフィンタフエース装置部を構成するもの
で、ＣＰＵからの文字データおよび文字アトリビュート
の書き込みおよび読み出しとＣＲＴコントローラによる
文字データおよび文字アトリビュートの読み出しとが行
われるＶＲＡＭのアクセスを制御するものである。
このために、このビデオＲＡＭアクセス制御装置は、Ｃ
ＲＴディスプレイ用のドットクロックに基づいてＣＰＵ
アクセス占有期間とＣＲＴコントローラアクセス占有期
間とを交互に設けるアクセス占有切替信号とウィンドウ
パルス信号群とを作成するタイミング信号生成部と、ウ
ィンドウパルス信号群とＣＰＵのＶＲＡＭに対するアク
セス信号とを比較することによりＣＰＵのアクセス位置
を検知するＣＰＵアクセス位置検知部と、このＣＰｔＪ
Ｐｔ上ス位置検知部の検知結果に基づきＣＰＵアクセス
占有期間にＣＰＵのＶＲＡＭに対するアクセスが行われ
るようにレディ信号を発生してＣＰＵに与えるレディ信
号生成部とを備えている。
ＲＴディスプレイ用のドットクロックに基づいてＣＰＵ
アクセス占有期間とＣＲＴコントローラアクセス占有期
間とを交互に設けるアクセス占有切替信号とウィンドウ
パルス信号群とを作成するタイミング信号生成部と、ウ
ィンドウパルス信号群とＣＰＵのＶＲＡＭに対するアク
セス信号とを比較することによりＣＰＵのアクセス位置
を検知するＣＰＵアクセス位置検知部と、このＣＰｔＪ
Ｐｔ上ス位置検知部の検知結果に基づきＣＰＵアクセス
占有期間にＣＰＵのＶＲＡＭに対するアクセスが行われ
るようにレディ信号を発生してＣＰＵに与えるレディ信
号生成部とを備えている。
この発明の構成によれば、タイミング信号生成部により
ＣＲＴディスプレイ用のドットクロックに基づいてＣ’
ＰＵアクセス占を期間とＣＲＴコントローラアクセス占
有期間とを交互に設けるアクセス占有切替信号およびウ
ィンドウパルス信号群が作成される。また、ＣＰＵアク
セス位置検知部がウィンドウパルス信号群とＣＰＵのＶ
ＲＡＭに対するアクセス信号とを比較することによりＣ
ＰＵのＶＲＡＭに対するアクセス位置を検知することに
なる。さらに、レディ信号生成部がＣＰＵアクセス位置
検知部の検知結果に基づきＣＰＵアクセス占有期間にＣ
ＰＵのＶＲＡＭに対するアクセスが行われるようにレデ
ィ信号を発生してＣＰＵに与えることになる。
ＣＲＴディスプレイ用のドットクロックに基づいてＣ’
ＰＵアクセス占を期間とＣＲＴコントローラアクセス占
有期間とを交互に設けるアクセス占有切替信号およびウ
ィンドウパルス信号群が作成される。また、ＣＰＵアク
セス位置検知部がウィンドウパルス信号群とＣＰＵのＶ
ＲＡＭに対するアクセス信号とを比較することによりＣ
ＰＵのＶＲＡＭに対するアクセス位置を検知することに
なる。さらに、レディ信号生成部がＣＰＵアクセス位置
検知部の検知結果に基づきＣＰＵアクセス占有期間にＣ
ＰＵのＶＲＡＭに対するアクセスが行われるようにレデ
ィ信号を発生してＣＰＵに与えることになる。
したがって、任意のタイミングでＣＰＵがＶＲＡＭに対
してアクセスを行ったときに、そのアクセス位置にかか
わらずＣＰＵアクセス占有期間において、ＣＲＴコント
ローラとアクセスが競合することな（ＶＲＡＭがアクセ
スされることになる。
してアクセスを行ったときに、そのアクセス位置にかか
わらずＣＰＵアクセス占有期間において、ＣＲＴコント
ローラとアクセスが競合することな（ＶＲＡＭがアクセ
スされることになる。
上記のように、ウィンドウパルス信号群を用いてＣＰＵ
のアクセス信号の位置を検出しているのは、ＣＰＵの動
作が、ドットクロックと非同期であるからである。
のアクセス信号の位置を検出しているのは、ＣＰＵの動
作が、ドットクロックと非同期であるからである。
なお、ＣＲＴコントローラの動作はドントクロツタに同
期しているので、ＣＰＵの場合のようにウィンドウパル
ス信号を用いなくても、ＣＲＴコントローラアクセス占
有期間にのみＣＲＴコントローラのアクセスを行わせる
ことができる。
期しているので、ＣＰＵの場合のようにウィンドウパル
ス信号を用いなくても、ＣＲＴコントローラアクセス占
有期間にのみＣＲＴコントローラのアクセスを行わせる
ことができる。
以上のように、ＣＰＵアクセス占有期間とＣＲＴコント
ローラアクセス占有期間とに分けて両者のＶＲＡＭのア
クセスの競合を防止し、ＣＰＵのアクセスはＣＰＵアク
セス占有期間に行い、ＣＲＴコントローラのアクセスは
ＣＲＴコントローラアクセス占有期間に行うようにして
いるので、ＣＲＴコントローラのアクセスが空くまで長
時間に渡ってＣＰＵが待機することなくＣＰＵがＶＲＡ
Ｍをアクセスすることが可能となり、ＣＰＵ（７）能力
向上に合わせて画面処理速度を向上させることができる
。
ローラアクセス占有期間とに分けて両者のＶＲＡＭのア
クセスの競合を防止し、ＣＰＵのアクセスはＣＰＵアク
セス占有期間に行い、ＣＲＴコントローラのアクセスは
ＣＲＴコントローラアクセス占有期間に行うようにして
いるので、ＣＲＴコントローラのアクセスが空くまで長
時間に渡ってＣＰＵが待機することなくＣＰＵがＶＲＡ
Ｍをアクセスすることが可能となり、ＣＰＵ（７）能力
向上に合わせて画面処理速度を向上させることができる
。
以下、この発明の実施例を図面を参照しながら説明する
。
。
第２図にこの発明が適用されるＣＲＴディスプレイ用イ
フィンタフエース装置す。第２図において、１０１は１
６ビソト８０系のＣＰＵ、１０２は画面表示制御を行う
ＣＲＴコントローラ、１０３はＣＰＵｌ０ＩおよびＣＲ
Ｔコントローラ１０２から与えられるアドレスの多重化
（選択的出力）を行うアドレス多重化部、１０４はＣＲ
Ｔディスプレイの画面に対応した例えば８０文字×２５
行分の文字コードおよび文字アトリビュートを記憶する
ＶＲＡＭ、１０５は文字コードおよび文字アトリビュー
トがバイト単位で独立にアクセスできるように構成した
データバストランシーバ（バスドライバ／レシーバ）で
ある。
フィンタフエース装置す。第２図において、１０１は１
６ビソト８０系のＣＰＵ、１０２は画面表示制御を行う
ＣＲＴコントローラ、１０３はＣＰＵｌ０ＩおよびＣＲ
Ｔコントローラ１０２から与えられるアドレスの多重化
（選択的出力）を行うアドレス多重化部、１０４はＣＲ
Ｔディスプレイの画面に対応した例えば８０文字×２５
行分の文字コードおよび文字アトリビュートを記憶する
ＶＲＡＭ、１０５は文字コードおよび文字アトリビュー
トがバイト単位で独立にアクセスできるように構成した
データバストランシーバ（バスドライバ／レシーバ）で
ある。
１０６はキャラクタジェネレータ、１０７はキャラクタ
ジェネレータ１０６から読み出されたパラレルデータを
シリアルに変換するパラレル／シリアル変換部、１０８
はＶＲＡＭ１０４から読み出される文字アトリビュート
入力条件とパラレル／シリアル変換部１０７から出力さ
れる文字データとの論理積をとって文字単位に表示形式
を制御するアトリビュート部、１０９はＣＰ ＵＩＯＩ
およびＣＲＴコントローラ１０２からのアクセスの制御
を行うＶＲＡＭアクセス制御装置であり、その具体的構
成は第１図に示し、第１図の各部のタイムチャートを第
３図に示す。
ジェネレータ１０６から読み出されたパラレルデータを
シリアルに変換するパラレル／シリアル変換部、１０８
はＶＲＡＭ１０４から読み出される文字アトリビュート
入力条件とパラレル／シリアル変換部１０７から出力さ
れる文字データとの論理積をとって文字単位に表示形式
を制御するアトリビュート部、１０９はＣＰ ＵＩＯＩ
およびＣＲＴコントローラ１０２からのアクセスの制御
を行うＶＲＡＭアクセス制御装置であり、その具体的構
成は第１図に示し、第１図の各部のタイムチャートを第
３図に示す。
以上のようなＣＲＴディスプレイ用イフィンタフエース
装置作を以下に説明する。
装置作を以下に説明する。
まず、ＣＰＵｌ０Ｉから文字コードおよび文字アトリビ
ュートからなるバイト単位のデータＤＡＴがデータバス
トランシーバ１０５を通してＶＲＡＭ１０４へ送られる
とともに、アドレスＡＤＲがアドレス多重化部１０３を
通してＶＲＡＭ１０４に与えられる。この結果、ＣＲＴ
ディスプレイに表示すべき１画面の分の文字に対応した
文字コードおよび文字アトリビュートがＶ ＲＡ Ｍ２
Ｏ３に記憶される。
ュートからなるバイト単位のデータＤＡＴがデータバス
トランシーバ１０５を通してＶＲＡＭ１０４へ送られる
とともに、アドレスＡＤＲがアドレス多重化部１０３を
通してＶＲＡＭ１０４に与えられる。この結果、ＣＲＴ
ディスプレイに表示すべき１画面の分の文字に対応した
文字コードおよび文字アトリビュートがＶ ＲＡ Ｍ２
Ｏ３に記憶される。
また、ＣＲＴコントローラ１０２からメモリアドレスＨ
＾がアドレス多重化部１０３を通してＶＲＡＭ１０４に
加えられるとともに、ラスクアドレスＲＡがキャラクタ
ジェネレータ１０６に加えられる。この結果、表示のた
めにＶＲＡＭ１０４から文字コードおよび文字アトリビ
ュートが読み出される０文字コードの方はキャラクタジ
ェネレータ１０６へ送られ、先のラスクアドレスＲＡに
基づいて文字データがパラレルに出力され、パラレル／
シリアル変換部１０７にてシリアルに変換されてアトリ
ビュート部１０８に入力される。一方、文字アトリビュ
ートの方は、直接アトリビュート部１０８へ入力され、
パラレル／シリアル変換部１０７からの文字データとＶ
ＲＡＭ１０４からの文字アトリビュート（点滅。
＾がアドレス多重化部１０３を通してＶＲＡＭ１０４に
加えられるとともに、ラスクアドレスＲＡがキャラクタ
ジェネレータ１０６に加えられる。この結果、表示のた
めにＶＲＡＭ１０４から文字コードおよび文字アトリビ
ュートが読み出される０文字コードの方はキャラクタジ
ェネレータ１０６へ送られ、先のラスクアドレスＲＡに
基づいて文字データがパラレルに出力され、パラレル／
シリアル変換部１０７にてシリアルに変換されてアトリ
ビュート部１０８に入力される。一方、文字アトリビュ
ートの方は、直接アトリビュート部１０８へ入力され、
パラレル／シリアル変換部１０７からの文字データとＶ
ＲＡＭ１０４からの文字アトリビュート（点滅。
文字反転、アンダーライン等）との論理積がとられ、ア
トリビュート部１０８からビデオ出力信号ｍＤＥｏ ０
ＵＴ）としてＣＲＴディスプレイへ送られる。
トリビュート部１０８からビデオ出力信号ｍＤＥｏ ０
ＵＴ）としてＣＲＴディスプレイへ送られる。
つぎに、第１図において、２０１はＣＲＴディスプレイ
用のドットクロックＤＯＴＣＫ （第３図（ａ））に基
づいてＣＰＵアクセス占有期間ＴＡとＣＲＴコントロー
ラアクセス占育期間ＴＩとを交互に設けるアクセス占有
切替信号ＣＰＵ／ＣＲＴＣ（第３図中））とウィンドウ
パルス信号群−ＩＤＴＩＭ Ｏ，ＷＩＤＴＩＭ Ｏ−１
゜ＷＩＤＴＨ１，ＷＩＤＴＩＭ １−２．・、ＷＩＤＴ
ＩＭ ８（第３図（Ｃ１〜（ｈ） ）とを作成するタイ
ミング信号生成部、２０２はウィンドウパルス信号群−
ＩＤＴｒＭ Ｏ，ＷＩＤＴＴＭ Ｏ〜１．ＷＩ［ｌＴＴ
Ｍｌ。
用のドットクロックＤＯＴＣＫ （第３図（ａ））に基
づいてＣＰＵアクセス占有期間ＴＡとＣＲＴコントロー
ラアクセス占育期間ＴＩとを交互に設けるアクセス占有
切替信号ＣＰＵ／ＣＲＴＣ（第３図中））とウィンドウ
パルス信号群−ＩＤＴＩＭ Ｏ，ＷＩＤＴＩＭ Ｏ−１
゜ＷＩＤＴＨ１，ＷＩＤＴＩＭ １−２．・、ＷＩＤＴ
ＩＭ ８（第３図（Ｃ１〜（ｈ） ）とを作成するタイ
ミング信号生成部、２０２はウィンドウパルス信号群−
ＩＤＴｒＭ Ｏ，ＷＩＤＴＴＭ Ｏ〜１．ＷＩ［ｌＴＴ
Ｍｌ。
ＷＩＤＴＩＭ １−２．・・・、賀ｒＤＴＩＭ ８とＣ
Ｐ ＵＩＯＩのＶＲＡＭ１０４に対するアクセス信号（
リード・ライト信号）例えばＶ ＲＡ Ｍ ＩＪ−ド信
号ＶＲＡＭ ＲＤ （第３図（ｊ））とを位相比較する
ことによりＣＰ ＵＩＯＩのＶＲＡＭ１０４に対するア
クセス位置を検知するＣＰＵアクセス位置検知部、２０
３はＣＰＵアクセス位置検知部２０２の検知結果に基づ
きＣＰＵアクセス占有占有期間色にＣＰＵｌ０Ｉ （７
）ＶＲＡＭ１０４ Ｎ対するアクセスが行われるように
レディ信号ＣＰｔ１ ＲＤＹ（第３図（１））を発生し
てＣＰ ＵＩＯＩに与えるレディ信号生成部である。こ
の場合、レディ信号ＣＰＵ ＲＤＹは第３図（ト））に
示すＣＰＵｌ０Ｉのマシンサイクルの中のウェイト期間
Ｔ。に立ち上がっている。
Ｐ ＵＩＯＩのＶＲＡＭ１０４に対するアクセス信号（
リード・ライト信号）例えばＶ ＲＡ Ｍ ＩＪ−ド信
号ＶＲＡＭ ＲＤ （第３図（ｊ））とを位相比較する
ことによりＣＰ ＵＩＯＩのＶＲＡＭ１０４に対するア
クセス位置を検知するＣＰＵアクセス位置検知部、２０
３はＣＰＵアクセス位置検知部２０２の検知結果に基づ
きＣＰＵアクセス占有占有期間色にＣＰＵｌ０Ｉ （７
）ＶＲＡＭ１０４ Ｎ対するアクセスが行われるように
レディ信号ＣＰｔ１ ＲＤＹ（第３図（１））を発生し
てＣＰ ＵＩＯＩに与えるレディ信号生成部である。こ
の場合、レディ信号ＣＰＵ ＲＤＹは第３図（ト））に
示すＣＰＵｌ０Ｉのマシンサイクルの中のウェイト期間
Ｔ。に立ち上がっている。
なお、第１図において、ＣＰＵアクセス位置検知部２０
２へは、アクセス占有切替信号ＣＰＵ／ＣＲＴＣと、ウ
ィンドウパルス信号群ｉ１１ＤＴＩＭ Ｏ，賀ＩＤＴＩ
Ｍ Ｏ−１゜ＷＩＤＴＩＭ １．ＷＩＤＴＩＭ １−２
．・・・、ＷＩＤＴＩＭ ８と、ｃｐＵｌｏｌからＶＲ
ＡＭ１０４に対するリード信号ＶＲＡＭ ＲＤおよびラ
イト信号ＶＲＡＭ ＷＲと、ＣＰ ＵＩＯＩのりＯ−／
り信号ＣＰＵ ＣＫ（第３図（１））とが入力される。
２へは、アクセス占有切替信号ＣＰＵ／ＣＲＴＣと、ウ
ィンドウパルス信号群ｉ１１ＤＴＩＭ Ｏ，賀ＩＤＴＩ
Ｍ Ｏ−１゜ＷＩＤＴＩＭ １．ＷＩＤＴＩＭ １−２
．・・・、ＷＩＤＴＩＭ ８と、ｃｐＵｌｏｌからＶＲ
ＡＭ１０４に対するリード信号ＶＲＡＭ ＲＤおよびラ
イト信号ＶＲＡＭ ＷＲと、ＣＰ ＵＩＯＩのりＯ−／
り信号ＣＰＵ ＣＫ（第３図（１））とが入力される。
また、ＣＰＵアクセス位置検知部２０２からは、アクセ
ス位置の検知結果を示す検知信号ＤＥＴ Ｏ，ＤＥＴＯ
−１゜ＤＥＴ １．Ｄ［！Ｔｌ−２，・・・、 ［１Ｅ
Ｔ８が出力され、これがレディ信号生成部２０３へ加え
られる。レディ信号生成部２０３には、ＣＰ ＵＩＯＩ
のクロック信号ＣＰＵ ＣＫも入力され、ＣＰ ＵＩＯ
Ｉに対するレディ信号ＣＰＵ ＲＤＹが出力されてＣＰ
ＵＩＯＩへ送られる。
ス位置の検知結果を示す検知信号ＤＥＴ Ｏ，ＤＥＴＯ
−１゜ＤＥＴ １．Ｄ［！Ｔｌ−２，・・・、 ［１Ｅ
Ｔ８が出力され、これがレディ信号生成部２０３へ加え
られる。レディ信号生成部２０３には、ＣＰ ＵＩＯＩ
のクロック信号ＣＰＵ ＣＫも入力され、ＣＰ ＵＩＯ
Ｉに対するレディ信号ＣＰＵ ＲＤＹが出力されてＣＰ
ＵＩＯＩへ送られる。
ＣＰＵアクセス位置検知部２０２からは、上記の他に、
ＶＲＡＭ１０４をアクセスするためのＶＲＡＭライト信
号ＶＲＡＭ ＷＲ，Ｖ ＲＡ Ｍリード信号ＶＩ？ＡＭ
ＲＤが出力され、またデータバストランシーバ１０５
に対する制御信号が出力される。
ＶＲＡＭ１０４をアクセスするためのＶＲＡＭライト信
号ＶＲＡＭ ＷＲ，Ｖ ＲＡ Ｍリード信号ＶＩ？ＡＭ
ＲＤが出力され、またデータバストランシーバ１０５
に対する制御信号が出力される。
前記したアクセス占を切替信号ＣＰＵ／ＣＲＴＣはアド
レス多重化ＶＲＡＭ１０３へも供給される。
レス多重化ＶＲＡＭ１０３へも供給される。
このビデオＲＡＭアクセス制御装置１０９では、タイミ
ング信号生成部２０１によりＣＲＴディスプレイ用のド
ツトクロックＤＯＴＣＫに基づいてＣＰＵアクセス占有
占有期間色ＣＲＴコントローラアクセス占有占有期間色
を交互に設けるアクセス占有切替信号ＣＰＵ／ＣＲＴＣ
およびウィンドウパルス信号群ＷＩＤＴＩＭ Ｏ，Ｗ
Ｉ［１丁ＩＭ Ｏ−１，［ＤＴＩＭ １．ＷＩＤＴ
ＩＭ １−２．−・・ＷＩＤＴＩＭ ８が生成される
。また、ＣＰＵアクセス位置検知部２０２がウィンドウ
パルス信号群ＷＩＤＴＩ）Ｉ Ｏ。
ング信号生成部２０１によりＣＲＴディスプレイ用のド
ツトクロックＤＯＴＣＫに基づいてＣＰＵアクセス占有
占有期間色ＣＲＴコントローラアクセス占有占有期間色
を交互に設けるアクセス占有切替信号ＣＰＵ／ＣＲＴＣ
およびウィンドウパルス信号群ＷＩＤＴＩＭ Ｏ，Ｗ
Ｉ［１丁ＩＭ Ｏ−１，［ＤＴＩＭ １．ＷＩＤＴ
ＩＭ １−２．−・・ＷＩＤＴＩＭ ８が生成される
。また、ＣＰＵアクセス位置検知部２０２がウィンドウ
パルス信号群ＷＩＤＴＩ）Ｉ Ｏ。
賀ＩＯＴＩＭ Ｏ−１，ＷＩＤＴＩＭ １．ＷＩＤＴＩ
Ｍ １−２．・・・、讐ＩＤＴＩＭ ＢとＣＰ ＵＩＯ
Ｉ ノＶ ＲＡＭ１０４ ニ対すルアクセス信号（リー
ド・ライト信号）とを比較することにより、ＣＰ ＵＩ
ＯＩのＶＲＡＭ１０４に対するアクセス位置を検知する
ことになる。さらに、レディ信号生成部２０３がＣＰＵ
アクゼス位置検知部２０２の検知結果に基づきＣＰＵア
クセス占有期間にＣＰＵ１０１のＶ ＲＡ Ｍ２Ｏ３に
対するアクセスが行われるようにＣＰＵｌ０Ｉに与える
レディ信号を発生することになる。したがって、任意の
タイミングでＣＰＵｌ０Ｉ がＶＲＡＭ１０４に対して
アクセスを行ったときに、そのアクセス位置にかかわら
ずＣＰＵアクセス占有期間ＴＡにおいて、ＣＲＴコント
ローラ１０２とアクセスが競合することな（ＶＲＡＭ１
０４がアクセスされることになる。
Ｍ １−２．・・・、讐ＩＤＴＩＭ ＢとＣＰ ＵＩＯ
Ｉ ノＶ ＲＡＭ１０４ ニ対すルアクセス信号（リー
ド・ライト信号）とを比較することにより、ＣＰ ＵＩ
ＯＩのＶＲＡＭ１０４に対するアクセス位置を検知する
ことになる。さらに、レディ信号生成部２０３がＣＰＵ
アクゼス位置検知部２０２の検知結果に基づきＣＰＵア
クセス占有期間にＣＰＵ１０１のＶ ＲＡ Ｍ２Ｏ３に
対するアクセスが行われるようにＣＰＵｌ０Ｉに与える
レディ信号を発生することになる。したがって、任意の
タイミングでＣＰＵｌ０Ｉ がＶＲＡＭ１０４に対して
アクセスを行ったときに、そのアクセス位置にかかわら
ずＣＰＵアクセス占有期間ＴＡにおいて、ＣＲＴコント
ローラ１０２とアクセスが競合することな（ＶＲＡＭ１
０４がアクセスされることになる。
上記のように、ウィンドウパルス信号群を用いてＣＰ
ＵＩＯＩのアクセス信号（例えばＶＲＡＭ １１０）ノ
位置を検出しているのは、ＣＰＵｌ０Ｉの動作が、ドツ
トクロックＤＯＴＣＫと非同期であるからである。
ＵＩＯＩのアクセス信号（例えばＶＲＡＭ １１０）ノ
位置を検出しているのは、ＣＰＵｌ０Ｉの動作が、ドツ
トクロックＤＯＴＣＫと非同期であるからである。
なお、ＣＲＴコントローラ１０４の動作はドツトクロッ
クＤＯＴＣＫに同期しているので、ＣＰＵｌ０Ｉの場合
のようにウィンドウパルス信号群−ＩＤＴＩＭ Ｏ。
クＤＯＴＣＫに同期しているので、ＣＰＵｌ０Ｉの場合
のようにウィンドウパルス信号群−ＩＤＴＩＭ Ｏ。
［ＤＴＩＭ Ｏ−１，ＷＩＤＴＩ阿 １．［Ｄ丁ｒＭ
１−２． ・・・、 ＷＩＤＴＩ阿 ８を用い
なくても、ＣＲＴコントローラアクセス占有占有期間色
のみＣＲＴコントローラ１０２のアクセスを行わせるこ
とができる。
１−２． ・・・、 ＷＩＤＴＩ阿 ８を用い
なくても、ＣＲＴコントローラアクセス占有占有期間色
のみＣＲＴコントローラ１０２のアクセスを行わせるこ
とができる。
以上のように、ＣＰＵアクセス占有占有期間色ＣＲＴコ
ントローラアクセス占有占有期間色に分けて両者のＶＲ
ＡＭのアクセスの競合を防止し、ＣＰＵｌ０Ｉのアクセ
スはＣＰＵアクセス占有期間ＴＡに行い、ＣＲＴコント
ローラ１０２のアクセスはＣＲＴコントローラアクセス
占存期間Ｔ、に行うようにしているので、ＣＲＴコント
ローラ１０２のアクセスが空くまで長時間に渡ってＣＰ
ＵＩＯＩが待機することな（ＣＰＵＩＯＩがＶ ＲＡ
Ｍ２Ｏ３をアクセスすることが可能となり、ＣＰＵｌ
０Ｉの能力向上に合わせて画面処理速度を向上させるこ
とができる。
ントローラアクセス占有占有期間色に分けて両者のＶＲ
ＡＭのアクセスの競合を防止し、ＣＰＵｌ０Ｉのアクセ
スはＣＰＵアクセス占有期間ＴＡに行い、ＣＲＴコント
ローラ１０２のアクセスはＣＲＴコントローラアクセス
占存期間Ｔ、に行うようにしているので、ＣＲＴコント
ローラ１０２のアクセスが空くまで長時間に渡ってＣＰ
ＵＩＯＩが待機することな（ＣＰＵＩＯＩがＶ ＲＡ
Ｍ２Ｏ３をアクセスすることが可能となり、ＣＰＵｌ
０Ｉの能力向上に合わせて画面処理速度を向上させるこ
とができる。
以下、ビデオＲＡＭアクセス制御装置１０９の動作を詳
しく説明する。
しく説明する。
第１図に示すように、ＣＰＵｌ０ＩおよびＣＲＴコント
ローラ１０２から共通メモリであるＶＲＡＭ１０４ヘア
クセスするアクセス占有期間を分割するために、タイミ
ング信号生成部２０１において、第３図（ａｌに示すド
ツトクロックＤＯＴ（Ｊよりアクセス占有切替信号ＣＰ
Ｕ／ＣＲＴＣおよびウィンドウパルス信号群割ＤＴＩ月
０．ＷＩＤＴＩＭ Ｏ−１，ＨＩＤＴＩガ １．［
ＤＴＩＭ Ｉ−２・・・、ＷＩＤＴＩＭ ８を生成す
る。
ローラ１０２から共通メモリであるＶＲＡＭ１０４ヘア
クセスするアクセス占有期間を分割するために、タイミ
ング信号生成部２０１において、第３図（ａｌに示すド
ツトクロックＤＯＴ（Ｊよりアクセス占有切替信号ＣＰ
Ｕ／ＣＲＴＣおよびウィンドウパルス信号群割ＤＴＩ月
０．ＷＩＤＴＩＭ Ｏ−１，ＨＩＤＴＩガ １．［
ＤＴＩＭ Ｉ−２・・・、ＷＩＤＴＩＭ ８を生成す
る。
上記のアクセス占有切替信号ＣＰＩＩ／ＣＲＴＣは、１
文字期間をＣＰＵアクセス占有期間ＴＡとＣＲＴコント
ローラアクセス占有占有期間内に分割するもので、この
実施例の場合、例えば１文字が９ドツトであるとして、
４ドツト分の期間をＣＰＵアクセス占存期間Ｔ、とし、
残りの５ドツト分の期間をＣＲＴコントローラアクセス
占有期間Ｔ８としている。これにより、ＣＲＴコントロ
ーラ１０２のＶ Ｉ？ Ａ Ｍ２Ｏ３へのアクセスは、
ＣＲＴコントローラ１０２の動作がドツトクロックＤＯ
ＴＣＫに同期しているので、ＣＲＴコントローラアクセ
ス占有占有期間内行うことができる。しかし、ＣＰ Ｕ
Ｉ０２のクロックＣＰＵ ＣＫはドツトクロックＤＯＴ
ＣＫと非同期の関係にあるので、ＣＰＵ１０２のアクセ
ス動作とアクセス占有切替信号ｃｐυ／Ｃｌ？ＴＣとの
同期化が必要である。
文字期間をＣＰＵアクセス占有期間ＴＡとＣＲＴコント
ローラアクセス占有占有期間内に分割するもので、この
実施例の場合、例えば１文字が９ドツトであるとして、
４ドツト分の期間をＣＰＵアクセス占存期間Ｔ、とし、
残りの５ドツト分の期間をＣＲＴコントローラアクセス
占有期間Ｔ８としている。これにより、ＣＲＴコントロ
ーラ１０２のＶ Ｉ？ Ａ Ｍ２Ｏ３へのアクセスは、
ＣＲＴコントローラ１０２の動作がドツトクロックＤＯ
ＴＣＫに同期しているので、ＣＲＴコントローラアクセ
ス占有占有期間内行うことができる。しかし、ＣＰ Ｕ
Ｉ０２のクロックＣＰＵ ＣＫはドツトクロックＤＯＴ
ＣＫと非同期の関係にあるので、ＣＰＵ１０２のアクセ
ス動作とアクセス占有切替信号ｃｐυ／Ｃｌ？ＴＣとの
同期化が必要である。
そこで、タイミング信号生成部２０１にて生成されたウ
ィンドウパルス信号群−ＩＤＴＩＭ Ｏ，［ＤＴＩＭＯ
−１，ＷＩＤＴＩＭ １．ＷＴＤＴＩＭ １−２．−、
ＷＩＤＴＩＭ ８とＣＰＵ１ｏｔから出力されるＶＲＡ
Ｍ１０４に対するリード信号およびライト信号との位相
比較を行い、第３図に示すように、ＣＰｔＪｌｏｌから
のＶＲＡＭリード信号ＶＲＡＭ ＲＤがＣＲＴコントロ
ーラアクセス占有占有期間内に発注した場合に、ウィン
ドウパルス信号群−ＴＤＴＩＭ Ｏ，ＷＩＤＴＩ阿０−
１．ＷＩＤＴＩＩ＋ １．ＷＩＤＴＩＭｌ−２，・・・
、［ＤＴＩＭ ８との比較によってそれを検知し、検知
結果（ＤＩ！Ｔｏ〜ＤＥＴ８）をレディ信号生成部２０
３へ送る。レディ信号生成部２０３では、上記の検知結
果（ＤＥＴＯ−ＤＥＴ８）をもとにしてＣＰＵアクセス
占有期間ＴＡ内において、ＣＰ ＵＩＯＩが部１０４を
アクセスできるようなタイミングで、レディ信号ＣＰＵ
ＲＤＹを生成する。この結果、ｃｐυ１０１のシフセ
ス信号がどのタイミングで行われても、必ずＣＰＵアク
セス占有期間Ｔ、にて、ＣＰ ＵＩＯＩからＶＲＡＭ１
０４へのアクセスが行われることになる。
ィンドウパルス信号群−ＩＤＴＩＭ Ｏ，［ＤＴＩＭＯ
−１，ＷＩＤＴＩＭ １．ＷＴＤＴＩＭ １−２．−、
ＷＩＤＴＩＭ ８とＣＰＵ１ｏｔから出力されるＶＲＡ
Ｍ１０４に対するリード信号およびライト信号との位相
比較を行い、第３図に示すように、ＣＰｔＪｌｏｌから
のＶＲＡＭリード信号ＶＲＡＭ ＲＤがＣＲＴコントロ
ーラアクセス占有占有期間内に発注した場合に、ウィン
ドウパルス信号群−ＴＤＴＩＭ Ｏ，ＷＩＤＴＩ阿０−
１．ＷＩＤＴＩＩ＋ １．ＷＩＤＴＩＭｌ−２，・・・
、［ＤＴＩＭ ８との比較によってそれを検知し、検知
結果（ＤＩ！Ｔｏ〜ＤＥＴ８）をレディ信号生成部２０
３へ送る。レディ信号生成部２０３では、上記の検知結
果（ＤＥＴＯ−ＤＥＴ８）をもとにしてＣＰＵアクセス
占有期間ＴＡ内において、ＣＰ ＵＩＯＩが部１０４を
アクセスできるようなタイミングで、レディ信号ＣＰＵ
ＲＤＹを生成する。この結果、ｃｐυ１０１のシフセ
ス信号がどのタイミングで行われても、必ずＣＰＵアク
セス占有期間Ｔ、にて、ＣＰ ＵＩＯＩからＶＲＡＭ１
０４へのアクセスが行われることになる。
この発明のビデオＲＡＭアクセス制御装置によれば、Ｃ
ＰＵアクセス占有期間とＣＲＴコントローラアクセス占
有期間とに分けて両者のＶＲＡＭのアクセスの競合を防
止し、ＣＰＵのアクセスはＣＰＵアクセス占を期間に行
い、ＣＲＴコントローラのアクセスはＣＲＴコントロー
ラアクセス占有期間に行うようにしているので、ＣＲＴ
コントローラのアクセスが空くまで長時間に渡ってＣＰ
Ｕが待機することなく ＣＰＵがＶＲＡＭをアクセスす
ることが可能となり、ＣＰＵの能力向上に合わせて画面
処理速度を向上させることができる。
ＰＵアクセス占有期間とＣＲＴコントローラアクセス占
有期間とに分けて両者のＶＲＡＭのアクセスの競合を防
止し、ＣＰＵのアクセスはＣＰＵアクセス占を期間に行
い、ＣＲＴコントローラのアクセスはＣＲＴコントロー
ラアクセス占有期間に行うようにしているので、ＣＲＴ
コントローラのアクセスが空くまで長時間に渡ってＣＰ
Ｕが待機することなく ＣＰＵがＶＲＡＭをアクセスす
ることが可能となり、ＣＰＵの能力向上に合わせて画面
処理速度を向上させることができる。
第１図はこの発明の一実施例のビデオＲＡＭアクセス制
御装置の構成を示すブロック図、第２図はビデオＲＡＭ
アクセス制御装置を含むＣＲＴディスプレイ用イフィン
タフエース装置ロック図、第３図は第１図の各部のタイ
ムチャート、第４図はビデオＲＡＭアクセス制御装置の
従来例を示すブロック図である。
御装置の構成を示すブロック図、第２図はビデオＲＡＭ
アクセス制御装置を含むＣＲＴディスプレイ用イフィン
タフエース装置ロック図、第３図は第１図の各部のタイ
ムチャート、第４図はビデオＲＡＭアクセス制御装置の
従来例を示すブロック図である。
Claims (1)
- 【特許請求の範囲】 ＣＰＵからの文字データおよび文字アトリビュートの書
き込みおよび読み出しとＣＲＴコントローラによる文字
データおよび文字アトリビュートの読み出しとが行われ
るビデオＲＡＭのアクセスを制御するビデオＲＡＭアク
セス制御装置であって、 ＣＲＴディスプレイ用のドットクロックに基づいてＣＰ
Ｕアクセス占有期間とＣＲＴコントローラアクセス占有
期間とを交互に設けるアクセス占有切替信号とウィンド
ウパルス信号群とを作成するタイミング信号生成部と、
前記ウィンドウパルス信号群と前記ＣＰＵの前記ビデオ
ＲＡＭに対するアクセス信号とを比較することにより前
記ＣＰＵのアクセス位置を検知するＣＰＵアクセス位置
検知部と、このＣＰＵアクセス位置検知部の検知結果に
基づき前記ＣＰＵアクセス占有期間に前記ＣＰＵの前記
ビデオＲＡＭに対するアクセスが行われるようにレディ
信号を発生して前記ＣＰＵに与えるレディ信号生成部と
を備えたビデオＲＡＭアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249508A JPH03110597A (ja) | 1989-09-25 | 1989-09-25 | ビデオｒａｍアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249508A JPH03110597A (ja) | 1989-09-25 | 1989-09-25 | ビデオｒａｍアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03110597A true JPH03110597A (ja) | 1991-05-10 |
Family
ID=17194013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249508A Pending JPH03110597A (ja) | 1989-09-25 | 1989-09-25 | ビデオｒａｍアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03110597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014106568A (ja) * | 2012-11-22 | 2014-06-09 | Mitsubishi Electric Corp | 表示操作器及び画面パターン情報更新システム |
-
1989
- 1989-09-25 JP JP1249508A patent/JPH03110597A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014106568A (ja) * | 2012-11-22 | 2014-06-09 | Mitsubishi Electric Corp | 表示操作器及び画面パターン情報更新システム |
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