JPH03110597A - ビデオramアクセス制御装置 - Google Patents
ビデオramアクセス制御装置Info
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- JPH03110597A JPH03110597A JP1249508A JP24950889A JPH03110597A JP H03110597 A JPH03110597 A JP H03110597A JP 1249508 A JP1249508 A JP 1249508A JP 24950889 A JP24950889 A JP 24950889A JP H03110597 A JPH03110597 A JP H03110597A
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- cpu
- vram
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- 238000001514 detection method Methods 0.000 claims abstract description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 14
- 239000013256 coordination polymer Substances 0.000 claims description 12
- 102100029968 Calreticulin Human genes 0.000 description 54
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 101150073133 Cpt1a gene Proteins 0.000 description 1
- 241000406799 Deto Species 0.000 description 1
- 230000004397 blinking Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、CRTディスプレイ (カソードレイチュ
ーブディスプレイ)に文字表記を可能にするために、文
字コード、文字アトリビュートが格納されているビデオ
RAM (以下、VRAMと略す)をCPUとCRTコ
ントローラの両方でアクセスする場合において、VRA
Mのアクセスを制御するビデオRAMアクセス制御装置
に関するものである。このビデオRAMアクセス制御装
置は、CRTディスプレイインタフェース装置の中に設
けられるものである。
ーブディスプレイ)に文字表記を可能にするために、文
字コード、文字アトリビュートが格納されているビデオ
RAM (以下、VRAMと略す)をCPUとCRTコ
ントローラの両方でアクセスする場合において、VRA
Mのアクセスを制御するビデオRAMアクセス制御装置
に関するものである。このビデオRAMアクセス制御装
置は、CRTディスプレイインタフェース装置の中に設
けられるものである。
CPUからの文字データおよび文字アトリビュートの書
き込みおよび読み出しとCRTコントローラによる文字
データおよび文字アトリビュートの読み出しとが行われ
るビデオRAMのアクセスを制御するビデオRAMアク
セス制御装置において、CPUおよびCRTコントロー
ラから共通のVRAMに対するアクセス制御は、非同期
ハンドシェーク方式を採っていた。すなわち、CPUお
よびCRTコントローラからVRAMへのアクセスが重
複しないように、CPUのVRAMアクセス(リード・
ライト)時に、毎回データレディ状態をI10ボートで
監視し、データレディ状態であれば、CPUがVRAM
に対してアクセスを行うという方式が採っていた。
き込みおよび読み出しとCRTコントローラによる文字
データおよび文字アトリビュートの読み出しとが行われ
るビデオRAMのアクセスを制御するビデオRAMアク
セス制御装置において、CPUおよびCRTコントロー
ラから共通のVRAMに対するアクセス制御は、非同期
ハンドシェーク方式を採っていた。すなわち、CPUお
よびCRTコントローラからVRAMへのアクセスが重
複しないように、CPUのVRAMアクセス(リード・
ライト)時に、毎回データレディ状態をI10ボートで
監視し、データレディ状態であれば、CPUがVRAM
に対してアクセスを行うという方式が採っていた。
第4図はこのような方式を採用している従来のビデオR
AMアクセス制御装置のブロック図である。第4図にお
いて、301はCPUにおけるVRAMに対するアクセ
ス(リード・ライト)を検知するCPU−VRAMアク
セス検知部、302はCPU・VRAMアクセス検知部
301の出力信号に応じてメモリリードタイミング信号
およびメモリライトタイミング信号を発生するメモリリ
ード/ライト制御部である。303はCRTディスプレ
イ用のドントクロソクに基づいてメモリリード/ライト
制御部302のタイミング制御のためのタイミング信号
を生成するタイミング信号生成部、304はDIR/D
ORII+御部、305はリードバッファである。
AMアクセス制御装置のブロック図である。第4図にお
いて、301はCPUにおけるVRAMに対するアクセ
ス(リード・ライト)を検知するCPU−VRAMアク
セス検知部、302はCPU・VRAMアクセス検知部
301の出力信号に応じてメモリリードタイミング信号
およびメモリライトタイミング信号を発生するメモリリ
ード/ライト制御部である。303はCRTディスプレ
イ用のドントクロソクに基づいてメモリリード/ライト
制御部302のタイミング制御のためのタイミング信号
を生成するタイミング信号生成部、304はDIR/D
ORII+御部、305はリードバッファである。
このような従来例では、CPUのVRAMアクセス時に
、I10ボートがノットレディ状態にある場合に、VR
AMのアクセスが不可能となり、画面処理速度がCRT
コントローラの処理時間に依存してしまい、CPUのレ
ベルを向上させても画面処理速度が向上しないという課
題があった。
、I10ボートがノットレディ状態にある場合に、VR
AMのアクセスが不可能となり、画面処理速度がCRT
コントローラの処理時間に依存してしまい、CPUのレ
ベルを向上させても画面処理速度が向上しないという課
題があった。
したがって、この発明の目的は、CPUの能力向上に伴
って画面処理速度を向上させることができるビデオRA
Mアクセス制御装置を提供することである。
って画面処理速度を向上させることができるビデオRA
Mアクセス制御装置を提供することである。
この発明のビデオRAMアクセス制御装置は、CRTデ
ィスプレイ用イフィンタフエース装置部を構成するもの
で、CPUからの文字データおよび文字アトリビュート
の書き込みおよび読み出しとCRTコントローラによる
文字データおよび文字アトリビュートの読み出しとが行
われるVRAMのアクセスを制御するものである。
ィスプレイ用イフィンタフエース装置部を構成するもの
で、CPUからの文字データおよび文字アトリビュート
の書き込みおよび読み出しとCRTコントローラによる
文字データおよび文字アトリビュートの読み出しとが行
われるVRAMのアクセスを制御するものである。
このために、このビデオRAMアクセス制御装置は、C
RTディスプレイ用のドットクロックに基づいてCPU
アクセス占有期間とCRTコントローラアクセス占有期
間とを交互に設けるアクセス占有切替信号とウィンドウ
パルス信号群とを作成するタイミング信号生成部と、ウ
ィンドウパルス信号群とCPUのVRAMに対するアク
セス信号とを比較することによりCPUのアクセス位置
を検知するCPUアクセス位置検知部と、このCPtJ
Pt上ス位置検知部の検知結果に基づきCPUアクセス
占有期間にCPUのVRAMに対するアクセスが行われ
るようにレディ信号を発生してCPUに与えるレディ信
号生成部とを備えている。
RTディスプレイ用のドットクロックに基づいてCPU
アクセス占有期間とCRTコントローラアクセス占有期
間とを交互に設けるアクセス占有切替信号とウィンドウ
パルス信号群とを作成するタイミング信号生成部と、ウ
ィンドウパルス信号群とCPUのVRAMに対するアク
セス信号とを比較することによりCPUのアクセス位置
を検知するCPUアクセス位置検知部と、このCPtJ
Pt上ス位置検知部の検知結果に基づきCPUアクセス
占有期間にCPUのVRAMに対するアクセスが行われ
るようにレディ信号を発生してCPUに与えるレディ信
号生成部とを備えている。
この発明の構成によれば、タイミング信号生成部により
CRTディスプレイ用のドットクロックに基づいてC’
PUアクセス占を期間とCRTコントローラアクセス占
有期間とを交互に設けるアクセス占有切替信号およびウ
ィンドウパルス信号群が作成される。また、CPUアク
セス位置検知部がウィンドウパルス信号群とCPUのV
RAMに対するアクセス信号とを比較することによりC
PUのVRAMに対するアクセス位置を検知することに
なる。さらに、レディ信号生成部がCPUアクセス位置
検知部の検知結果に基づきCPUアクセス占有期間にC
PUのVRAMに対するアクセスが行われるようにレデ
ィ信号を発生してCPUに与えることになる。
CRTディスプレイ用のドットクロックに基づいてC’
PUアクセス占を期間とCRTコントローラアクセス占
有期間とを交互に設けるアクセス占有切替信号およびウ
ィンドウパルス信号群が作成される。また、CPUアク
セス位置検知部がウィンドウパルス信号群とCPUのV
RAMに対するアクセス信号とを比較することによりC
PUのVRAMに対するアクセス位置を検知することに
なる。さらに、レディ信号生成部がCPUアクセス位置
検知部の検知結果に基づきCPUアクセス占有期間にC
PUのVRAMに対するアクセスが行われるようにレデ
ィ信号を発生してCPUに与えることになる。
したがって、任意のタイミングでCPUがVRAMに対
してアクセスを行ったときに、そのアクセス位置にかか
わらずCPUアクセス占有期間において、CRTコント
ローラとアクセスが競合することな(VRAMがアクセ
スされることになる。
してアクセスを行ったときに、そのアクセス位置にかか
わらずCPUアクセス占有期間において、CRTコント
ローラとアクセスが競合することな(VRAMがアクセ
スされることになる。
上記のように、ウィンドウパルス信号群を用いてCPU
のアクセス信号の位置を検出しているのは、CPUの動
作が、ドットクロックと非同期であるからである。
のアクセス信号の位置を検出しているのは、CPUの動
作が、ドットクロックと非同期であるからである。
なお、CRTコントローラの動作はドントクロツタに同
期しているので、CPUの場合のようにウィンドウパル
ス信号を用いなくても、CRTコントローラアクセス占
有期間にのみCRTコントローラのアクセスを行わせる
ことができる。
期しているので、CPUの場合のようにウィンドウパル
ス信号を用いなくても、CRTコントローラアクセス占
有期間にのみCRTコントローラのアクセスを行わせる
ことができる。
以上のように、CPUアクセス占有期間とCRTコント
ローラアクセス占有期間とに分けて両者のVRAMのア
クセスの競合を防止し、CPUのアクセスはCPUアク
セス占有期間に行い、CRTコントローラのアクセスは
CRTコントローラアクセス占有期間に行うようにして
いるので、CRTコントローラのアクセスが空くまで長
時間に渡ってCPUが待機することなくCPUがVRA
Mをアクセスすることが可能となり、CPU(7)能力
向上に合わせて画面処理速度を向上させることができる
。
ローラアクセス占有期間とに分けて両者のVRAMのア
クセスの競合を防止し、CPUのアクセスはCPUアク
セス占有期間に行い、CRTコントローラのアクセスは
CRTコントローラアクセス占有期間に行うようにして
いるので、CRTコントローラのアクセスが空くまで長
時間に渡ってCPUが待機することなくCPUがVRA
Mをアクセスすることが可能となり、CPU(7)能力
向上に合わせて画面処理速度を向上させることができる
。
以下、この発明の実施例を図面を参照しながら説明する
。
。
第2図にこの発明が適用されるCRTディスプレイ用イ
フィンタフエース装置す。第2図において、101は1
6ビソト80系のCPU、102は画面表示制御を行う
CRTコントローラ、103はCPUl0IおよびCR
Tコントローラ102から与えられるアドレスの多重化
(選択的出力)を行うアドレス多重化部、104はCR
Tディスプレイの画面に対応した例えば80文字×25
行分の文字コードおよび文字アトリビュートを記憶する
VRAM、105は文字コードおよび文字アトリビュー
トがバイト単位で独立にアクセスできるように構成した
データバストランシーバ(バスドライバ/レシーバ)で
ある。
フィンタフエース装置す。第2図において、101は1
6ビソト80系のCPU、102は画面表示制御を行う
CRTコントローラ、103はCPUl0IおよびCR
Tコントローラ102から与えられるアドレスの多重化
(選択的出力)を行うアドレス多重化部、104はCR
Tディスプレイの画面に対応した例えば80文字×25
行分の文字コードおよび文字アトリビュートを記憶する
VRAM、105は文字コードおよび文字アトリビュー
トがバイト単位で独立にアクセスできるように構成した
データバストランシーバ(バスドライバ/レシーバ)で
ある。
106はキャラクタジェネレータ、107はキャラクタ
ジェネレータ106から読み出されたパラレルデータを
シリアルに変換するパラレル/シリアル変換部、108
はVRAM104から読み出される文字アトリビュート
入力条件とパラレル/シリアル変換部107から出力さ
れる文字データとの論理積をとって文字単位に表示形式
を制御するアトリビュート部、109はCP UIOI
およびCRTコントローラ102からのアクセスの制御
を行うVRAMアクセス制御装置であり、その具体的構
成は第1図に示し、第1図の各部のタイムチャートを第
3図に示す。
ジェネレータ106から読み出されたパラレルデータを
シリアルに変換するパラレル/シリアル変換部、108
はVRAM104から読み出される文字アトリビュート
入力条件とパラレル/シリアル変換部107から出力さ
れる文字データとの論理積をとって文字単位に表示形式
を制御するアトリビュート部、109はCP UIOI
およびCRTコントローラ102からのアクセスの制御
を行うVRAMアクセス制御装置であり、その具体的構
成は第1図に示し、第1図の各部のタイムチャートを第
3図に示す。
以上のようなCRTディスプレイ用イフィンタフエース
装置作を以下に説明する。
装置作を以下に説明する。
まず、CPUl0Iから文字コードおよび文字アトリビ
ュートからなるバイト単位のデータDATがデータバス
トランシーバ105を通してVRAM104へ送られる
とともに、アドレスADRがアドレス多重化部103を
通してVRAM104に与えられる。この結果、CRT
ディスプレイに表示すべき1画面の分の文字に対応した
文字コードおよび文字アトリビュートがV RA M2
O3に記憶される。
ュートからなるバイト単位のデータDATがデータバス
トランシーバ105を通してVRAM104へ送られる
とともに、アドレスADRがアドレス多重化部103を
通してVRAM104に与えられる。この結果、CRT
ディスプレイに表示すべき1画面の分の文字に対応した
文字コードおよび文字アトリビュートがV RA M2
O3に記憶される。
また、CRTコントローラ102からメモリアドレスH
^がアドレス多重化部103を通してVRAM104に
加えられるとともに、ラスクアドレスRAがキャラクタ
ジェネレータ106に加えられる。この結果、表示のた
めにVRAM104から文字コードおよび文字アトリビ
ュートが読み出される0文字コードの方はキャラクタジ
ェネレータ106へ送られ、先のラスクアドレスRAに
基づいて文字データがパラレルに出力され、パラレル/
シリアル変換部107にてシリアルに変換されてアトリ
ビュート部108に入力される。一方、文字アトリビュ
ートの方は、直接アトリビュート部108へ入力され、
パラレル/シリアル変換部107からの文字データとV
RAM104からの文字アトリビュート(点滅。
^がアドレス多重化部103を通してVRAM104に
加えられるとともに、ラスクアドレスRAがキャラクタ
ジェネレータ106に加えられる。この結果、表示のた
めにVRAM104から文字コードおよび文字アトリビ
ュートが読み出される0文字コードの方はキャラクタジ
ェネレータ106へ送られ、先のラスクアドレスRAに
基づいて文字データがパラレルに出力され、パラレル/
シリアル変換部107にてシリアルに変換されてアトリ
ビュート部108に入力される。一方、文字アトリビュ
ートの方は、直接アトリビュート部108へ入力され、
パラレル/シリアル変換部107からの文字データとV
RAM104からの文字アトリビュート(点滅。
文字反転、アンダーライン等)との論理積がとられ、ア
トリビュート部108からビデオ出力信号mDEo 0
UT)としてCRTディスプレイへ送られる。
トリビュート部108からビデオ出力信号mDEo 0
UT)としてCRTディスプレイへ送られる。
つぎに、第1図において、201はCRTディスプレイ
用のドットクロックDOTCK (第3図(a))に基
づいてCPUアクセス占有期間TAとCRTコントロー
ラアクセス占育期間TIとを交互に設けるアクセス占有
切替信号CPU/CRTC(第3図中))とウィンドウ
パルス信号群−IDTIM O,WIDTIM O−1
゜WIDTH1,WIDTIM 1−2.・、WIDT
IM 8(第3図(C1〜(h) )とを作成するタイ
ミング信号生成部、202はウィンドウパルス信号群−
IDTrM O,WIDTTM O〜1.WI[lTT
Ml。
用のドットクロックDOTCK (第3図(a))に基
づいてCPUアクセス占有期間TAとCRTコントロー
ラアクセス占育期間TIとを交互に設けるアクセス占有
切替信号CPU/CRTC(第3図中))とウィンドウ
パルス信号群−IDTIM O,WIDTIM O−1
゜WIDTH1,WIDTIM 1−2.・、WIDT
IM 8(第3図(C1〜(h) )とを作成するタイ
ミング信号生成部、202はウィンドウパルス信号群−
IDTrM O,WIDTTM O〜1.WI[lTT
Ml。
WIDTIM 1−2.・・・、賀rDTIM 8とC
P UIOIのVRAM104に対するアクセス信号(
リード・ライト信号)例えばV RA M IJ−ド信
号VRAM RD (第3図(j))とを位相比較する
ことによりCP UIOIのVRAM104に対するア
クセス位置を検知するCPUアクセス位置検知部、20
3はCPUアクセス位置検知部202の検知結果に基づ
きCPUアクセス占有占有期間色にCPUl0I (7
)VRAM104 N対するアクセスが行われるように
レディ信号CPt1 RDY(第3図(1))を発生し
てCP UIOIに与えるレディ信号生成部である。こ
の場合、レディ信号CPU RDYは第3図(ト))に
示すCPUl0Iのマシンサイクルの中のウェイト期間
T。に立ち上がっている。
P UIOIのVRAM104に対するアクセス信号(
リード・ライト信号)例えばV RA M IJ−ド信
号VRAM RD (第3図(j))とを位相比較する
ことによりCP UIOIのVRAM104に対するア
クセス位置を検知するCPUアクセス位置検知部、20
3はCPUアクセス位置検知部202の検知結果に基づ
きCPUアクセス占有占有期間色にCPUl0I (7
)VRAM104 N対するアクセスが行われるように
レディ信号CPt1 RDY(第3図(1))を発生し
てCP UIOIに与えるレディ信号生成部である。こ
の場合、レディ信号CPU RDYは第3図(ト))に
示すCPUl0Iのマシンサイクルの中のウェイト期間
T。に立ち上がっている。
なお、第1図において、CPUアクセス位置検知部20
2へは、アクセス占有切替信号CPU/CRTCと、ウ
ィンドウパルス信号群i11DTIM O,賀IDTI
M O−1゜WIDTIM 1.WIDTIM 1−2
.・・・、WIDTIM 8と、cpUlolからVR
AM104に対するリード信号VRAM RDおよびラ
イト信号VRAM WRと、CP UIOIのりO−/
り信号CPU CK(第3図(1))とが入力される。
2へは、アクセス占有切替信号CPU/CRTCと、ウ
ィンドウパルス信号群i11DTIM O,賀IDTI
M O−1゜WIDTIM 1.WIDTIM 1−2
.・・・、WIDTIM 8と、cpUlolからVR
AM104に対するリード信号VRAM RDおよびラ
イト信号VRAM WRと、CP UIOIのりO−/
り信号CPU CK(第3図(1))とが入力される。
また、CPUアクセス位置検知部202からは、アクセ
ス位置の検知結果を示す検知信号DET O,DETO
−1゜DET 1.D[!Tl−2,・・・、 [1E
T8が出力され、これがレディ信号生成部203へ加え
られる。レディ信号生成部203には、CP UIOI
のクロック信号CPU CKも入力され、CP UIO
Iに対するレディ信号CPU RDYが出力されてCP
UIOIへ送られる。
ス位置の検知結果を示す検知信号DET O,DETO
−1゜DET 1.D[!Tl−2,・・・、 [1E
T8が出力され、これがレディ信号生成部203へ加え
られる。レディ信号生成部203には、CP UIOI
のクロック信号CPU CKも入力され、CP UIO
Iに対するレディ信号CPU RDYが出力されてCP
UIOIへ送られる。
CPUアクセス位置検知部202からは、上記の他に、
VRAM104をアクセスするためのVRAMライト信
号VRAM WR,V RA Mリード信号VI?AM
RDが出力され、またデータバストランシーバ105
に対する制御信号が出力される。
VRAM104をアクセスするためのVRAMライト信
号VRAM WR,V RA Mリード信号VI?AM
RDが出力され、またデータバストランシーバ105
に対する制御信号が出力される。
前記したアクセス占を切替信号CPU/CRTCはアド
レス多重化VRAM103へも供給される。
レス多重化VRAM103へも供給される。
このビデオRAMアクセス制御装置109では、タイミ
ング信号生成部201によりCRTディスプレイ用のド
ツトクロックDOTCKに基づいてCPUアクセス占有
占有期間色CRTコントローラアクセス占有占有期間色
を交互に設けるアクセス占有切替信号CPU/CRTC
およびウィンドウパルス信号群WIDTIM O,W
I[1丁IM O−1,[DTIM 1.WIDT
IM 1−2.−・・WIDTIM 8が生成される
。また、CPUアクセス位置検知部202がウィンドウ
パルス信号群WIDTI)I O。
ング信号生成部201によりCRTディスプレイ用のド
ツトクロックDOTCKに基づいてCPUアクセス占有
占有期間色CRTコントローラアクセス占有占有期間色
を交互に設けるアクセス占有切替信号CPU/CRTC
およびウィンドウパルス信号群WIDTIM O,W
I[1丁IM O−1,[DTIM 1.WIDT
IM 1−2.−・・WIDTIM 8が生成される
。また、CPUアクセス位置検知部202がウィンドウ
パルス信号群WIDTI)I O。
賀IOTIM O−1,WIDTIM 1.WIDTI
M 1−2.・・・、讐IDTIM BとCP UIO
I ノV RAM104 ニ対すルアクセス信号(リー
ド・ライト信号)とを比較することにより、CP UI
OIのVRAM104に対するアクセス位置を検知する
ことになる。さらに、レディ信号生成部203がCPU
アクゼス位置検知部202の検知結果に基づきCPUア
クセス占有期間にCPU101のV RA M2O3に
対するアクセスが行われるようにCPUl0Iに与える
レディ信号を発生することになる。したがって、任意の
タイミングでCPUl0I がVRAM104に対して
アクセスを行ったときに、そのアクセス位置にかかわら
ずCPUアクセス占有期間TAにおいて、CRTコント
ローラ102とアクセスが競合することな(VRAM1
04がアクセスされることになる。
M 1−2.・・・、讐IDTIM BとCP UIO
I ノV RAM104 ニ対すルアクセス信号(リー
ド・ライト信号)とを比較することにより、CP UI
OIのVRAM104に対するアクセス位置を検知する
ことになる。さらに、レディ信号生成部203がCPU
アクゼス位置検知部202の検知結果に基づきCPUア
クセス占有期間にCPU101のV RA M2O3に
対するアクセスが行われるようにCPUl0Iに与える
レディ信号を発生することになる。したがって、任意の
タイミングでCPUl0I がVRAM104に対して
アクセスを行ったときに、そのアクセス位置にかかわら
ずCPUアクセス占有期間TAにおいて、CRTコント
ローラ102とアクセスが競合することな(VRAM1
04がアクセスされることになる。
上記のように、ウィンドウパルス信号群を用いてCP
UIOIのアクセス信号(例えばVRAM 110)ノ
位置を検出しているのは、CPUl0Iの動作が、ドツ
トクロックDOTCKと非同期であるからである。
UIOIのアクセス信号(例えばVRAM 110)ノ
位置を検出しているのは、CPUl0Iの動作が、ドツ
トクロックDOTCKと非同期であるからである。
なお、CRTコントローラ104の動作はドツトクロッ
クDOTCKに同期しているので、CPUl0Iの場合
のようにウィンドウパルス信号群−IDTIM O。
クDOTCKに同期しているので、CPUl0Iの場合
のようにウィンドウパルス信号群−IDTIM O。
[DTIM O−1,WIDTI阿 1.[D丁rM
1−2. ・・・、 WIDTI阿 8を用い
なくても、CRTコントローラアクセス占有占有期間色
のみCRTコントローラ102のアクセスを行わせるこ
とができる。
1−2. ・・・、 WIDTI阿 8を用い
なくても、CRTコントローラアクセス占有占有期間色
のみCRTコントローラ102のアクセスを行わせるこ
とができる。
以上のように、CPUアクセス占有占有期間色CRTコ
ントローラアクセス占有占有期間色に分けて両者のVR
AMのアクセスの競合を防止し、CPUl0Iのアクセ
スはCPUアクセス占有期間TAに行い、CRTコント
ローラ102のアクセスはCRTコントローラアクセス
占存期間T、に行うようにしているので、CRTコント
ローラ102のアクセスが空くまで長時間に渡ってCP
UIOIが待機することな(CPUIOIがV RA
M2O3をアクセスすることが可能となり、CPUl
0Iの能力向上に合わせて画面処理速度を向上させるこ
とができる。
ントローラアクセス占有占有期間色に分けて両者のVR
AMのアクセスの競合を防止し、CPUl0Iのアクセ
スはCPUアクセス占有期間TAに行い、CRTコント
ローラ102のアクセスはCRTコントローラアクセス
占存期間T、に行うようにしているので、CRTコント
ローラ102のアクセスが空くまで長時間に渡ってCP
UIOIが待機することな(CPUIOIがV RA
M2O3をアクセスすることが可能となり、CPUl
0Iの能力向上に合わせて画面処理速度を向上させるこ
とができる。
以下、ビデオRAMアクセス制御装置109の動作を詳
しく説明する。
しく説明する。
第1図に示すように、CPUl0IおよびCRTコント
ローラ102から共通メモリであるVRAM104ヘア
クセスするアクセス占有期間を分割するために、タイミ
ング信号生成部201において、第3図(alに示すド
ツトクロックDOT(Jよりアクセス占有切替信号CP
U/CRTCおよびウィンドウパルス信号群割DTI月
0.WIDTIM O−1,HIDTIガ 1.[
DTIM I−2・・・、WIDTIM 8を生成す
る。
ローラ102から共通メモリであるVRAM104ヘア
クセスするアクセス占有期間を分割するために、タイミ
ング信号生成部201において、第3図(alに示すド
ツトクロックDOT(Jよりアクセス占有切替信号CP
U/CRTCおよびウィンドウパルス信号群割DTI月
0.WIDTIM O−1,HIDTIガ 1.[
DTIM I−2・・・、WIDTIM 8を生成す
る。
上記のアクセス占有切替信号CPII/CRTCは、1
文字期間をCPUアクセス占有期間TAとCRTコント
ローラアクセス占有占有期間内に分割するもので、この
実施例の場合、例えば1文字が9ドツトであるとして、
4ドツト分の期間をCPUアクセス占存期間T、とし、
残りの5ドツト分の期間をCRTコントローラアクセス
占有期間T8としている。これにより、CRTコントロ
ーラ102のV I? A M2O3へのアクセスは、
CRTコントローラ102の動作がドツトクロックDO
TCKに同期しているので、CRTコントローラアクセ
ス占有占有期間内行うことができる。しかし、CP U
I02のクロックCPU CKはドツトクロックDOT
CKと非同期の関係にあるので、CPU102のアクセ
ス動作とアクセス占有切替信号cpυ/Cl?TCとの
同期化が必要である。
文字期間をCPUアクセス占有期間TAとCRTコント
ローラアクセス占有占有期間内に分割するもので、この
実施例の場合、例えば1文字が9ドツトであるとして、
4ドツト分の期間をCPUアクセス占存期間T、とし、
残りの5ドツト分の期間をCRTコントローラアクセス
占有期間T8としている。これにより、CRTコントロ
ーラ102のV I? A M2O3へのアクセスは、
CRTコントローラ102の動作がドツトクロックDO
TCKに同期しているので、CRTコントローラアクセ
ス占有占有期間内行うことができる。しかし、CP U
I02のクロックCPU CKはドツトクロックDOT
CKと非同期の関係にあるので、CPU102のアクセ
ス動作とアクセス占有切替信号cpυ/Cl?TCとの
同期化が必要である。
そこで、タイミング信号生成部201にて生成されたウ
ィンドウパルス信号群−IDTIM O,[DTIMO
−1,WIDTIM 1.WTDTIM 1−2.−、
WIDTIM 8とCPU1otから出力されるVRA
M104に対するリード信号およびライト信号との位相
比較を行い、第3図に示すように、CPtJlolから
のVRAMリード信号VRAM RDがCRTコントロ
ーラアクセス占有占有期間内に発注した場合に、ウィン
ドウパルス信号群−TDTIM O,WIDTI阿0−
1.WIDTII+ 1.WIDTIMl−2,・・・
、[DTIM 8との比較によってそれを検知し、検知
結果(DI!To〜DET8)をレディ信号生成部20
3へ送る。レディ信号生成部203では、上記の検知結
果(DETO−DET8)をもとにしてCPUアクセス
占有期間TA内において、CP UIOIが部104を
アクセスできるようなタイミングで、レディ信号CPU
RDYを生成する。この結果、cpυ101のシフセ
ス信号がどのタイミングで行われても、必ずCPUアク
セス占有期間T、にて、CP UIOIからVRAM1
04へのアクセスが行われることになる。
ィンドウパルス信号群−IDTIM O,[DTIMO
−1,WIDTIM 1.WTDTIM 1−2.−、
WIDTIM 8とCPU1otから出力されるVRA
M104に対するリード信号およびライト信号との位相
比較を行い、第3図に示すように、CPtJlolから
のVRAMリード信号VRAM RDがCRTコントロ
ーラアクセス占有占有期間内に発注した場合に、ウィン
ドウパルス信号群−TDTIM O,WIDTI阿0−
1.WIDTII+ 1.WIDTIMl−2,・・・
、[DTIM 8との比較によってそれを検知し、検知
結果(DI!To〜DET8)をレディ信号生成部20
3へ送る。レディ信号生成部203では、上記の検知結
果(DETO−DET8)をもとにしてCPUアクセス
占有期間TA内において、CP UIOIが部104を
アクセスできるようなタイミングで、レディ信号CPU
RDYを生成する。この結果、cpυ101のシフセ
ス信号がどのタイミングで行われても、必ずCPUアク
セス占有期間T、にて、CP UIOIからVRAM1
04へのアクセスが行われることになる。
この発明のビデオRAMアクセス制御装置によれば、C
PUアクセス占有期間とCRTコントローラアクセス占
有期間とに分けて両者のVRAMのアクセスの競合を防
止し、CPUのアクセスはCPUアクセス占を期間に行
い、CRTコントローラのアクセスはCRTコントロー
ラアクセス占有期間に行うようにしているので、CRT
コントローラのアクセスが空くまで長時間に渡ってCP
Uが待機することなく CPUがVRAMをアクセスす
ることが可能となり、CPUの能力向上に合わせて画面
処理速度を向上させることができる。
PUアクセス占有期間とCRTコントローラアクセス占
有期間とに分けて両者のVRAMのアクセスの競合を防
止し、CPUのアクセスはCPUアクセス占を期間に行
い、CRTコントローラのアクセスはCRTコントロー
ラアクセス占有期間に行うようにしているので、CRT
コントローラのアクセスが空くまで長時間に渡ってCP
Uが待機することなく CPUがVRAMをアクセスす
ることが可能となり、CPUの能力向上に合わせて画面
処理速度を向上させることができる。
第1図はこの発明の一実施例のビデオRAMアクセス制
御装置の構成を示すブロック図、第2図はビデオRAM
アクセス制御装置を含むCRTディスプレイ用イフィン
タフエース装置ロック図、第3図は第1図の各部のタイ
ムチャート、第4図はビデオRAMアクセス制御装置の
従来例を示すブロック図である。
御装置の構成を示すブロック図、第2図はビデオRAM
アクセス制御装置を含むCRTディスプレイ用イフィン
タフエース装置ロック図、第3図は第1図の各部のタイ
ムチャート、第4図はビデオRAMアクセス制御装置の
従来例を示すブロック図である。
Claims (1)
- 【特許請求の範囲】 CPUからの文字データおよび文字アトリビュートの書
き込みおよび読み出しとCRTコントローラによる文字
データおよび文字アトリビュートの読み出しとが行われ
るビデオRAMのアクセスを制御するビデオRAMアク
セス制御装置であって、 CRTディスプレイ用のドットクロックに基づいてCP
Uアクセス占有期間とCRTコントローラアクセス占有
期間とを交互に設けるアクセス占有切替信号とウィンド
ウパルス信号群とを作成するタイミング信号生成部と、
前記ウィンドウパルス信号群と前記CPUの前記ビデオ
RAMに対するアクセス信号とを比較することにより前
記CPUのアクセス位置を検知するCPUアクセス位置
検知部と、このCPUアクセス位置検知部の検知結果に
基づき前記CPUアクセス占有期間に前記CPUの前記
ビデオRAMに対するアクセスが行われるようにレディ
信号を発生して前記CPUに与えるレディ信号生成部と
を備えたビデオRAMアクセス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1249508A JPH03110597A (ja) | 1989-09-25 | 1989-09-25 | ビデオramアクセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1249508A JPH03110597A (ja) | 1989-09-25 | 1989-09-25 | ビデオramアクセス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03110597A true JPH03110597A (ja) | 1991-05-10 |
Family
ID=17194013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1249508A Pending JPH03110597A (ja) | 1989-09-25 | 1989-09-25 | ビデオramアクセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03110597A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014106568A (ja) * | 2012-11-22 | 2014-06-09 | Mitsubishi Electric Corp | 表示操作器及び画面パターン情報更新システム |
-
1989
- 1989-09-25 JP JP1249508A patent/JPH03110597A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014106568A (ja) * | 2012-11-22 | 2014-06-09 | Mitsubishi Electric Corp | 表示操作器及び画面パターン情報更新システム |
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