JPS6139677B2

JPS6139677B2 -

Info

Publication number: JPS6139677B2
Application number: JP15697777A
Authority: JP
Inventors: Hiroyoshi Kiuchi
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1977-12-26
Filing date: 1977-12-26
Publication date: 1986-09-04
Also published as: JPS5488733A

Description

【発明の詳細な説明】本発明はデイスプレイ装置におけるデータ表示
方式に関する。

デイスプレイ装置は電子計算機と人間とのコミ
ユニケーシヨンを円滑にするための会話機能を有
する入出力装置であり、近年の如く情報システム
がが高度化され広域化されるにつれ、デイスプレ
イ装置の操作性及び高速性により多くの向上が望
まれている。

しかして、デイスプレイ装置例えばCRT表示
装置では、一般に横80文字、縦24行の表示を行
い、仕様により逐次縦方向に画面を移動するよう
にしている。しかしながら上記の表示方式では画
面の横方向に表示する文字数を広げられないた
め、通常のタイプライタ等における最大印字可能
文字数すなわち一般的には132文字をタイプライ
タの印字形態と同一に表現できないという問題が
ある。この事は計算機内部に記憶した各種フアイ
ルデータを表示する場合にそのままの型で表示で
きず画面が非常に見ずらくなつてしまうという問
題を生じる。

本発明は上記の点に鑑みてなされたもので、画
面の表示領域を縦方向に２分し、一方の表示領域
ではコラムデータ等の表示内容を常時固表示しつ
つ、他方の表示領域では表示内容をを横方向に移
動できるようにし、タイプライタの印字様式及び
計算機内部のフアイル内容と一致表現を可能にし
たデータ表示方式を提供することを目的とする。

以下図面を参照して本発明の一実施例を説明す
る。まず、第１図により全体の概略構成について
説明する。同図において１はデータ処理並びに制
御を行うCPUで、このCPU１にはROM，RAM等
により構成されてCPU１の主記憶装置となるメ
モリ２、このメモリ２をダイレクトアクセスする
DMA（ダイレクトメモリアクセス）コントロー
ラ３、入出力装置、フアイル装置等の周辺装置に
対してデータの授受を行うインタフエース４がコ
ントロールバスCB、アドレスバスAB、データバ
スDBのシステムバスを介して並列に接続され
る。即ち、コントロールバスCBは上記各装置の
端子Ｃに接続され、アドレスバスABは上記各装
置の端子Ａに接続され、データバスDBは上記各
装置の端子Ｄに接続される。また、上記データバ
スDBには表示コントローラ５の端子Ｄにも接続
される。この表示コントローラ５の端子Ｔからタ
イミング信号がタイミングバスTBを介して前記
DMAコントローラ３の端子Ｔへ送られる。そし
て上記表示コントローラ５の出力ライン６ａから
ビデオ信号、出力ライン６ｂからは水平及び垂直
同期信号が出力され、CRT表示部７へ供給され
る。しかして本発明はメモリ２に記憶させた表示
用データに対してはCPU１を示すことなくDMA
コントローラ３で直接読出し、データバスDBを
介して表示コントローラ５へ入力し、このデータ
を表示コントローラ５の制御によりCRT表示部
７の画面に表示するようにしたもので、以下
DMAコントローラ３及び表示コントローラ５の
詳細について説明する。

第２図は表示コントローラ５の詳細を示すもの
で、データバスDBを介して送られてくる表示用
データは、アンド回路１１及びオア回路１２を介
してリフレツシユレジスタ１３へ入力される。こ
のリフレツシユレジスタ１３は表示画面の１行分
の文字例えば80文字のデータを直列に記憶するも
ので、後述する走査部１０からのパルス信号CP
に同期してシフトする。また、このリフレツシユ
レジスタ１３はその出力がアンド回路１４及びオ
ア回路１２を介して自己の入力側に戻されて常時
循環シフトするようになつており、このシフト時
に出力されるデータはキヤラクタジエネレータ１
５の入力端子CAへ送られる。このキヤラクタジ
ユネレータ１５は、文字のドツトパターンを記憶
しているROMによつて構成され、リフレツシユ
レジスタ１３からキヤラクタデータが入力される
と、走査部１０からデータ１７を介して端子LA
に与えられるラスタの位置データに従つて上記キ
ヤラクタデータに対応したドツトパターンを端子
POより並列に出力する。この端子POから出力さ
れるドツトパターンは、Ｐ−Ｓ（並列―直列）変
換レジスタ１６でシリアルデータに変換され、出
力ライン６ａを介して前記CRT表示部７へビデ
オ信号VIDOとして送られる。しかして前記走査
部１０は基準のパルス信号を発生するパルス発生
器２１、このパルス発生器２１から出力されるパ
ルス信号をカウントする８進のドツトカウンタ２
２、このドツトカウンタ２２の出力をカウントす
る80進のキヤラクタカウンタ３３、このキヤラク
タカウンタ２３の出力をカウントする12進のラス
タカウンタ２４、このラスタカウンタ２４の出力
をカウントする24進の行カウンタ２５からなつて
いる。そして、キヤラクタカウンタ２３の出力が
水平同期信号H.SYNCとして、また行カウンタ２
５の出力が垂直同期信号V.SYNCとして出力ライ
ン６ｂを介してCRT表示部７へ送られる。また
パルス発生器２１から出力されるパルス信号はＰ
―Ｓ変換回路１６へデータ出力のタイミング信号
として送られる。そして、ドツトカウンタ２２か
ら出力される信号CPはリフレツシユレジスタ１
３へシフト信号として送られると共にＰ―Ｓ変換
回路１６へデータ読込み信号として送られる。さ
らに、上記ラスタカウンタ２４の内容はデコーダ
１７へ加えられる。このデコーダ１７は出力ライ
ンａ〜ｃを備えており、ラスタカウンタ２４の内
容に応じて各出力ラインａ〜ｄから信号を出力す
る。すなわち、デコーダ１７はラスタカウンタ２
４のカウント内容が「９」になつた時に出力ライ
ンａから“１”信号Ｌ９を出力し、カウント内容
が「10」になつた時に出力ラインｂから“１”信
号Ｌ１０を出力し、カウンタ内容が「11」になつ
た時に出力ラインｃから“１”信号Ｌ１１を出力
する。また、デコーダ１７の出力ラインｄからは
ラスタカウンタ２４の内容が「０」〜「８」の時
そのまま出力され、キヤラクタジエネレータ１５
の端子LAへ送られる。そして、デコーダ１７の
出力ラインａ，ｂ，ｃから出力される信号Ｌ９，
Ｌ１０，Ｌ１１、ドツトカウンタ２２から出力さ
れる信号CP、行カウンタ２５から出力される垂
直同期信号V.SYNCはタイミングバスTBを介し
て第１図におけるDMAコントローラ３へ送られ
る。又、信号Ｌ１０は上記アンド回路１１へ入力
されると共にインバータ回路２６をして上記アン
ド回路１４へ入力される。なお、上記走査部１０
は、CRT表示部７において１文字を７×９のド
ツトマトリクスにより表示し、１行で80字、１画
面で24行の表示を行うようにその内容を設定して
いる。また、各行はラスタL₀〜L₁₁の12本のラス
タ（水平走査線）からなり、ラスタL.〜Ｌで文字
を表示し、ラスタL₉，L₁₀，L₁₁を空表示としてい
る。

第３図はDMAコントローラ３の詳細を示すも
ので、上記表示コントローラ５からタイミングバ
スTBを介して送られてくる信号のうち、信号Ｌ
９，Ｌ１０，Ｌ１１，CPは転送制御回路３１へ
送られる。この転送制御回路３１は、上記入力信
号Ｌ９，Ｌ１０，Ｌ１１，CP及びCPU１から送
られてくる応答信号HLDAに従つて各種制御信号
を出力する。すなわち、上記転送制御回路３１
は、出力ラインａ〜ｆを備えており、出力ライン
ａからは信号Ｌ９が入力された時にホールド信号
HOLDを出力し、コントロールバスCBを介して
CPU１へ送出する。そしてCPU１からホールド
信号HOLDに対する応答信号HLDAが送られてく
ると、転送制御回路３１は、出力ラインｂから信
号Ｌ１０・CP、出力ラインｃから信号Ｌ１１・
CP、出力ラインｄからは信号Ｌ１０、出力ライ
ンｅからは信号Ｌ１１の前縁に同期した信号、出
力ラインｆからは信号Ｌ１１の後縁に同期した信
号を出力する。上記転送制御回路３１の出力ライ
ンｂから出力される信号はアンド回路３２〜３５
へ加えられ、出力ラインｃから出力される信号は
アンド回路３６へ加えられる。そして、上記アン
ド回路３２の出力は更新カウンタ３７へカウント
アツプ信号として、アンド回路３３の出力は固定
データ部領域カウンタ３８へカウントダウン信号
として、アンド回路３４の出力は固定データ部ア
ドレスカウンタ３９へカウントアツプ信号とし
て、アンド回路３５，３６の出力はオア回路４０
を介して可変データ部アドレスカウンタ４１へカ
ウントアツプ信号としてそれぞれ加えられる。ま
た、上記転送制御回路３１の出力ラインｆから出
力される信号は更新カウンタ３７へクリア信号と
して加えられる。この更新カウンタ３７の出力
は、転送制御回路３１の出力ラインｅから出力さ
れる信号によりゲート制御されるアンド回路４２
及びオア回路４３を介して固定データ部領域カウ
ンタ３８へ送られる。そして、この固定データ部
領域カウンタ３８の出力は零検出回路４４へ送ら
れ、この零検出回路４４の出力はアンド回路３
５，３６，４５へ加えられると共にインバータ４
６を介してアンド反回路３２，３３，３４，４７
へ加えられる。上記アンド回路４５，４７の出力
はオア回路４８を介してスイツチ回路４９へ加え
られる。このスイツチ回路４９は転送制御回路３
１の出力ラインｄから出力される信号によつて制
御されるもので、その出力はアドレスバスABを
介して第１図のメモリ２へアドレスデータとして
送られる。また、アドレスバスABを介して
DDMAコントローラ３へ入力されるアドレスデ
ータはデコーダ５０へ入力され、このデコーダ５
０の出力によつて固定データ部領域カウンタ３
８、固定データ部アドレスカウンタ３９、可変デ
ータ部アドレスカウンタ４１が指定される。上記
デコーダ５０の出力により指定されたカウンタ３
８，３９，４１に対してデータバスDBを介して
入力されるデータがセツトされる。また、５１は
割込検出回路で、表示コントローラ５から与えら
れる垂直同期信号V.SYNCを検出してCPU１へ割
込信号INTを送出する。

次に上記のように構成された本発明の動作を説
明する。第１図におけるメモリ２は、制御用デー
タを記憶するROM及び表示用データを記憶する
RAMを備えている。そして、このRAMは第４図
に示すように各行に70字分のデータを記憶するよ
うになつており、例えば最初の４行がコラムデー
タ（表題、目出し、項目等）等の固定データを記
憶する固定データ記憶領域２Ａ、そして第５行目
以下が入力データ、入力命令等の可変データを記
憶する可変データ記憶領域２Ｂとなつている。こ
の可変データ記憶領域２Ｂにはそれぞれ24行の左
ページ及び右ページデータを記憶させるが左ペー
ジデータと右ページデータとを１行目から24行目
まで交互に書込むようになつている。また、第４
図において各行の左側に示した数値は各行の先頭
アドレスである。また、上記RAMには、固定デ
ータ記憶領域２Ａつまり固定データ部の先頭アド
レス「０」番地、固定データ部領域例えば10字分
に設定する場合は「10」、可変データ記憶領域つ
まり可変データ部の左ページデータの先頭アドレ
ス「240」番地及び右ページデータの先頭アドレ
ス「310」番地をテーブルとして予め記憶させて
おく。

第５図はCRT表示部７の表示状態を示すもの
で、表示画面の左側10字分の領域が固定データ表
示領域７Ａ、その他の領域が可変データ表示領域
７Ｂとなつている。この場合第５図ａは左ペー
ジ、第５図ｂは右ページに対するものであるが、
表示領域の配分は左右ページ同じである。すなわ
ち、表示指令に従つて可変データ表示領域７Ｂに
左ページデータあるいは右ページデータを表示す
るようにしたもので、固定データ表示領域７Ａに
表示される固定データは左右ページ同じである。

しかして、第２図に示す表示コントローラ５で
は、走査部１０が常時動作しており、パルス発生
器２１から出力される基準パルス信号をカウンタ
ー２２〜２５が順次カウントして水平同期信号
H.SYNC、垂直同期信号V.SYNCを得ている。こ
の垂直同期信号V.SYNCは、CRT表示部７へ送ら
れる他、DMAコントローラ３内の割込検出回路
５１へ入力される。この割込検出回路５１は上記
垂直同期信号V.SYNCが入力されると、割込信号
INTをコントロールバスCBを介してCPU１へ送
出する。CPU１は割込信号INTが入力されると、
実行中の処理を終了した時に割込を受付けて所定
の表示処理を行う。すなわち、CPU１は割込を
受けるとまず退避ルーチンに入り、中断した処理
データつまりCPU１内の演算用レジスタの内容
をメモリ２へ退避させる。次いでCPU１はメモ
リ２におけるRAM内のテーブルを検出し、その
テーブル内の左ページあるいは右ページに対する
データを外部操作指令に従つてCPU１内の所定
の各レジスタに読込み、DMAコントローラ３内
の固定データ部領域カウンタ３８、固定データ部
アドレスカウンタ３９、可変データ部アドレスカ
ウンタ４１にセツトする。すなわち左ページの表
示指令が与えられている場合には、CPU１はア
ドレスバスABを介してデコーダ５０にアドレス
データを送り、デコーダ５０の出力により各カウ
ンタ３８，３９，４１を指定して固定データ部領
域カウンタ３８には領域データ「10」、固定デー
タ部アドレスカウンタ３９に「０」番地、可変デ
ータ部アドレスカウスタ４１に「240」番地をセ
ツトする。その後CPU１は復帰ルーチンに入
り、上記退避ルーチンでメモリ２に退避させたデ
ータを読出して中断した処理を再開する。

しかして、DMAコントローラ３は、CPU１に
よつてデータがセツトされると、メモリ１から表
示用データを読出して表示コントローラ５へ転送
する。すなわち、DMAコントローラ３は表示コ
ントローラ５内のデコーダ１７からラスタ信号Ｌ
９が与えられた際にホールド信号HOLDをCPU
１へ出力する。CPU１は１つの命令の処理を終
了する毎にホールド信号HOLDの有無を検出して
おり、ホールド信号HOLDを検出するとその時点
で処理を中断する。この時CPU１はホールド信
号HOLDを受付けたことを示す信号HLDAを転送
制御回路３１へ出力すると共にデータバスDB及
びアドレスバスABをフローテイング状態にす
る。一方、転送制御回路３１はCPU１から応答
信号HLDAが送られ、且つ表示コントローラ５よ
りラスタ信号Ｌ１０が入力されると、その間にパ
ルス信号CPに同期して80個のパルス信号「Ｌ１
０・CP」を出力ラインｂより出力する。この時
点では零検出回路４４の出力は“０”であり、イ
ンバータ４６の出力が“１”となつてアンド回路
３２，３３，３４，４７のゲートが開かれてい
る。従つて上記転送制御回路３１の出力ラインｂ
から出力されるパルス信号は、アンド回路３２を
介して更新カウンタ３７へ送られると共にアンド
回路３３を介して固定データ部領域カウンタ３８
へ送られ、カウンタ３７はカウントアツプ、カウ
ンタ３８はカウントダウンする。固定データ部領
域カウンタ３８は、最初「10」の値がセツトされ
ているので、10発のパルスが入力されるとカウン
トダウン動作によつてその内容が「０」となる。
この状態を零検出回路４４が検出して“１”信号
を出力し、この結果インバータ４６の出力が
“０”となつてアンド回路３２，３３のゲートを
閉じる。この時更新カウンタ３７の内容は「10」
にカウントアツプされている。一方、上記固定デ
ータ部領域カウンタ３８がカウントダウン動作を
行なつている間、インバータ４６の“１”信号出
力によつてアンド回路３４，４７のゲートが開か
れており、転送制御回路３１が出力ラインｂから
出力されるパルス信号が固定データ部アドレスカ
ウンタ３９へ送られてその内容を順次カウントア
ツプする。またこの際、転送制御回路３１の出力
ラインｄから“１”信号ががＬ１０の出力期間だ
け出力されてスイツチ回路４９を導通状態に保持
しているので、上記固定データ部アドレスカウン
タ３９の内容はアンド回路４７、オア回路４８、
スイツチ回路４９を介して出力され、さらにアド
レスバスABを介してメモリ２へ送られてRAMの
アドレスを指定する。上記固定データ部アドレス
カウンタ３９のカウントアツプ動作に従つてメモ
リ２の「０」〜「10」番地までのアドレスが指定
され、その記憶内容つまりコラム等の固定データ
が読出されて表示コントローラ５へ送られ、後述
するようにCRT表示部７において表示される。
そして、上記したように零検出回路４４が固定デ
ータ部領域カウンタ３８の内容が「０」となつた
ことを検出して“１”信号を出力するとアンド回
路３５，３６，４５のゲートが開かれ、固定デー
タ部アドレスカウンタ３９に代つて可変データ部
アドレスカウンタ４１の内容がアンド回路４５、
オア回路４８、スイツチ回路４９を介して出力さ
れるようになる。上記アンド回路３５のゲートが
開かれることにより、転送制御回路３１の出力ラ
インｂから出力される80発のパルスのうち、残り
の70発のパルスが可変データ部アドレスカウンタ
４１へ送られ、その内容を順次カウントアツプす
る。この可変データ部アドレスカウンタ４１には
最初先頭アドレス「240」番地がセツトされてい
るので、アドレスカウンタ４１の内容は「240」
番地からカウントアツプ動作を開始する。この可
変データ部アドレスカウンタ４１のカウント内容
によつてメモリ２のアドレスが指定され、「240」
番地から「309」番地までの内容つまり１行目左
ページデータが読出され、表示コントローラ５へ
送られてCRT表示部７で表示される。次いでラ
スタ信号Ｌ１１が転送制御回路３１に与えられる
と、出力ラインｃから70発のパルス信号が出力さ
れ、アンド回路３６、オア回路４０を介して可変
データ部アドレスカウンタ４１へ送られ、その内
容をカウントアツプする。この結果、可変アドレ
スカウンタ４１の内容は「380」となる。また、
上記転送制御回路３１の出力ラインｅからラスタ
信号１１の前縁に同期して“１”信号が出力さ
れ、アンド回路４２のゲートを開く。このため更
新カウンタ３７に保持されている内容「10」がア
ンド回路４２及びオア回路４３を介して固定デー
タ部領域カウンタ３８にセツトされる。この時零
検出回路４４の出力が“０”となり、アンド回路
３５，３６，４５のゲートを閉じると共にインバ
ータ４６の出力が“０”となり、アンド回路３２
〜３４，４７のゲートを開く。そして、上記ラス
タ記号Ｌ１１の後縁において転送制御回路３１の
出力ランｆからクリア信号が出力され、更新カウ
ンタ３７の内容をクリアする。

その後、次の行のラスタ記号Ｌ９が与えられた
時に転送制御回路３１の出力ラインａからホール
ド信号HOLDが出力されてCPU１へ送られる。
そして、このホールド信号HOLDに対してCPU
１から応答信号HLDAや転送制御回路３１へ入力
され、かつラスタ信号Ｌ１０が与えられると上記
したように転送制御回路３１の出力ラインｂから
80発のパルス信号が出力され、それぞれアンド回
路３２，３３，３４を介して更新カウンタ３７、
回定データ部領域カウンタ３８、固定データ部ア
ドレスカウンタ３９へ入力される。この場合、ア
ドレスカウンタ３９は前回のカウント内容「10」
からカウントアツプし、そのカウント内容に従つ
て上記したようにメモリ２の固定データが読出さ
れる。この固定データの読出しを終了すると、零
検出回路４４の零検出出力により、アンド回路３
５，３６，４５のゲートが開かれて可変データ部
アドレスカウンタ４１のカウントアツプ動作及び
そのカウント内容に従つてメモリ２の可変データ
が読出される。この場合、可変データ部アドレス
カウンタ４１の内容は、前回の１行目左ページデ
ータを読出した後、転送制御回路３１の出力ライ
ンｃから出力される70発のパルス信号によりカウ
ントアツプしているので、メモリ２から１行分の
間をおいて次のデータつまり、先頭アドレスが
「380」第地の「２行目左ページデータ」を読出し
て表示コントローラ５へ送出する。

上記表示コントローラ５は第２図に示すように
ラスタ信号Ｌ１０が出力されている間アンド回路
１１のゲートが開かれているので、メモリ２から
読出された80字のデータはアンド回路１１及びオ
ア回路１２を介してリフレツシユレジスタ１３へ
入力される。このリフレツシユレジスタ１３は、
入力データをパルス信号CPに同期して読込み、
その後ラスタ信号Ｌ１０が“０”になるとアンド
回路１４のゲートが開かれるので読込んだデータ
をアンド回路１４及びオア回路１２を介して循環
保持する。このリフレツシユレジスタ１３に記憶
保持された文字データはパルス信号CPに同期し
て、キヤラクタジエネレータ１５へ送出する。こ
のキヤラクタジエネレータ１５は文字データが入
力されるとデコーダ１７から入力されるラスタ信
号に応じて文字のドツトパターンを発生する。こ
のドツトパターンはパルス信号CPに同期してＰ
―Ｓ変換レジスタ１６に読込まれ、パルス発生器
２１から出力されるパルス信号に同期したシリア
ルデータに変換される。このシリアルデータはビ
デオ信号VIDOとして出力ライン６ａによりCRT
表示部７へ送られて表示される。この場合、リフ
レツシユレジスタ１３に記憶されたデータにより
１行分の表示が行われる。一方、前記DMAコン
トローラ３における転送制御回路３１は、ラスタ
信号Ｌ１１が“０”になると、それまで出力して
いたホールド信号HOLDを“０”にする。このホ
ールド信号HOLDが“０”になるとCPU１は中
断していた処理動作を再開する。以下同様にして
各行におけるラスタ信号Ｌ９が出力される毎に転
送制御回路３１からホールド信号HOLDが出力さ
れ、このホールド信号HOLDによりCPU１の処
理が中断されると共に固定データ部アドレスカウ
ンタ３９のアドレスデータに従つてメモリ２から
左ページに対するデータが読出され、表示コント
ローラ５のリフレツシユレジスタ１３に書込まれ
る。そして、このリフレツシユレジスタ１３の記
憶内容に従つて上記したように１行分のデータ表
示が行われる。このようにしてメモリ２から固定
データ及び可変データが順次読出され、第５図ａ
に示すように固定データ及び左ページのデータが
CRT表示部７で表示される。つまり先頭アドレ
スが「380」番地の２行目左ページデータを読出
して表示コントローラ５へ送出する。以下同様の
動作が操作され左ページに対するデータが表示さ
れる。

また、外部操作により右ページを表示するよう
に指定した場合は、割込検出回路５１から垂直同
期信号V.SYNCに同期して割込信号INTがCPU１
に送られることによつて、CPU１が可変データ
部アドレスカウンタ４１右ページの先頭アドレス
「310」番地をセツトする。この場合、固定データ
部領域カウンタ３８及び固定データ部アドレスカ
ウンタ３９には左ページデータを表示する場合と
同じデータがセツトされる。可変データ部アドレ
スカウンタ４１に右ページ記憶データの先頭アド
レスをセツトすることによつて上記左ページの場
合と同様に第５図ｂに示すように右ページのデー
タ表示を行わせることができる。

また、表示画面を横方向にスクロールする場合
は、外部操作により左ページ先頭アドレス
「240」番地に任意の値をを加算して可変データ部
アドレスカウンタ４１にセツトする。左ページ先
頭アドレスに加算するアドレス数に応じて左ペー
ジデータが画面左方向にスクロールし、そのスク
ロール分だけ画面右側に右ページデータが表示さ
れる。また、右ページの先頭アドレス「310」番
地に対して任意の値を減算して可変データ部アド
レスカウンタ４１にセツトすれば、その減算数に
応じて右ページを右方向にスクロールしてその分
だけ画面左側に左ページデータを表示することが
できる。

尚、上記実施例では表示部にCRTを用いた場
合について説明したが、例えば液晶、プラズマ等
RT以外の表示手段を用いても良いことは勿論で
ある。

また、上記実施例では左ページ分の各行のデー
タと右ページ分の各行のデータ行毎に連続するよ
うに表示用メモリに記憶するようにしたが、例え
ば各行内の任意なデータのアドレス番地を先頭ア
ドレスとして表示画面に対する一行分に相当する
アドレス値を記憶する手段を設けて、更に、右ペ
ージ分の記憶領域、左ページ分の記憶領域を判定
する制御手段等を付加すれば、表示用メモリには
画面のページ毎にその表示データをを記憶しても
良い。

以上述べたように本発明によれば、表示画面を
固定表示領域と可変表示領域とに縦方向に分割
し、コラムデータ等を上記固定表示領域に常時固
定表示しつつ、メモリに記憶した左ページデータ
及び右ページデータを任意に指定して表示でき、
また画面データの左寄せ右寄せを任意に行い得、
横方向文字数が表示画面の表示可能文字数より多
いタイプライタの印字様式、計算機内部のフアイ
ル内容に対してもその表示能様を一致させること
ができる。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図
は全体の概略構成を示すブロツク図、第２図は第
１図における表示コントローラ部分の詳細を示す
回路構成図、第３図は第１図におけるDMAコン
トローラ部分の詳細を示す回路構成図第４図は第
１図のメモリにおける表示データの記憶状態を示
す図、第５図は表示画面上のデータ表示状態を示
す図である。１…CPU、２…メモリ、３…DMAコントロー
ラ、５…表示コントローラ、７…CRT表示部、
１０…走査部、３１…転送制御回路、３８…固定
データ部領域カウンタ、３９…固定データ部アド
レスカウンタ、４１…可変データ部アドレスカウ
ンタ。

Claims

【特許請求の範囲】１固定表示領域とこの固定表示領域以外の表示
画面上の領域である可変表示領域とを有する表示
手段と、上記表示手段へ出力される表示データを記憶す
る表示用メモリと、固定データを記憶する固定データメモリと、上記可変表示領域に表示される容量以上の可変
データを記憶する可変データメモリと、アドレス指定により上記固定データメモリより
読み出される固定データを上記表示用メモリに転
送する第１の転送手段と、上記表示画面における固定表示領域の範囲を決
めるため、上記第１の転送手段により読み出され
る固定データのアドレス指定範囲を設定する第１
の設定手段と、この第１の設定手段により設定された上記固定
表示領域の範囲に対応して決まる上記表示画面上
の可変表示領域の範囲に基づいて、上記可変デー
タメモリより読み出される可変データの読み出し
範囲を決定し、この読み出し範囲内のアドレス指
定により上記可変データメモリより読み出される
可変データを上記表示用メモリに転送する第２の
転送手段と、この第２の転送手段により決定される可変デー
タの読み出し範囲の上記可変デーダメモリに対す
る先頭アドレスを設定する第２の設定手段とを備
え、上記第１の設定手段による設定により固定表
示領域の範囲を決定し、上記第２の設定手段によ
り先頭アドレスを任意に設定可能とすることによ
り可変データの表示範囲を任意に移動できるよう
にしたことを特徴とするデータ表示方式。