JPS6362043A - ｃｐｕ搭載基板の試験方法 - Google Patents
ｃｐｕ搭載基板の試験方法Info
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- JPS6362043A JPS6362043A JP61207340A JP20734086A JPS6362043A JP S6362043 A JPS6362043 A JP S6362043A JP 61207340 A JP61207340 A JP 61207340A JP 20734086 A JP20734086 A JP 20734086A JP S6362043 A JPS6362043 A JP S6362043A
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- 238000000034 method Methods 0.000 claims description 4
- 239000000872 buffer Substances 0.000 abstract description 26
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は中央ｆｆｙｌＪ何装置（以下ｃｐｕと言う）
を搭載している基板の試験方法に関するものであるＯ 〔従来の技術］ 第３図は例えば、Ｓ Ａ ７００Ｍ−８０８６／８８ハ
ードクエアユーデーズ・マニュアルのページ６−２ｉＣ
示された従来のｃｐｕを搭載している基板（以下ｃｐｕ
搭載基板と言う）に基板試験用ソールを接続して試験す
る方法である。同図において、（４）はａｐｕ搭載基板
であり、ＩＣソケット（２）が装着されている。（５）
ｉ ｃ ｐ ｕである。（７）は基板試験用ツールであ
シ、基板試験用ツールよりグープル（８）を介して工Ｃ
プラグ（９）が接続される。
を搭載している基板の試験方法に関するものであるＯ 〔従来の技術］ 第３図は例えば、Ｓ Ａ ７００Ｍ−８０８６／８８ハ
ードクエアユーデーズ・マニュアルのページ６−２ｉＣ
示された従来のｃｐｕを搭載している基板（以下ｃｐｕ
搭載基板と言う）に基板試験用ソールを接続して試験す
る方法である。同図において、（４）はａｐｕ搭載基板
であり、ＩＣソケット（２）が装着されている。（５）
ｉ ｃ ｐ ｕである。（７）は基板試験用ツールであ
シ、基板試験用ツールよりグープル（８）を介して工Ｃ
プラグ（９）が接続される。
次に基板試験用ツールの接続、使用方法について説明す
る。まず、ｃ ｐ ｕ （５）を搭載してａｐｕ搭載基
板（４）を用いるときには、ＩＣソケット（２）にｃｐ
ｕ（５）を挿入する。この形でｃ ｐ ｕ （５）をｃ
ｐｕ搭載基板（４）上で動作させる。次に、基板試験用
ツール（７）を用いてｃｐｕ搭載基板（４）の試験を行
うときには、ｃｐｕ（５）をＩＣソケット（２）から取
シはすし、基板試験用ツール（７）とつながっているＩ
Ｃプラグ（９）をＩＣソケット（２）に挿入する。その
状態で基板試験用ツール（７）に内蔵されたｃｐｕを用
いてｃｐｕ搭載基板（４）を動作させ、試験を行う。
る。まず、ｃ ｐ ｕ （５）を搭載してａｐｕ搭載基
板（４）を用いるときには、ＩＣソケット（２）にｃｐ
ｕ（５）を挿入する。この形でｃ ｐ ｕ （５）をｃ
ｐｕ搭載基板（４）上で動作させる。次に、基板試験用
ツール（７）を用いてｃｐｕ搭載基板（４）の試験を行
うときには、ｃｐｕ（５）をＩＣソケット（２）から取
シはすし、基板試験用ツール（７）とつながっているＩ
Ｃプラグ（９）をＩＣソケット（２）に挿入する。その
状態で基板試験用ツール（７）に内蔵されたｃｐｕを用
いてｃｐｕ搭載基板（４）を動作させ、試験を行う。
【発明が解決しようとする問題点３
以上のように、従来ｃｐｕ搭載基板に基板試験用ツール
を接続するにはｃｐｕ搭載基板上ＫＩＣソケットを設け
、ｃｐｕと基板試験用ツールをっなぎ替えねばならなか
った。このためｃｐｕのパンケージとＩＣソケットとの
間の接触信頼度が落ちる、工Ｃソケットからｃｐｕのパ
ッケージが抜る恐れがあるなどの問題点があった。
を接続するにはｃｐｕ搭載基板上ＫＩＣソケットを設け
、ｃｐｕと基板試験用ツールをっなぎ替えねばならなか
った。このためｃｐｕのパンケージとＩＣソケットとの
間の接触信頼度が落ちる、工Ｃソケットからｃｐｕのパ
ッケージが抜る恐れがあるなどの問題点があった。
この発明は上記問題点を解消するためになされたもので
あり、ｃｐｕｔｃｐｕｇ戦基板に直付けした状態のまま
で基板試験用ツールをｃｐｕｇ収基板に接続し、基板試
験用ツールに内蔵されているａｐｕからｃｐｕ搭載基板
を動作させ試験を行うことを可能とする方法を得ること
を目的とする。
あり、ｃｐｕｔｃｐｕｇ戦基板に直付けした状態のまま
で基板試験用ツールをｃｐｕｇ収基板に接続し、基板試
験用ツールに内蔵されているａｐｕからｃｐｕ搭載基板
を動作させ試験を行うことを可能とする方法を得ること
を目的とする。
この発明に係るｃｐｕ搭載基板の試験方法は、ｃｐｕを
ホールドすると共に試験用ｃｐｕをゲートを介して内部
バスに接続するゲート開閉の制御信号を発生するホール
ド制御を設けたものである。
ホールドすると共に試験用ｃｐｕをゲートを介して内部
バスに接続するゲート開閉の制御信号を発生するホール
ド制御を設けたものである。
この発明に係るｃｐｕ搭載基板の試験方法は非試験時（
通常動作時）にはホールド信号をオフとし、ゲートを閉
としてｅｐｕを動作させ、試験時にはホールド信号をオ
ンとしｃｐｕと非動作とすすると共にゲートを開として
試験用ｃｐｕを動作させ試験を行う。
通常動作時）にはホールド信号をオフとし、ゲートを閉
としてｅｐｕを動作させ、試験時にはホールド信号をオ
ンとしｃｐｕと非動作とすすると共にゲートを開として
試験用ｃｐｕを動作させ試験を行う。
〔実施例」
以下、この発明の一実施例について説明する。
＠１図において、（１）は基板試験用ツール取付は基板
、＜ｉｘ）はｃｐｕ搭載基板である。（２）はＩＣソケ
ットであり基板試験用ツール取付は基板（１）上に装着
されており、基板試験用ツール（７）はケーブル（８）
、ＩＣプラグ（９） ′ｆ、介【７て工Ｃソケット（２
）に接続される。（３）、（６）／／ｉコネクタであり
、コネクタ（３）は基板試験用ツール取付裁板（１）に
、コネクタ（６）はｃｐｕ搭載基板（４）に装着される
、（５）はｃｐｕであり、ｃｐｕ搭載基板（４）に直付
けされるっａ ｐ ｕ （５）からでて、いる（１１）
はｃｐｕアドレス・データ信号、（１２）はｃｐｕコン
トロール信９１であり、（ｌＯンの内部バスに接続され
る。（１３ａ） 、 （１３ｂ）はｃｐｕコントロール
信号２であり、（２１）のパン７アゲートを介してつな
がっており、更に内部バス（ｌＯ）に接続される。ここ
でｃｐｕコントロール信９１ （１２）はｅｐｕ（５）
がホールド状態で信号がハイ・インピーダンスとなるも
のであり、ｃｐｕコントロール信号２（１３ａ）はｃ
ｐ ｕ （５）がホールド状態で信号がハイ・インピー
ダンスにならないものである。次にＩＣソケット（２）
からでている（１６）は工Ｃングットアドレス・データ
信号であり、内部バス（１０）に接続される。（１４ａ
） 、 （１４ｂ）はＩＣソケットコントロール信号で
あり、 （２２）のバッファゲートを介してつながっ
ており、更に内部バス（ｌＯ）に接続される。（１５ａ
）、（１５ｂ）は工Ｃソケットリセット信号であり、内
部バス（１０）からバッファゲート（２３）を介してＩ
Ｃソケツ） （２） Ｋ接続される。（３０）はホール
ド制御部でろり、（１７）のホールド要求信号、（２０
）の〒Ｃソケット信号バッファコントロール信号を出力
するとともＫ ｃ ｐ ｕ （５）から出力される（１
８）のホールド認識信号を入力する、（１９ａ） 、
（１９ｂ）＃−ｉｃ ｐ ｕ信号バッファコントロール
信号であり、信’８ （１９ａ）はインバータ・グー）
（２４）を介して信号（１９ｂ）にっながり、バッフ
アゲ−） （２１）を制御する。（２５）、（２６）は
プルアップ抵抗、（２７）はグラクンド（ｏｖ） 、（
４０）はスイッチ、（５０）は表示灯である。
、＜ｉｘ）はｃｐｕ搭載基板である。（２）はＩＣソケ
ットであり基板試験用ツール取付は基板（１）上に装着
されており、基板試験用ツール（７）はケーブル（８）
、ＩＣプラグ（９） ′ｆ、介【７て工Ｃソケット（２
）に接続される。（３）、（６）／／ｉコネクタであり
、コネクタ（３）は基板試験用ツール取付裁板（１）に
、コネクタ（６）はｃｐｕ搭載基板（４）に装着される
、（５）はｃｐｕであり、ｃｐｕ搭載基板（４）に直付
けされるっａ ｐ ｕ （５）からでて、いる（１１）
はｃｐｕアドレス・データ信号、（１２）はｃｐｕコン
トロール信９１であり、（ｌＯンの内部バスに接続され
る。（１３ａ） 、 （１３ｂ）はｃｐｕコントロール
信号２であり、（２１）のパン７アゲートを介してつな
がっており、更に内部バス（ｌＯ）に接続される。ここ
でｃｐｕコントロール信９１ （１２）はｅｐｕ（５）
がホールド状態で信号がハイ・インピーダンスとなるも
のであり、ｃｐｕコントロール信号２（１３ａ）はｃ
ｐ ｕ （５）がホールド状態で信号がハイ・インピー
ダンスにならないものである。次にＩＣソケット（２）
からでている（１６）は工Ｃングットアドレス・データ
信号であり、内部バス（１０）に接続される。（１４ａ
） 、 （１４ｂ）はＩＣソケットコントロール信号で
あり、 （２２）のバッファゲートを介してつながっ
ており、更に内部バス（ｌＯ）に接続される。（１５ａ
）、（１５ｂ）は工Ｃソケットリセット信号であり、内
部バス（１０）からバッファゲート（２３）を介してＩ
Ｃソケツ） （２） Ｋ接続される。（３０）はホール
ド制御部でろり、（１７）のホールド要求信号、（２０
）の〒Ｃソケット信号バッファコントロール信号を出力
するとともＫ ｃ ｐ ｕ （５）から出力される（１
８）のホールド認識信号を入力する、（１９ａ） 、
（１９ｂ）＃−ｉｃ ｐ ｕ信号バッファコントロール
信号であり、信’８ （１９ａ）はインバータ・グー）
（２４）を介して信号（１９ｂ）にっながり、バッフ
アゲ−） （２１）を制御する。（２５）、（２６）は
プルアップ抵抗、（２７）はグラクンド（ｏｖ） 、（
４０）はスイッチ、（５０）は表示灯である。
また第２図は上記第１図の外観を示したもので基板試験
用ツール（力を基板試験用ツール取付は基板（１）を介
してｃｐｕ搭載基板（４）に接続した図である０ 上記のように構成された一実施例について、その動作を
説明する。
用ツール（力を基板試験用ツール取付は基板（１）を介
してｃｐｕ搭載基板（４）に接続した図である０ 上記のように構成された一実施例について、その動作を
説明する。
まず、基板試験用ツール（７）を使ってｃｐｕ搭載基板
（４）の試験を行わない場合は、試験用ツール取付は基
板（１）をｃｐｕ搭載基板（４）と接続することなく、
ｃｐｕ搭載基板（４）に直付けされたｃ ｐ ｕ （５
）を動作させる。このとき、ｃｐｕ信号バッファコント
ロール信’９（１９ａ）は、プルアップ抵抗（２５）に
より有意レベル（高電位）になっており、インバータ・
ゲート（２４）で反転されてｃｐｕ信号バッファコント
ロール信’ｊ） （１９ｂ）となり、バッファ・ゲート
（２１）には有意レベル（低電位）の信号が入力される
。そのためバッファ・ゲート（２１）は開き、ｃｐｕ（
５）からのｃｐｕアドレス・データ信号（１１）、ｃｐ
ｕコントロール信号（１２）、ｃｐｕコントロール信＠
（１３ａ） 、（１３ｂ）はすべて内部バス（ｌＯ）
に接続されており、ｃｐｕ（５）の動作は可能となる。
（４）の試験を行わない場合は、試験用ツール取付は基
板（１）をｃｐｕ搭載基板（４）と接続することなく、
ｃｐｕ搭載基板（４）に直付けされたｃ ｐ ｕ （５
）を動作させる。このとき、ｃｐｕ信号バッファコント
ロール信’９（１９ａ）は、プルアップ抵抗（２５）に
より有意レベル（高電位）になっており、インバータ・
ゲート（２４）で反転されてｃｐｕ信号バッファコント
ロール信’ｊ） （１９ｂ）となり、バッファ・ゲート
（２１）には有意レベル（低電位）の信号が入力される
。そのためバッファ・ゲート（２１）は開き、ｃｐｕ（
５）からのｃｐｕアドレス・データ信号（１１）、ｃｐ
ｕコントロール信号（１２）、ｃｐｕコントロール信＠
（１３ａ） 、（１３ｂ）はすべて内部バス（ｌＯ）
に接続されており、ｃｐｕ（５）の動作は可能となる。
次に、基板試験用ツール（７Ｊを使ってｃｐｕ搭載基板
（４）の試験を行う場合の動作について説明するりこの
場合、＄２図に示したように基板試験用ツール（７）に
接続されている工Ｃプラグ（９）をＩＣソケット（２）
に接続し、コネクタ（３）とコネクタ（６）をつなぐこ
とにより基板試験用ツール取付は基板（１）をｃｐＵ搭
載基板（荀に接続する。以上の接続により、ｃｐｕｐ号
パン７アコントロール信９（１９ａ）は、グラツンド（
２７）に接続されるので無意レベル（低電位）となり、
インバータ・ゲート（２４）で反転されて。ｐｕ信号バ
ッファコントロール信号（１９ｂ）となってバッファ・
ゲート（２１）には無意レベル（高電位）の信号が入力
される。そのため、バッファ・グー ） （２１）は閉
じ、ａｐｕコントロール信号２ （１３ａ）は内部バス
（１０）から電気的に分離される。基板試験用ツール取
付は基板（１）内にあるホールド制御部（３０）は工Ｃ
ソケット信号バッファコントロール信号（２０）を無意
レベル（低電位）で出力し、パン７アグート（２２）
、（２３）を閉じる。これによ）工Ｃソゲットリセット
信Ｊ８（１５ｂ）Ｉ／ｉ、プルアンプ抵抗（２６）によ
って有意レベル（高電位）になり、基板試験用ツール（
７）に内蔵されたｃｐｕにはリセットがかかり、ＩＣソ
ケットアドレス・データ信号（１６）はハイ・インピー
ダンスとなっている。その後、ホールド制御部（３０）
はｃ ｐ ｕ （５）に対してホールド要求値Ｊ８（１
７）を出力する。これに対してａ ｐ ｕ （５）はホ
ールド認識信４５（１８）を返すとともに自らはホール
ド状態になり、ｃｐｕアドレス・データ信号（１１）、
ｃｐｕコントロール信号１ （１２）をノ１イ・インピ
ーダンス状態とする。これにより、ｃｐｕ（５）。
（４）の試験を行う場合の動作について説明するりこの
場合、＄２図に示したように基板試験用ツール（７）に
接続されている工Ｃプラグ（９）をＩＣソケット（２）
に接続し、コネクタ（３）とコネクタ（６）をつなぐこ
とにより基板試験用ツール取付は基板（１）をｃｐＵ搭
載基板（荀に接続する。以上の接続により、ｃｐｕｐ号
パン７アコントロール信９（１９ａ）は、グラツンド（
２７）に接続されるので無意レベル（低電位）となり、
インバータ・ゲート（２４）で反転されて。ｐｕ信号バ
ッファコントロール信号（１９ｂ）となってバッファ・
ゲート（２１）には無意レベル（高電位）の信号が入力
される。そのため、バッファ・グー ） （２１）は閉
じ、ａｐｕコントロール信号２ （１３ａ）は内部バス
（１０）から電気的に分離される。基板試験用ツール取
付は基板（１）内にあるホールド制御部（３０）は工Ｃ
ソケット信号バッファコントロール信号（２０）を無意
レベル（低電位）で出力し、パン７アグート（２２）
、（２３）を閉じる。これによ）工Ｃソゲットリセット
信Ｊ８（１５ｂ）Ｉ／ｉ、プルアンプ抵抗（２６）によ
って有意レベル（高電位）になり、基板試験用ツール（
７）に内蔵されたｃｐｕにはリセットがかかり、ＩＣソ
ケットアドレス・データ信号（１６）はハイ・インピー
ダンスとなっている。その後、ホールド制御部（３０）
はｃ ｐ ｕ （５）に対してホールド要求値Ｊ８（１
７）を出力する。これに対してａ ｐ ｕ （５）はホ
ールド認識信４５（１８）を返すとともに自らはホール
ド状態になり、ｃｐｕアドレス・データ信号（１１）、
ｃｐｕコントロール信号１ （１２）をノ１イ・インピ
ーダンス状態とする。これにより、ｃｐｕ（５）。
は内部バス（ｌＯ）から電気的に分離される。ホールド
制御部（３０）はｃ ｐ ｕ （５）からのホールド認
識信号（１８）を受は取るとＩＣソケット信号バッファ
コントロール信号（２０）を有意レベル（低電位）にし
てバッファ・ゲート（２２）、（２３）を屍け、ＩＣソ
ケットコントロール信号（１４ａ）、 Ｉ Ｃソケッ
トリセット信！ （１５ｂ）を内部バス（ｌＯ）に接続
する。以上の動作を行うことにより、基板試験用ツール
（７）に内蔵されたｃｐｕが内部バス（１０）に電気的
に接続され、ａｐｕ搭載基板（４）上での試験が可能に
なる。
制御部（３０）はｃ ｐ ｕ （５）からのホールド認
識信号（１８）を受は取るとＩＣソケット信号バッファ
コントロール信号（２０）を有意レベル（低電位）にし
てバッファ・ゲート（２２）、（２３）を屍け、ＩＣソ
ケットコントロール信号（１４ａ）、 Ｉ Ｃソケッ
トリセット信！ （１５ｂ）を内部バス（ｌＯ）に接続
する。以上の動作を行うことにより、基板試験用ツール
（７）に内蔵されたｃｐｕが内部バス（１０）に電気的
に接続され、ａｐｕ搭載基板（４）上での試験が可能に
なる。
なお、上記実施例では基板試験用ツール取付は基板（１
）をｃｐｕ搭載基板（４）に接続することにより％ ｃ
ｐ ｕ （５）をホールド状態にし、基板試験用ツー
ル（ηによる試験を可能としたが、スイッチ（４０）を
基板試験用ツール取付は基板に取付け、スイッチ（４０
）をオン側に倒すことによって、ホールド制御部（３０
）はホールド要求信号（１７）を出しｃ ｐ ｕ （５
）をホールド状態にし、またオフ側に倒すことによって
、ホールド制御部（３０）はホールド要求値Ｊ８（１７
）を解除してｃｐｕ（５）のホールド状態を解除するこ
とも可能である。即ち、まずスイッチ（４０）をオン側
に倒すこ七によってｃｐｕ（５）を内部バス（１０）
２＞。
）をｃｐｕ搭載基板（４）に接続することにより％ ｃ
ｐ ｕ （５）をホールド状態にし、基板試験用ツー
ル（ηによる試験を可能としたが、スイッチ（４０）を
基板試験用ツール取付は基板に取付け、スイッチ（４０
）をオン側に倒すことによって、ホールド制御部（３０
）はホールド要求信号（１７）を出しｃ ｐ ｕ （５
）をホールド状態にし、またオフ側に倒すことによって
、ホールド制御部（３０）はホールド要求値Ｊ８（１７
）を解除してｃｐｕ（５）のホールド状態を解除するこ
とも可能である。即ち、まずスイッチ（４０）をオン側
に倒すこ七によってｃｐｕ（５）を内部バス（１０）
２＞。
ら電気的に分離し、基板試験用ツール（７）に内蔵され
ているｃｐｕを内部バス（１０） Ｋ電気的に接続する
動作は上記実施例と同じである。次にスイッチ（４０）
をオフ側に倒すとホールド制御ｉ （３０）はホールド
要求値Ｊ８（１７）をリセットする。ｃｐｕ（５）ｔｆ
ｉその信号を受けてホールド認織信Ｊ８（１８）をリセ
ットし、自らはホールド状態を解除する。それにより、
ａｐｕアドレス・データ信Ｊ８（１１）、ｃｐｕコント
ロール信号１ （１２）はハイ・インピーダンス状態で
なくなり、内部バス（１０）に電気的につながる。また
、ホールド制御部（３０）は工Ｃソケット信号バッファ
コントロール信Ｊ８（２０）を無意レベル（高電位）ン
ζしてバッファ・グー） （２２）、（２３）を閉じ、
ＩＣングットコントロール信号（１４ａ）、工Ｃソケッ
トリセット信号（１５ｂ）は内部バス（１０）から切り
離される。
ているｃｐｕを内部バス（１０） Ｋ電気的に接続する
動作は上記実施例と同じである。次にスイッチ（４０）
をオフ側に倒すとホールド制御ｉ （３０）はホールド
要求値Ｊ８（１７）をリセットする。ｃｐｕ（５）ｔｆ
ｉその信号を受けてホールド認織信Ｊ８（１８）をリセ
ットし、自らはホールド状態を解除する。それにより、
ａｐｕアドレス・データ信Ｊ８（１１）、ｃｐｕコント
ロール信号１ （１２）はハイ・インピーダンス状態で
なくなり、内部バス（１０）に電気的につながる。また
、ホールド制御部（３０）は工Ｃソケット信号バッファ
コントロール信Ｊ８（２０）を無意レベル（高電位）ン
ζしてバッファ・グー） （２２）、（２３）を閉じ、
ＩＣングットコントロール信号（１４ａ）、工Ｃソケッ
トリセット信号（１５ｂ）は内部バス（１０）から切り
離される。
このため、プルアンプ抵抗（２６）によって工Ｃングッ
トリセット信−＋ｊ （１５ｂ）は有意レベル（高電位
）になり、基板試験用ツール（７）に内蔵されたａｐｕ
にリセットがかかり、その結果ＩＣソケットアドレス・
データ信号（１６）はハイ・インビーダンストする。こ
れらより基板試験用ツール（７）は内部バス（１０）か
ら電気的に分離される。丈に、ｃｐｕ信号バッファコン
トロール信Ｊｉｊ（１９ａ）はプルアンプ抵抗（２５）
によって有意レベル（高電位）Ｋなり、インバータ・グ
ー） （２４）で反転されてバッファ・グー） （２１
）へ有意レベル（低電位）で入力される。この結果バッ
ファ・グー） （２１）は囲き、ａｐｕコントロール信
号２ （１３ａ）＃−を内部バス（１０）に接続される
。
トリセット信−＋ｊ （１５ｂ）は有意レベル（高電位
）になり、基板試験用ツール（７）に内蔵されたａｐｕ
にリセットがかかり、その結果ＩＣソケットアドレス・
データ信号（１６）はハイ・インビーダンストする。こ
れらより基板試験用ツール（７）は内部バス（１０）か
ら電気的に分離される。丈に、ｃｐｕ信号バッファコン
トロール信Ｊｉｊ（１９ａ）はプルアンプ抵抗（２５）
によって有意レベル（高電位）Ｋなり、インバータ・グ
ー） （２４）で反転されてバッファ・グー） （２１
）へ有意レベル（低電位）で入力される。この結果バッ
ファ・グー） （２１）は囲き、ａｐｕコントロール信
号２ （１３ａ）＃−を内部バス（１０）に接続される
。
以上の動作よりｓ ｃ ｐ ｕ （５）は内部バス（１
０）に対して動作可能となり、基板試験用ツール（７）
は内部バス（ｌＯ）から分離される。
０）に対して動作可能となり、基板試験用ツール（７）
は内部バス（ｌＯ）から分離される。
また５ａｐｕｃ５）がホールド状態になり、内部バス（
ｌＯ）から切り離されたことを視覚的に表示するために
、ホールド認誠侶Ｊｉ３（１８）が出力されたことによ
って表示灯（５０）を点灯させ、試験者に知らせること
もできる。
ｌＯ）から切り離されたことを視覚的に表示するために
、ホールド認誠侶Ｊｉ３（１８）が出力されたことによ
って表示灯（５０）を点灯させ、試験者に知らせること
もできる。
また、上記実施例でｕ ｃ ｐ ｕ搭載基板（４）への
基板試験用ツール（７）の接続を基板試験用ツール取付
は基板（υを介して行ったが、基板である必要はなく、
それと同等の機能を持つユニットであればよいり 〔発明の効果］ 以上のように、この発明によれば、ｃｐｕ搭載基板にｃ
ｐｕを直付けしたま゛まで試験ができるようにしたので
’ ｐ ｕ ｔ ｃ ｐ ｕ搭載基板に直付けでき、ｃ
ｐｕとｃｐｕ搭戦基板との間の接触信頼度を向上できる
効果がある。
基板試験用ツール（７）の接続を基板試験用ツール取付
は基板（υを介して行ったが、基板である必要はなく、
それと同等の機能を持つユニットであればよいり 〔発明の効果］ 以上のように、この発明によれば、ｃｐｕ搭載基板にｃ
ｐｕを直付けしたま゛まで試験ができるようにしたので
’ ｐ ｕ ｔ ｃ ｐ ｕ搭載基板に直付けでき、ｃ
ｐｕとｃｐｕ搭戦基板との間の接触信頼度を向上できる
効果がある。
第１図はこの発明の一実施例による基板試験用ツールと
ｃｐｕ搭載基板との接続・動作を示すブロック図、第２
図は基板試験用ツールとｃｐｕ搭載基板の接続を示す斜
視図、第３図は従来の基板試験用ツールとｃｐｕ搭載基
板との接続方法を示す斜視図である。 図において、（１）は基板試験用ツール取付は基板、（
２）はＩＣソケット、（３）、（６）はコネクタ、（４
）けｃｐｕ搭載基板、（５）はｃ ｐ ｕ ｓ （７）
は基板試験用ツール、（９）はＩＣプラグ、（１０）
Ｆｉ内部バス、（１７） ＩＩｉホールド要求信号、（
１８）はホールド認識信号、（１９ａ）、 （１９ｂ）
はｃｐｕｆＩ号パンファコントロール信号、（２０）は
ＩＣソグット信号バッファコントロール信号、（２１）
〜（２３）はバッファ・ゲート、（３０） ＃：ｔホー
ルド制御部、 （４０）はスイッチ、（ＳＯ）は表示灯
である。 なお図中、同一符号は同一、又は相当部分を示す。 第２図
ｃｐｕ搭載基板との接続・動作を示すブロック図、第２
図は基板試験用ツールとｃｐｕ搭載基板の接続を示す斜
視図、第３図は従来の基板試験用ツールとｃｐｕ搭載基
板との接続方法を示す斜視図である。 図において、（１）は基板試験用ツール取付は基板、（
２）はＩＣソケット、（３）、（６）はコネクタ、（４
）けｃｐｕ搭載基板、（５）はｃ ｐ ｕ ｓ （７）
は基板試験用ツール、（９）はＩＣプラグ、（１０）
Ｆｉ内部バス、（１７） ＩＩｉホールド要求信号、（
１８）はホールド認識信号、（１９ａ）、 （１９ｂ）
はｃｐｕｆＩ号パンファコントロール信号、（２０）は
ＩＣソグット信号バッファコントロール信号、（２１）
〜（２３）はバッファ・ゲート、（３０） ＃：ｔホー
ルド制御部、 （４０）はスイッチ、（ＳＯ）は表示灯
である。 なお図中、同一符号は同一、又は相当部分を示す。 第２図
Claims (3)
- （１）ｃｐｕと内部バスを有するｃｐｕ搭載基板を上記
ｃｐｕと等価の試験用ｃｐｕを用いて上記ｃｐｕと切替
えて試験する試験方法において、上記内部バスと上記試
験用ｃｐｕ間にゲートと、このゲートを開閉すると共に
上記ｃｐｕにホールド信号を送出してこのｃｐｕをホー
ルド状態にするホールド制御部とを備え、 非試験時には、上記ホールド信号の送出を停止して上記
ｃｐｕを動作させると共に、上記ゲートを閉として上記
試験用ｃｐｕからの信号をしや断し試験時には上記ホー
ルド信号を送出して上記ｃｐｕを非動作とすると共に、
上記ゲートを開として上記試験用ｃｐｕを動作させて試
験するようにしたことを特徴とするｃｐｕ搭載基板の試
験方法。 - （２）ホールド制御部は試験時にホールド信号をｃｐｕ
に送出すると共に、このｃｐｕからのホールド状態を判
断するホールド識別信号を受けてゲートを開く信号を送
出するようにしたことを特徴とする特許請求の範囲第１
項記載のｃｐｕ搭載基板の試験方法。 - （３）ｃｐｕ搭載基板と接続するコネクタ、試験用ｃｐ
ｕと接続するコネクタ、ホールド制御部、およびゲート
を基板上に搭載しユニット化したことを特徴とする特許
請求の範囲第１項または第２項記載のｃｐｕ搭載基板の
試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207340A JPS6362043A (ja) | 1986-09-02 | 1986-09-02 | ｃｐｕ搭載基板の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207340A JPS6362043A (ja) | 1986-09-02 | 1986-09-02 | ｃｐｕ搭載基板の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362043A true JPS6362043A (ja) | 1988-03-18 |
Family
ID=16538120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207340A Pending JPS6362043A (ja) | 1986-09-02 | 1986-09-02 | ｃｐｕ搭載基板の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143195A (ja) * | 1991-04-22 | 1993-06-11 | Acer Inc | グレードアツプ／グレードダウン可能なコンピユータ |
| KR20010093032A (ko) * | 2000-03-28 | 2001-10-27 | 송재인 | 병렬처리 프로세서를 이용한 프로세서 에뮬레이터형 보드검사장치 및 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995654A (ja) * | 1982-11-22 | 1984-06-01 | Mitsubishi Electric Corp | マイクロプロセッサのデバックマシーン接続装置 |
| JPS6133460B2 (ja) * | 1979-12-24 | 1986-08-02 | Matsushita Electric Ind Co Ltd |
-
1986
- 1986-09-02 JP JP61207340A patent/JPS6362043A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133460B2 (ja) * | 1979-12-24 | 1986-08-02 | Matsushita Electric Ind Co Ltd | |
| JPS5995654A (ja) * | 1982-11-22 | 1984-06-01 | Mitsubishi Electric Corp | マイクロプロセッサのデバックマシーン接続装置 |
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