JP3247974B2 - Ｃｐｕ装置の動作確認方式 - Google Patents
Ｃｐｕ装置の動作確認方式Info
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Description
を妨げることなく解析装置によりＣＰＵの実行アドレ
ス，データの動作確認可能なＣＰＵ装置の動作確認方式
に関する。
インサーキットエミュレータ（以後，エミュレータとい
う）等の測定器をＣＰＵに取り付け、アドレスやデータ
の操作によって任意の実行環境を作り、期待される結果
が得られるかどうかを測定することで行われている。
は、ＣＰＵ装置の電源を落とし、複数のＣＰＵを基盤の
ソケットから外し、そのソケットにエミュレータ本体の
ケーブルを接続する。基盤のソケットからＣＰＵを外し
エミュレータ本体にケーブルを引き出す作業のための空
間が有ること、ＣＰＵ基盤からエミュレータ本体にケー
ブルを引き出すことが可能なことが必要である。ほかに
必要に応じて周辺ＩＣの状態を見るロジックアナライザ
やプロトコルアナライザなどを使用する。複数のＣＰＵ
で一装置を構成している場合に、異常を含むと見られＣ
ＰＵにエミュレータを接続して実行状態を調べ、異常な
ＣＰＵ自身を探索して行く。このような異常動作の原因
調査は出来るだけ異常が見つかった時の状態で行うこと
が望ましいが、エミュレータ取付不可能な場所にあるＣ
ＰＵを調べる場合には、装置の組合せを取付可能な場所
にあるＣＰＵを調べる場合には、装置の組合せを取付可
能な段階まで戻して調べるか、エクステンション等の補
助装置取り付けによって確認作業を行っていた。
の動作確認方式は次のような多くの欠点を有していた。
供給を止め、ＣＰＵを基盤から外すので、他の装置との
通信間に影響が出る。又、ＣＰＵがリセットされること
により症状が変わったり不具合が出現しなくなったりす
ることがある。
て、専用のケーブルやポッドを用意するので、装置への
接続などに多大の工数を要する。
熟練が必要なので、エミュレータ誤操作による早期問題
解析が困難となるおそれもある。
れば、ＣＰＵを１つ以上有するＣＰＵ基盤を使用してい
るＣＰＵ装置の動作確認方式において、前記ＣＰＵ基盤
には、前記ＣＰＵのアドレスバスとデータバスと制御デ
ータバスのそれぞれに接続する外部接続端子をＣＰＵ毎
に設け、また動作確認の対象となる前記ＣＰＵに対して
前記外部接続端子を介して接続する解析装置を設け、前
記解析装置から接続されるＣＰＵへ外部接続制御信号を
出力し、当該ＣＰＵは、受信した外部接続制御信号に基
づき前記外部接続端子のゲートを開いた後、当該外部接
続端子からアドレス情報とデータ情報と制御情報を前記
解析装置へ出力することで、前記解析装置は受信した当
該アドレス情報とデータ情報と制御情報に基づき当該Ｃ
ＰＵの動作確認を行うことを特徴とするＣＰＵの動作確
認方式を得ることができる。
る。図１は、本発明の一実施例の構成図である。図１に
おいて、ＣＰＵ装置１内のＣＰＵ基盤２Ａ，２Ｂ，２Ｃ
から、それぞれ外部接続端子信号５Ａ，５Ｂ，５Ｃのた
めに、ＣＰＵ基盤２Ａ〜２Ｃが実行状態でも外部装置に
接続可能な端子４Ａ，４Ｂ，４Ｃを設けケーブル等の接
続部品６を用いて、解析装置３との接続を行っている。
図２は、ＣＰＵ基盤と解析装置の内部構成を例示し、例
えばＣＰＵ基盤２Ａと解析装置３との間の信号の授受を
説明するブロック図である。図１の外部接続端子４Ａの
信号は、図２のＣＰＵ基盤２Ａに接続される接続部品６
の実行アドレス３０，データ３１，アドレスバス制御情
報２４，データバス制御情報２５，リード・ライト制御
情報２６，Ｉ／Ｏ制御情報２７，外部接続端子入出力制
御信号２８，ＣＰＵ・ウェイト信号２９からなる。
る。解析装置３から、外部接続端子入力制御信号２８
で、ＣＰＵ基盤２に入出力許可が与えられる。この信号
により、ＣＰＵ１１と外部接続端子間のゲート７〜１０
が開く。アドレス制御情報２４は、アドレス・バス２１
の出力確定信号として働き、アドレスラッチのゲート７
に入力した時のアドレス・バス２１の内容が、実行アド
レス３０として外部端子に出力される。データ制御情報
２５は、データ・バス２２の出力確定信号として働き、
データラッチゲート８に入力した時のデータ・バス２２
の内容が、データ３１として外部端子に出力される。ア
ドレス制御情報２４，データ制御情報２５，リード・ラ
イト情報２６は、実行アドレス３０，データ３１の関連
情報として、出力ゲート９を通して外部端子に出力され
る。Ｉ／Ｏ制御情報２７は、各Ｉ／Ｏデバイス１４周辺
の任意の信号で出力ゲート９を通して外部端子に出力さ
れる。ＣＰＵウエイト信号２９は外部端子から入力さ
れ、入力ゲート１０を通り、ＣＰＵ・ウエイト信号２９
をＣＰＵ制御回路１５を介してＣＰＵ１１に送り、ＣＰ
Ｕ１１の動作一時停止と解除を行う。
制御信号２８と、ＣＰＵウエイト信号２９との間の任意
制御と、実行アドレス３０，データ３１の数字表示と、
アドレス制御情報２４，データ制御情報２５，リード・
ライト情報２６，Ｉ／Ｏ制御情報２７，外部接続端子入
出力制御信号２８，ＣＰＵウエイト信号２９の状態のＬ
ＥＤ等による確認と、アドレス，データの条件を任意に
設定し、外部接続端子からの実行アドレス３０，データ
３１と一致するかどうかの比較およびその結果によるＣ
ＰＵウエイト信号２９の出力と、Ｉ／Ｏ制御情報の条件
を任意に設定し、外部接続端子からのＩ／Ｏ制御情報２
７と一致するかどうかの比較およびその結果によるＣＰ
Ｕウエイト信号２９の出力とを行う。解析装置３の動作
確認手順は、実行アドレス３０，上位データ，下位デー
タ３１の制御信号２４，２５，２６，２７を入力し、外
部接続端子入出力制御信号２８とＣＰＵウエイト信号を
出力する。確認作業を行うには、まずＣＰＵ１１に、外
部端子への出力許可を外部接続端子入出力制御信号２８
によって出力し、ＣＰＵの実行アドレス３０，上位デー
タ，下位データ３１，制御信号２４，２５，２６，２７
を、外部接続端子４へ出力開始させる。このようにＣＰ
Ｕ装置と、解析装置の組み合わせにより次のことが実行
可能である。
表示を行う。アドレスは、ＣＰＵ装置から送ってくるア
ドレス（ＣＰＵ実行サイクル開始時のアドレス）を次の
実行アドレスとして表示し、アドレス制御情報のインバ
ート信号でラッチしたアドレス（サイクル終了時のアド
レス）を、現実行アドレスとして表示する。データは、
上位データ表示、下位データ表示を行う。
ータ，制御情報のうち任意の条件を入力装置からセット
して、ＣＰＵ装置からの情報と比較し一致した時にトリ
ガ信号を発生させ、この信号のＬＥＤ出力，カウント表
示を行う。解析装置３は、ＣＰＵからの情報を受け取
り、解析装置自身の入力装置から入力したトリガ設定情
報と比較を行い、一致すれば、ＬＥＤ出力，トリガカウ
ンタの更新と表示を行う。またＣＰＵウエイト一時停止
信号２９を出力させる設定を行う。
テップ実行機能は、ＣＰＵウエイト信号２９を入力装置
から任意に送ることで行う。
解析装置とを接続部品で接続することにより、確認作業
の準備に時間をとらず、又、ＣＰＵ装置の電源を落とす
必要が無い。また、外部接続端子信号を統一することに
よって、異なったＣＰＵでも確認用の解析装置を共用可
能である。したがって各ＣＰＵ装置の処理を中断するこ
となく、複数のＣＰＵ間で解析装置を容易に移動させて
使用することができ確認工数を大幅に削減できる効果が
ある。さらに解析装置は、端子信号の入出力と状態表示
が行えれば良いので、小型かつ軽量にできる効果もあ
る。
を示す説明図である。
Claims (1)
- 【請求項１】 ＣＰＵを１つ以上有するＣＰＵ基盤を使
用しているＣＰＵ装置の動作確認方式において、 前記ＣＰＵ基盤には、前記ＣＰＵのアドレスバスとデー
タバスと制御データバスのそれぞれに接続する外部接続
端子をＣＰＵ毎に設け、 また動作確認の対象となる前記ＣＰＵに対して前記外部
接続端子を介して接続する解析装置を設け、 前記解析装置から接続されるＣＰＵへ外部接続制御信号
を出力し、当該ＣＰＵは、受信した外部接続制御信号に
基づき前記外部接続端子のゲートを開いた後、当該外部
接続端子からアドレス情報とデータ情報と制御情報を前
記解析装置へ出力することで、前記解析装置は受信した
当該アドレス情報とデータ情報と制御情報に基づき当該
ＣＰＵの動作確認を行うことを特徴とするＣＰＵの動作
確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02081292A JP3247974B2 (ja) | 1992-02-06 | 1992-02-06 | Ｃｐｕ装置の動作確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02081292A JP3247974B2 (ja) | 1992-02-06 | 1992-02-06 | Ｃｐｕ装置の動作確認方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05216708A JPH05216708A (ja) | 1993-08-27 |
| JP3247974B2 true JP3247974B2 (ja) | 2002-01-21 |
Family
ID=12037453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02081292A Expired - Fee Related JP3247974B2 (ja) | 1992-02-06 | 1992-02-06 | Ｃｐｕ装置の動作確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247974B2 (ja) |
-
1992
- 1992-02-06 JP JP02081292A patent/JP3247974B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05216708A (ja) | 1993-08-27 |
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