JP2724055B2 - システム開発支援装置 - Google Patents
システム開発支援装置Info
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- JP2724055B2 JP2724055B2 JP3147339A JP14733991A JP2724055B2 JP 2724055 B2 JP2724055 B2 JP 2724055B2 JP 3147339 A JP3147339 A JP 3147339A JP 14733991 A JP14733991 A JP 14733991A JP 2724055 B2 JP2724055 B2 JP 2724055B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
のシステム開発を支援するためのシステム開発支援装置
に関するものである。
のシステム開発を支援するためのシステム開発支援装置
に関するものである。
【０００２】
【従来の技術】近年、マイクロコンピュータ応用製品の
発展は目ざましいものがあり、高機能化、小型化、低コ
スト化が急速に進み、それに伴ってシステム開発支援装
置も大変重要視されてきている。
発展は目ざましいものがあり、高機能化、小型化、低コ
スト化が急速に進み、それに伴ってシステム開発支援装
置も大変重要視されてきている。
【０００３】以下、従来のシステム開発支援装置につい
て図面を参照しながら説明する。図６は従来のシステム
開発支援装置の構成を示す斜視図である。この装置は、
ユーザターゲット上のＣＰＵソケットへの脱着が可能な
プローブ７０をプローブケーブル７８にてエミュレータ
本体８０に接続したものであって、プローブ７０をユー
ザターゲットとドッキングさせ、エミュレータ本体８０
をパーソナルコンピュータ（以下、パソコンという。）
に接続した状態でユーザターゲットのデバッグ等のシス
テム開発を行うための装置である。
て図面を参照しながら説明する。図６は従来のシステム
開発支援装置の構成を示す斜視図である。この装置は、
ユーザターゲット上のＣＰＵソケットへの脱着が可能な
プローブ７０をプローブケーブル７８にてエミュレータ
本体８０に接続したものであって、プローブ７０をユー
ザターゲットとドッキングさせ、エミュレータ本体８０
をパーソナルコンピュータ（以下、パソコンという。）
に接続した状態でユーザターゲットのデバッグ等のシス
テム開発を行うための装置である。
【０００４】プローブ７０において、７１はプローブ基
板、７２はターゲットＣＰＵ、７３はターゲットＣＰＵ
の発振子、７４はプローブケーブル７８の接続のための
ケーブルコネクタ、７５はプローブ基板７１の下面に設
けられたコネクタ、７６はコネクタ７５を介してプロー
ブ基板７１に接続されたピン配置の変換を行なうための
変換基板、７７はユーザターゲット上のＣＰＵソケット
への接続のためのユーザピンである。
板、７２はターゲットＣＰＵ、７３はターゲットＣＰＵ
の発振子、７４はプローブケーブル７８の接続のための
ケーブルコネクタ、７５はプローブ基板７１の下面に設
けられたコネクタ、７６はコネクタ７５を介してプロー
ブ基板７１に接続されたピン配置の変換を行なうための
変換基板、７７はユーザターゲット上のＣＰＵソケット
への接続のためのユーザピンである。
【０００５】エミュレータ本体８０において、８１はプ
ローブケーブル７８の接続のためのケーブルコネクタ、
８２はターゲットＣＰＵ７２のインストラクションメモ
リ（ＲＡＭ）、８３は周辺回路、８４はパソコンとの接
続のためのインターフェースコネクタである。なお、プ
ローブケーブル７８を介してプローブ７０とエミュレー
タ本体８０との間で授受が行われる信号の中には、エミ
ュレータ本体８０がプローブ７０をコントロールするた
めに必要な複数の信号線と、インストラクションメモリ
８２のアドレスバス及びデータバスとが含まれる。
ローブケーブル７８の接続のためのケーブルコネクタ、
８２はターゲットＣＰＵ７２のインストラクションメモ
リ（ＲＡＭ）、８３は周辺回路、８４はパソコンとの接
続のためのインターフェースコネクタである。なお、プ
ローブケーブル７８を介してプローブ７０とエミュレー
タ本体８０との間で授受が行われる信号の中には、エミ
ュレータ本体８０がプローブ７０をコントロールするた
めに必要な複数の信号線と、インストラクションメモリ
８２のアドレスバス及びデータバスとが含まれる。
【０００６】エミュレータ本体８０のコントロールを受
けてユーザピン７７を介してユーザターゲット上で作動
するターゲットＣＰＵ７２は、ユーザターゲットに極力
近づけることが理想的であるためプローブ７０上に配置
している。電気特性の誤差を最小限度に抑えるためであ
る。ターゲットＣＰＵの発振子７３は、ターゲットＣＰ
Ｕ７２に近い方が良いため、該ターゲットＣＰＵ７２と
同じくプローブ基板７１に実装してある。
けてユーザピン７７を介してユーザターゲット上で作動
するターゲットＣＰＵ７２は、ユーザターゲットに極力
近づけることが理想的であるためプローブ７０上に配置
している。電気特性の誤差を最小限度に抑えるためであ
る。ターゲットＣＰＵの発振子７３は、ターゲットＣＰ
Ｕ７２に近い方が良いため、該ターゲットＣＰＵ７２と
同じくプローブ基板７１に実装してある。
【０００７】
【発明が解決しようとする課題】上記従来のシステム開
発支援装置の構成では、１枚のプローブ基板７１の上に
ターゲットＣＰＵ７２とケーブルコネクタ７４との双方
を実装していたのでプローブ基板７１の寸法が大きくな
るため、小型化の進んだ今日のユーザターゲットに対し
てプローブ７０を容易にはドッキングできない問題があ
った。
発支援装置の構成では、１枚のプローブ基板７１の上に
ターゲットＣＰＵ７２とケーブルコネクタ７４との双方
を実装していたのでプローブ基板７１の寸法が大きくな
るため、小型化の進んだ今日のユーザターゲットに対し
てプローブ７０を容易にはドッキングできない問題があ
った。
【０００８】また、マイクロコンピュータのプログラム
の開発がほぼ完了したシステムの最終評価段階におい
て、プローブ基板７１上のターゲットＣＰＵ７２とは別
のＰＲＯＭが背面に実装されたピギーバックＣＰＵでユ
ーザターゲットの最終評価を行なったとき、プローブ使
用時とピギーバック使用時との間の動作の違いによる問
題がしばしば発生していた。
の開発がほぼ完了したシステムの最終評価段階におい
て、プローブ基板７１上のターゲットＣＰＵ７２とは別
のＰＲＯＭが背面に実装されたピギーバックＣＰＵでユ
ーザターゲットの最終評価を行なったとき、プローブ使
用時とピギーバック使用時との間の動作の違いによる問
題がしばしば発生していた。
【０００９】本発明の目的は、プローブの小型化を図る
とともに、常に最終評価段階に近い状態でシステム開発
を行なえるシステム開発支援装置を提供することにあ
る。
とともに、常に最終評価段階に近い状態でシステム開発
を行なえるシステム開発支援装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、プローブ基板を２分割し、両分割基板を
上下に重ねて互いの間を脱着可能に接続し、両者を組合
せたものをエミュレータ本体に接続されたプローブとし
て、また下の基板のみをピギーバックとして使用する構
成を採用したものである。
めに本発明は、プローブ基板を２分割し、両分割基板を
上下に重ねて互いの間を脱着可能に接続し、両者を組合
せたものをエミュレータ本体に接続されたプローブとし
て、また下の基板のみをピギーバックとして使用する構
成を採用したものである。
【００１１】具体的に説明すると、本発明は、ユーザタ
ーゲット上のＣＰＵソケットへの脱着が可能なプローブ
アセンブリをプローブケーブルにてエミュレータ本体に
接続したシステム開発支援装置であることを前提とし、
ユーザターゲット上のＣＰＵソケットへの接続のための
ユーザピンと、該ユーザピンを介して作動するターゲッ
トＣＰＵと、該ターゲットＣＰＵによってアクセスされ
る不揮発性メモリＩＣを実装するためのＩＣソケットと
を有するピギーバック基板と、プローブケーブルをター
ゲットＣＰＵとＩＣソケットとの間の配線に脱着可能に
接続するようにピギーバック基板の上に装着される補助
基板とを備えたプローブアセンブリの構成を採用したも
のである。
ーゲット上のＣＰＵソケットへの脱着が可能なプローブ
アセンブリをプローブケーブルにてエミュレータ本体に
接続したシステム開発支援装置であることを前提とし、
ユーザターゲット上のＣＰＵソケットへの接続のための
ユーザピンと、該ユーザピンを介して作動するターゲッ
トＣＰＵと、該ターゲットＣＰＵによってアクセスされ
る不揮発性メモリＩＣを実装するためのＩＣソケットと
を有するピギーバック基板と、プローブケーブルをター
ゲットＣＰＵとＩＣソケットとの間の配線に脱着可能に
接続するようにピギーバック基板の上に装着される補助
基板とを備えたプローブアセンブリの構成を採用したも
のである。
【００１２】
【作用】本発明によれば、プローブアセンブリをエミュ
レータ本体に接続されたプローブとして使用する場合
は、ピギーバック基板の上に補助基板を装着し、不揮発
性メモリＩＣを未実装状態にし、下側のピギーバック基
板のユーザピンをユーザターゲット上のＣＰＵソケット
に挿入する一方、上側の補助基板をプローブケーブルに
てエミュレータ本体に接続する。この状態では、ピギー
バック基板上のターゲットＣＰＵをエミュレータ本体の
コントロール下で作動させながらユーザターゲットのシ
ステム開発を行うことができる。
レータ本体に接続されたプローブとして使用する場合
は、ピギーバック基板の上に補助基板を装着し、不揮発
性メモリＩＣを未実装状態にし、下側のピギーバック基
板のユーザピンをユーザターゲット上のＣＰＵソケット
に挿入する一方、上側の補助基板をプローブケーブルに
てエミュレータ本体に接続する。この状態では、ピギー
バック基板上のターゲットＣＰＵをエミュレータ本体の
コントロール下で作動させながらユーザターゲットのシ
ステム開発を行うことができる。
【００１３】一方、ピギーバック基板と補助基板との間
の接続をはずし、プログラムを書き込んだ不揮発性メモ
リＩＣをピギーバック基板上のＩＣソケットに実装した
うえで該ピギーバック基板のみをユーザピンによりユー
ザターゲット上のＣＰＵソケットに接続すれば、ターゲ
ットＣＰＵが不揮発性メモリＩＣをアクセスしながらユ
ーザターゲット上で作動するので、システムの最終評価
を実施することができる。
の接続をはずし、プログラムを書き込んだ不揮発性メモ
リＩＣをピギーバック基板上のＩＣソケットに実装した
うえで該ピギーバック基板のみをユーザピンによりユー
ザターゲット上のＣＰＵソケットに接続すれば、ターゲ
ットＣＰＵが不揮発性メモリＩＣをアクセスしながらユ
ーザターゲット上で作動するので、システムの最終評価
を実施することができる。
【００１４】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１５】図１は、本発明の実施例に係るシステム開
発支援装置の構成を示す分解斜視図である。この装置
も、図６の場合と同様にユーザターゲット上のＣＰＵソ
ケットへの脱着が可能なプローブアセンブリ１０をプロ
ーブケーブル３５にてエミュレータ本体４０に接続した
ものであって、基本的にはプローブアセンブリ１０をユ
ーザターゲットとドッキングさせ、エミュレータ本体４
０をパソコンに接続した状態でシステム開発を行うため
の装置である。プローブアセンブリ１０は、ピギーバッ
ク基板２０と補助基板３０との２枚の基板に分割されて
いる。
発支援装置の構成を示す分解斜視図である。この装置
も、図６の場合と同様にユーザターゲット上のＣＰＵソ
ケットへの脱着が可能なプローブアセンブリ１０をプロ
ーブケーブル３５にてエミュレータ本体４０に接続した
ものであって、基本的にはプローブアセンブリ１０をユ
ーザターゲットとドッキングさせ、エミュレータ本体４
０をパソコンに接続した状態でシステム開発を行うため
の装置である。プローブアセンブリ１０は、ピギーバッ
ク基板２０と補助基板３０との２枚の基板に分割されて
いる。
【００１６】ピギーバック基板２０において、２１はタ
ーゲットＣＰＵ、２２はＰＬＣＣタイプのＰＲＯＭソケ
ット、２３はユーザターゲット上のＣＰＵソケットへの
接続のためのユーザピン、２４は基板縁部のスルーホー
ルに実装されてピギーバック基板２０の上下に突出した
オスピンである。
ーゲットＣＰＵ、２２はＰＬＣＣタイプのＰＲＯＭソケ
ット、２３はユーザターゲット上のＣＰＵソケットへの
接続のためのユーザピン、２４は基板縁部のスルーホー
ルに実装されてピギーバック基板２０の上下に突出した
オスピンである。
【００１７】補助基板３０において、３１は基板縁部の
スルーホールに実装されたメスピンであって、ピギーバ
ック基板２０のオスピン２４の挿入を受けて該補助基板
３０をピギーバック基板２０に接続するための接続手段
である。３２はサブ発振ユニット、３３はプローブケー
ブル３５の接続のためのケーブルコネクタである。
スルーホールに実装されたメスピンであって、ピギーバ
ック基板２０のオスピン２４の挿入を受けて該補助基板
３０をピギーバック基板２０に接続するための接続手段
である。３２はサブ発振ユニット、３３はプローブケー
ブル３５の接続のためのケーブルコネクタである。
【００１８】エミュレータ本体４０において、４１はプ
ローブケーブル３５の接続のためのケーブルコネクタ、
４２はターゲットＣＰＵ２１のインストラクションメモ
リ（ＲＡＭ）、４３は周辺回路、４４はパソコンとの接
続のためのインターフェースコネクタである。
ローブケーブル３５の接続のためのケーブルコネクタ、
４２はターゲットＣＰＵ２１のインストラクションメモ
リ（ＲＡＭ）、４３は周辺回路、４４はパソコンとの接
続のためのインターフェースコネクタである。
【００１９】５０はユーザターゲットがまだできていな
い段階でユーザターゲットに代えて使用されるダミータ
ーゲットである。このダミーターゲット５０において、
５１はゴム足付きのダミーターゲット基板、５２はピギ
ーバック基板２０のユーザピン２３の挿入を受けるＣＰ
Ｕソケット、５３はテストピン、５４はターゲットＣＰ
Ｕの発振子である。
い段階でユーザターゲットに代えて使用されるダミータ
ーゲットである。このダミーターゲット５０において、
５１はゴム足付きのダミーターゲット基板、５２はピギ
ーバック基板２０のユーザピン２３の挿入を受けるＣＰ
Ｕソケット、５３はテストピン、５４はターゲットＣＰ
Ｕの発振子である。
【００２０】図２は、ピギーバック基板２０のオスピン
２４を補助基板３０のメスピン３１に挿入することによ
りピギーバック基板２０と補助基板３０とを接続した状
態のプローブアセンブリ１０の内部配線を示すブロック
図である。同図に示すように互いに係合したオスピン２
４とメスピン３１とを通して授受が行われる信号の中に
は、エミュレータ本体４０がプローブアセンブリ１０を
コントロールするために必要な複数の信号線、メモリの
アドレスバス及びデータバス、１本のＲＳＴ信号（ただ
し、負論理である。）、並びに、サブ発振ユニット３２
の２本のＯＳＣ信号が含まれる。２本のＯＳＣ信号以外
の信号は補助基板３０において全てケーブルコネクタ３
３から出ており、エミュレータ本体４０との間でやりと
りがなされる。ピギーバック基板２０上のターゲットＣ
ＰＵ２１の全てのユーザ信号は、ユーザピン２３を通し
てやりとりされる。なお、補助基板３０にはサブ発振ユ
ニット３２のＯＳＣ信号のパターンだけが設けてある。
本プローブアセンブリ１０はユーザターゲット上の発振
子で動作させることが前提であるが、もし何らかの原因
でユーザターゲット上の発振子が動作しない場合のため
にサブ発振ユニット３２を用意しているのである。
２４を補助基板３０のメスピン３１に挿入することによ
りピギーバック基板２０と補助基板３０とを接続した状
態のプローブアセンブリ１０の内部配線を示すブロック
図である。同図に示すように互いに係合したオスピン２
４とメスピン３１とを通して授受が行われる信号の中に
は、エミュレータ本体４０がプローブアセンブリ１０を
コントロールするために必要な複数の信号線、メモリの
アドレスバス及びデータバス、１本のＲＳＴ信号（ただ
し、負論理である。）、並びに、サブ発振ユニット３２
の２本のＯＳＣ信号が含まれる。２本のＯＳＣ信号以外
の信号は補助基板３０において全てケーブルコネクタ３
３から出ており、エミュレータ本体４０との間でやりと
りがなされる。ピギーバック基板２０上のターゲットＣ
ＰＵ２１の全てのユーザ信号は、ユーザピン２３を通し
てやりとりされる。なお、補助基板３０にはサブ発振ユ
ニット３２のＯＳＣ信号のパターンだけが設けてある。
本プローブアセンブリ１０はユーザターゲット上の発振
子で動作させることが前提であるが、もし何らかの原因
でユーザターゲット上の発振子が動作しない場合のため
にサブ発振ユニット３２を用意しているのである。
【００２１】図３は、ダミーターゲット５０の内部配線
を示す回路図である。同図に示すようにＣＰＵソケット
５２のピンにはターゲットＣＰＵの発振子５４が接続さ
れているだけでなく、該ＣＰＵソケット５２の他の全て
のピンに対してテストピン５３が用意されている。
を示す回路図である。同図に示すようにＣＰＵソケット
５２のピンにはターゲットＣＰＵの発振子５４が接続さ
れているだけでなく、該ＣＰＵソケット５２の他の全て
のピンに対してテストピン５３が用意されている。
【００２２】以上のように構成された本実施例のシステ
ム開発支援装置について、以下その動作を説明する。
ム開発支援装置について、以下その動作を説明する。
【００２３】図４は、プローブアセンブリをエミュレー
タ本体に接続されたプローブとして使用する場合の使用
状態を示す斜視図である。同図に示すように、ピギーバ
ック基板２０のオスピン２４を補助基板３０のメスピン
３１に挿入することによりピギーバック基板２０の上に
補助基板３０を配置し、下側のピギーバック基板２０の
ユーザピン２３をユーザターゲット６０上のＣＰＵソケ
ット６１に挿入する一方、上側の補助基板３０のケーブ
ルコネクタ３３にプローブケーブル３５を接続すること
により該補助基板３０をエミュレータ本体に接続する。
この状態では、ピギーバック基板２０上のターゲットＣ
ＰＵをエミュレータ本体のコントロール下で作動させな
がらユーザターゲット６０のシステム開発を行うことが
できる。ただし、同図に示す例ではユーザターゲット６
０がターゲットＣＰＵの発振子６２を有するので、補助
基板３０へのサブ発振ユニット３２の実装を省略してい
る。なお、ピギーバック基板２０の縁部に実装されたオ
スピン２４の下方突出部分を用いれば、ユーザターゲッ
ト６０に不良箇所がある場合のロジックアナライザによ
る不良解析を容易に進めることができる。
タ本体に接続されたプローブとして使用する場合の使用
状態を示す斜視図である。同図に示すように、ピギーバ
ック基板２０のオスピン２４を補助基板３０のメスピン
３１に挿入することによりピギーバック基板２０の上に
補助基板３０を配置し、下側のピギーバック基板２０の
ユーザピン２３をユーザターゲット６０上のＣＰＵソケ
ット６１に挿入する一方、上側の補助基板３０のケーブ
ルコネクタ３３にプローブケーブル３５を接続すること
により該補助基板３０をエミュレータ本体に接続する。
この状態では、ピギーバック基板２０上のターゲットＣ
ＰＵをエミュレータ本体のコントロール下で作動させな
がらユーザターゲット６０のシステム開発を行うことが
できる。ただし、同図に示す例ではユーザターゲット６
０がターゲットＣＰＵの発振子６２を有するので、補助
基板３０へのサブ発振ユニット３２の実装を省略してい
る。なお、ピギーバック基板２０の縁部に実装されたオ
スピン２４の下方突出部分を用いれば、ユーザターゲッ
ト６０に不良箇所がある場合のロジックアナライザによ
る不良解析を容易に進めることができる。
【００２４】ユーザターゲット６０ができていない間
は、該ユーザターゲット６０に代えて図１のダミーター
ゲット５０を用いてシステム開発を進める。すなわち、
図４の場合と同様にピギーバック基板２０の上に補助基
板３０を接続し、補助基板３０のケーブルコネクタ３３
にプローブケーブル３５を接続することにより該補助基
板３０をエミュレータ本体に接続する一方、ピギーバッ
ク基板２０のユーザピン２３をダミーターゲット５０の
ＣＰＵソケット５２に挿入するのである。図６に示す従
来の構成ではユーザターゲットができていない間はプロ
ーブ７０を固定する台がないため、ユーザピン７７が導
体に接触する事故が起こってターゲットＣＰＵ７２が破
損してしまう場合が多々あった。ところが、本実施例で
はダミーターゲット５０がプローブアセンブリ１０の固
定台になるので、ターゲットＣＰＵ２１を破損すること
がない。しかも、ピギーバック基板２０はユーザピン２
３としてターゲットＣＰＵ２１の全てのユーザ信号を出
しており、ダミーターゲット５０には全てのユーザピン
２３に対してテストピン５３が用意されているので、該
テストピン５３がターゲットＣＰＵ２１の動作確認に役
立つ。
は、該ユーザターゲット６０に代えて図１のダミーター
ゲット５０を用いてシステム開発を進める。すなわち、
図４の場合と同様にピギーバック基板２０の上に補助基
板３０を接続し、補助基板３０のケーブルコネクタ３３
にプローブケーブル３５を接続することにより該補助基
板３０をエミュレータ本体に接続する一方、ピギーバッ
ク基板２０のユーザピン２３をダミーターゲット５０の
ＣＰＵソケット５２に挿入するのである。図６に示す従
来の構成ではユーザターゲットができていない間はプロ
ーブ７０を固定する台がないため、ユーザピン７７が導
体に接触する事故が起こってターゲットＣＰＵ７２が破
損してしまう場合が多々あった。ところが、本実施例で
はダミーターゲット５０がプローブアセンブリ１０の固
定台になるので、ターゲットＣＰＵ２１を破損すること
がない。しかも、ピギーバック基板２０はユーザピン２
３としてターゲットＣＰＵ２１の全てのユーザ信号を出
しており、ダミーターゲット５０には全てのユーザピン
２３に対してテストピン５３が用意されているので、該
テストピン５３がターゲットＣＰＵ２１の動作確認に役
立つ。
【００２５】図５は、プローブアセンブリの一部をなす
ピギーバック基板２０のみを使用する場合の使用状態を
示す斜視図である。同図に示すように、プログラムを書
き込んだＰＲＯＭ２５をピギーバック基板２０上のＰＲ
ＯＭソケット２２に実装したうえで該ピギーバック基板
２０のユーザピン２３をユーザターゲット６０上のＣＰ
Ｕソケット６１に挿入する。この状態では、ターゲット
ＣＰＵ２１がＰＲＯＭ２５をアクセスしながらユーザタ
ーゲット６０上で作動するので、システムの最終評価を
実施することができる。なお、ピギーバック基板２０の
縁部に実装されたオスピン２４を用いれば、ユーザター
ゲット６０に不良箇所がある場合のロジックアナライザ
による不良解析を容易に進めることができる。
ピギーバック基板２０のみを使用する場合の使用状態を
示す斜視図である。同図に示すように、プログラムを書
き込んだＰＲＯＭ２５をピギーバック基板２０上のＰＲ
ＯＭソケット２２に実装したうえで該ピギーバック基板
２０のユーザピン２３をユーザターゲット６０上のＣＰ
Ｕソケット６１に挿入する。この状態では、ターゲット
ＣＰＵ２１がＰＲＯＭ２５をアクセスしながらユーザタ
ーゲット６０上で作動するので、システムの最終評価を
実施することができる。なお、ピギーバック基板２０の
縁部に実装されたオスピン２４を用いれば、ユーザター
ゲット６０に不良箇所がある場合のロジックアナライザ
による不良解析を容易に進めることができる。
【００２６】なお、上記実施例では基板上にターゲット
ＣＰＵを直接実装したピギーバックを採用したが、ワン
タイムマイクロコンピュータを代わりに用いてもよい。
ＣＰＵを直接実装したピギーバックを採用したが、ワン
タイムマイクロコンピュータを代わりに用いてもよい。
【００２７】
【発明の効果】以上説明してきたとおり本発明によれ
ば、ターゲットＣＰＵの実装のための基板（ピギーバッ
ク基板）とケーブルコネクタの実装のための基板（補助
基板）とを分けて両者を上下に重ねる構成を採用したの
で、各基板の寸法が小さくなり、プローブアセンブリ全
体の小型化が図れる。したがって、小スペースのユーザ
ターゲットの場合でもプローブアセンブリを容易にドッ
キングさせられる。
ば、ターゲットＣＰＵの実装のための基板（ピギーバッ
ク基板）とケーブルコネクタの実装のための基板（補助
基板）とを分けて両者を上下に重ねる構成を採用したの
で、各基板の寸法が小さくなり、プローブアセンブリ全
体の小型化が図れる。したがって、小スペースのユーザ
ターゲットの場合でもプローブアセンブリを容易にドッ
キングさせられる。
【００２８】また、ユーザターゲットへの接続用のユー
ザピンとターゲットＣＰＵと不揮発性メモリＩＣの実装
用のＩＣソケットとを有するピギーバック基板と、エミ
ュレータ本体への接続のための補助基板との間を脱着可
能に接続したプローブアセンブリの構成を採用したの
で、ピギーバック基板（不揮発性メモリＩＣの実装な
し）と補助基板とを接続した状態のプローブアセンブリ
をエミュレータ本体のコントロール下でプローブとして
使用することができるだけでなく、同じピギーバック基
板（不揮発性メモリＩＣの実装あり）を単独でシステム
の最終評価に使用することができる。したがって、常に
最終評価段階に近い状態でシステム開発を行なうことが
でき、プローブ使用時とピギーバック使用時との間の動
作の違いによる従来の問題を解消することができる。
ザピンとターゲットＣＰＵと不揮発性メモリＩＣの実装
用のＩＣソケットとを有するピギーバック基板と、エミ
ュレータ本体への接続のための補助基板との間を脱着可
能に接続したプローブアセンブリの構成を採用したの
で、ピギーバック基板（不揮発性メモリＩＣの実装な
し）と補助基板とを接続した状態のプローブアセンブリ
をエミュレータ本体のコントロール下でプローブとして
使用することができるだけでなく、同じピギーバック基
板（不揮発性メモリＩＣの実装あり）を単独でシステム
の最終評価に使用することができる。したがって、常に
最終評価段階に近い状態でシステム開発を行なうことが
でき、プローブ使用時とピギーバック使用時との間の動
作の違いによる従来の問題を解消することができる。
【図１】 本発明の実施例に係るシステム開発支援装置
の構成を示す分解斜視図である。
の構成を示す分解斜視図である。
【図２】 図１中のプローブアセンブリの内部配線を示
すブロック図である。
すブロック図である。
【図３】 図１中のダミーターゲットの内部配線を示す
回路図である。
回路図である。
【図４】 図１中のプローブアセンブリをエミュレータ
本体に接続されたプローブとして使用する場合の使用状
態を示す斜視図である。
本体に接続されたプローブとして使用する場合の使用状
態を示す斜視図である。
【図５】 図１中のプローブアセンブリの一部をピギー
バックとして使用する場合の使用状態を示す斜視図であ
る。
バックとして使用する場合の使用状態を示す斜視図であ
る。
【図６】 従来のシステム開発支援装置の構成を示す斜
視図である。
視図である。
１０…プローブアセンブリ ２０…ピギーバック基板 ２１…ターゲットＣＰＵ ２２…ＰＲＯＭソケット（ＩＣソケット） ２３…ユーザピン ２４…オスピン（接続手段） ２５…ＰＲＯＭ（不揮発性メモリＩＣ） ３０…補助基板 ３１…メスピン（接続手段） ３３…ケーブルコネクタ ３５…プローブケーブル ４０…エミュレータ本体 ５０…ダミーターゲット ６０…ユーザターゲット ６１…ＣＰＵソケット
Claims (1)
- 【請求項１】 ユーザターゲット上のＣＰＵソケットへ
の脱着が可能なプローブアセンブリをプローブケーブル
にてエミュレータ本体に接続したシステム開発支援装置
であって、 前記プローブアセンブリは、 前記ユーザターゲット上のＣＰＵソケットへの接続のた
めのユーザピンと、該ユーザピンを介して作動するター
ゲットＣＰＵと、該ターゲットＣＰＵによってアクセス
される不揮発性メモリＩＣを実装するためのＩＣソケッ
トとを有するピギーバック基板と、 前記プローブケーブルを前記ターゲットＣＰＵと前記Ｉ
Ｃソケットとの間の配線に脱着可能に接続するように前
記ピギーバック基板の上に装着される補助基板とを備え
たことを特徴とするシステム開発支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147339A JP2724055B2 (ja) | 1991-06-19 | 1991-06-19 | システム開発支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147339A JP2724055B2 (ja) | 1991-06-19 | 1991-06-19 | システム開発支援装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04370840A JPH04370840A (ja) | 1992-12-24 |
| JP2724055B2 true JP2724055B2 (ja) | 1998-03-09 |
Family
ID=15427946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3147339A Expired - Fee Related JP2724055B2 (ja) | 1991-06-19 | 1991-06-19 | システム開発支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2724055B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09312456A (ja) * | 1996-05-22 | 1997-12-02 | Nec Shizuoka Ltd | 評価用コネクタ実装基板 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312034A (ja) * | 1986-07-02 | 1988-01-19 | Mitsubishi Electric Corp | ｃｐｕ搭載基板 |
| JPH01142055U (ja) * | 1988-03-22 | 1989-09-28 |
-
1991
- 1991-06-19 JP JP3147339A patent/JP2724055B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04370840A (ja) | 1992-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971111 |
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