JPS6361808B2 - - Google Patents
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- JPS6361808B2 JPS6361808B2 JP54039132A JP3913279A JPS6361808B2 JP S6361808 B2 JPS6361808 B2 JP S6361808B2 JP 54039132 A JP54039132 A JP 54039132A JP 3913279 A JP3913279 A JP 3913279A JP S6361808 B2 JPS6361808 B2 JP S6361808B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
- H04L27/2273—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals associated with quadrature demodulation, e.g. Costas loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0024—Carrier regulation at the receiver end
- H04L2027/0026—Correction of carrier offset
- H04L2027/0028—Correction of carrier offset at passband only
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0063—Elements of loops
- H04L2027/0067—Phase error detectors
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は同期引込周波数範囲を拡大する機能を
もつ位相同期回路に関するものである。
もつ位相同期回路に関するものである。
従来、位相同期回路の同期引込周波数範囲を広
げる方式として自己制御発振器を用いる方式と、
掃引方式がよく使用されている。前者の方式は位
相同期ループの一点に正帰還発振器を接続し、位
相同期回路の内部インピーダンスが同期状態と非
同期状態とで変化するのを利用し、正帰還発振器
を自動的に発振停止させる方式である（特公昭49
−42268号公報参照）。この方式をＮ相位相復調回
路（Ｎは２以上の整数）の位相同期回路に使用す
ると、Ｎ相位相復調回路では電圧制御発振器の発
振周波数より入力信号の周波数がc／ｎ（cはク
ロツク周波数、ｎは整数）だけ推移した周波数で
同期を保持する、いわゆる擬似引込現象が発生す
る。このため、希望する同期引込周波数範囲内に
この擬似引込現象が存在すると、いつたん擬似引
込に位相同期回路が同期した場合は、ループの内
部インピーダンスが低下し自己制御発振器は発振
を停止し擬似引込状態を保持して正しい復調信号
が得られなくなる。
げる方式として自己制御発振器を用いる方式と、
掃引方式がよく使用されている。前者の方式は位
相同期ループの一点に正帰還発振器を接続し、位
相同期回路の内部インピーダンスが同期状態と非
同期状態とで変化するのを利用し、正帰還発振器
を自動的に発振停止させる方式である（特公昭49
−42268号公報参照）。この方式をＮ相位相復調回
路（Ｎは２以上の整数）の位相同期回路に使用す
ると、Ｎ相位相復調回路では電圧制御発振器の発
振周波数より入力信号の周波数がc／ｎ（cはク
ロツク周波数、ｎは整数）だけ推移した周波数で
同期を保持する、いわゆる擬似引込現象が発生す
る。このため、希望する同期引込周波数範囲内に
この擬似引込現象が存在すると、いつたん擬似引
込に位相同期回路が同期した場合は、ループの内
部インピーダンスが低下し自己制御発振器は発振
を停止し擬似引込状態を保持して正しい復調信号
が得られなくなる。
一方、掃引方式は位相同期ループ内の雑音の量
が正しい同期状態とそうでない状態で変化するこ
とを利用し、雑音電力を検波し識別して掃引回路
を発振停止させる方式である。この方式は正しい
同期状態とそうでない状態とで雑音電力に明らか
に差があり、識別できる場合にのみ使用が限定さ
れるという欠点がある。すなわち、入力信号が厳
しい帯域制限を受けたり、伝送路の遅延特性等で
位相同期ループ内の雑音電力が正しい同期状態
と、そうでない状態とで大差がない場合、あるい
は正しい同期状態にもかかわらず何らかの要因で
位相同期ループの雑音電力が増大した場合には、
位相同期回路が誤動作するからである。
が正しい同期状態とそうでない状態で変化するこ
とを利用し、雑音電力を検波し識別して掃引回路
を発振停止させる方式である。この方式は正しい
同期状態とそうでない状態とで雑音電力に明らか
に差があり、識別できる場合にのみ使用が限定さ
れるという欠点がある。すなわち、入力信号が厳
しい帯域制限を受けたり、伝送路の遅延特性等で
位相同期ループ内の雑音電力が正しい同期状態
と、そうでない状態とで大差がない場合、あるい
は正しい同期状態にもかかわらず何らかの要因で
位相同期ループの雑音電力が増大した場合には、
位相同期回路が誤動作するからである。
本発明の目的は、以上のような従来の方式にみ
られる欠点を解決し、同期引込周波数範囲を拡大
できる位相同期回路を提供することにある。
られる欠点を解決し、同期引込周波数範囲を拡大
できる位相同期回路を提供することにある。
本発明によれば、入力信号を基準信号にて位相
検波する位相検波手段と、第１および第２の入力
端子を有しこれら入力端子に供給される電圧によ
り発振周波数を変化させ前記基準信号を出力する
電圧制御発振手段と、位相検波手段の出力に結合
され入力信号と基準信号との位相誤差を検出しそ
の検出信号の平均電圧を前記第１の入力端子に供
給する第１の位相誤差検出手段と、位相検出手段
の出力に結合され位相誤差および入力信号と基準
信号との周波数誤差を検出する第２の位相誤差検
出手段と、第１および第２の位相誤差検出手段の
出力をこれら出力に含まれる位相誤差を互いに打
ち消すように合成しその合成信号の平均電圧を前
記第２の入力端子に供給する信号合成手段とを含
む位相同期回路が得られる。
検波する位相検波手段と、第１および第２の入力
端子を有しこれら入力端子に供給される電圧によ
り発振周波数を変化させ前記基準信号を出力する
電圧制御発振手段と、位相検波手段の出力に結合
され入力信号と基準信号との位相誤差を検出しそ
の検出信号の平均電圧を前記第１の入力端子に供
給する第１の位相誤差検出手段と、位相検出手段
の出力に結合され位相誤差および入力信号と基準
信号との周波数誤差を検出する第２の位相誤差検
出手段と、第１および第２の位相誤差検出手段の
出力をこれら出力に含まれる位相誤差を互いに打
ち消すように合成しその合成信号の平均電圧を前
記第２の入力端子に供給する信号合成手段とを含
む位相同期回路が得られる。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の実施例であり、４相位相同期
回路のブロツク図である。参照波字１は信号入力
端子、２は８相位相検波器またはそれと等価な回
路（特公昭49−33429号公報参照）、３は電圧制御
発振器、４は第１の位相誤差信号検出手段、５は
第２の位相誤差信号検出手段、６は合成回路、
７，８は低域ろ波器、９，１０は電圧制御発振器
の第１、第２の入力端子、１０１，１０２，１０
３は排他的論理和回路、１０４は遅延回路、１０
５は排他的論理和回路である。信号入力端子１に
加えられた入力信号は位相検波器２に入力し、こ
こで電圧制御発振器３の出力信号を基準搬送波と
して位相検波される。位相検波器２の出力信号は
第１の位相誤差信号検出手段４に入力し、排他的
論理和回路１０１，１０２，１０３により論理演
算され、位相誤差信号が形成される。なお、この
第１の位相誤差信号検出手段４の動作はよく知ら
れており（特公昭46−2695号公報参照）、詳細な
説明は省く。さらに、排他的論理和回路１０１の
出力信号は排他的論理和回路１０３との間で分岐
され、第２の位相誤差信号検出手段５へ導かれ遅
延回路１０４に入力する。遅延回路１０４を通過
した信号は排他的論理和回路１０５に入力する。
また、排他的論理和回路１０２の出力信号は排他
的論理和回路１０３との間で分岐され第２の位相
誤差信号検出手段５に導かれ排他的論理和回路１
０５に入力し、ここで遅延回路１０４を通過して
きた信号と排他的論理和演算を施される。第１の
位相誤差信号検出手段４の出力信号は低域ろ波器
７を通過し高周波成分が除去された後、電圧制御
発振器３の第１の入力端子９に加えられ発振周波
数を制御するとともに、その一部は低域ろ波器７
との間で分岐され合成回路６に入力する。また第
２の位相誤差信号検出手段５の出力信号も合成回
路６に導かれ、合成回路６により位相誤差成分が
打ち消される。合成回路６の出力信号は低域ろ波
器８を介して高周波成分が除去された後、電圧制
御発振器３の第２の入力端子１０に加えられその
発振周波数を制御する。
回路のブロツク図である。参照波字１は信号入力
端子、２は８相位相検波器またはそれと等価な回
路（特公昭49−33429号公報参照）、３は電圧制御
発振器、４は第１の位相誤差信号検出手段、５は
第２の位相誤差信号検出手段、６は合成回路、
７，８は低域ろ波器、９，１０は電圧制御発振器
の第１、第２の入力端子、１０１，１０２，１０
３は排他的論理和回路、１０４は遅延回路、１０
５は排他的論理和回路である。信号入力端子１に
加えられた入力信号は位相検波器２に入力し、こ
こで電圧制御発振器３の出力信号を基準搬送波と
して位相検波される。位相検波器２の出力信号は
第１の位相誤差信号検出手段４に入力し、排他的
論理和回路１０１，１０２，１０３により論理演
算され、位相誤差信号が形成される。なお、この
第１の位相誤差信号検出手段４の動作はよく知ら
れており（特公昭46−2695号公報参照）、詳細な
説明は省く。さらに、排他的論理和回路１０１の
出力信号は排他的論理和回路１０３との間で分岐
され、第２の位相誤差信号検出手段５へ導かれ遅
延回路１０４に入力する。遅延回路１０４を通過
した信号は排他的論理和回路１０５に入力する。
また、排他的論理和回路１０２の出力信号は排他
的論理和回路１０３との間で分岐され第２の位相
誤差信号検出手段５に導かれ排他的論理和回路１
０５に入力し、ここで遅延回路１０４を通過して
きた信号と排他的論理和演算を施される。第１の
位相誤差信号検出手段４の出力信号は低域ろ波器
７を通過し高周波成分が除去された後、電圧制御
発振器３の第１の入力端子９に加えられ発振周波
数を制御するとともに、その一部は低域ろ波器７
との間で分岐され合成回路６に入力する。また第
２の位相誤差信号検出手段５の出力信号も合成回
路６に導かれ、合成回路６により位相誤差成分が
打ち消される。合成回路６の出力信号は低域ろ波
器８を介して高周波成分が除去された後、電圧制
御発振器３の第２の入力端子１０に加えられその
発振周波数を制御する。
さらに、第１図の回路の詳細な動作について、
第２図の各部入出力波形図、第３図の低域ろ波器
７，８の出力電圧周波数特性図および第４図の引
込動作特性図を参照しながら説明する。第２図Ａ
およびＢにおいて文字ａ，ｂ，ｃおよびｄは位相
検波器２の０相、π／２相、π／４相および−
π／４相の出力信号である。入力信号の周波数を
io、位相情報をφ、電圧制御発振器の発振周波
数を0とすると、 ａ＝cosθ ｂ＝sinθ ｃ＝sin（θ＋π／４） ｄ＝cos（θ＋π／４） ただし、 θ＝zπΔt−φ Δ＝io−0 φ＝０，π／２，π，３／2π となる。信号ａ，ｂを排他的論理和回路１０１に
入力し排他的論理和演算を行うと、排他的論理和
回路１０１の出力信号としてｅ（第２図ｃ）が得
られる。排他的論理和回路１０１の出力を遅延回
路１０４に入力し遅延させると信号ｆ（第２図Ｄ）
が得られる。遅延回路１０４の遅延量をＴ秒とす
る。また、位相検波器２の出力信号ｃ，ｄを排他
的論理和回路１０２に入力し、排他的論理和演算
を行なうと波形ｇ（第２図Ｅ）が得られる。排他
的論理和回路１０１の出力信号ｅと、排他的論理
和回路１０２の出力信号ｇは再び排他的論理和回
路１０３で排他的論理和演算され波形ｈ（第２図
Ｆ）が得られる。波形ｈは第１の位相誤差信号検
出手段４の出力波形である。一第、第２の位相誤
差信号検出手段５において、遅延回路１０４の出
力信号ｆが排他的論理和回路１０２の出力信号ｇ
と排他的論理和回路１０５にて演算処理され、ｉ
の波形（第２図Ｇ）が得られる。さらに、第１の
位相誤差信号検出手段４の出力波形ｈと第２の位
相誤差信号検出手段５の出力波形ｉは、合成回路
６で位相誤差信号成分が打ち消され波形ｊ（第２
図Ｈ）が得られる。波形ｊは周波数誤差信号であ
る。第１図の位相同期回路が正しい同期状態のと
き、すなわちΔ＝０のときは、θはπ／４，
３／4π，５／4πおよび７／4πのいずれかの値に
なり、第１の位相誤差信号検出手段４の出力信号
ｈの平均電圧は第２図Ｆの破線k〓＝０の電圧に
なる。また、第２の位相誤差信号検出手段５の出
力信号ｉの平均電圧も破線i〓＝０の電圧となる。
同様に波形ｈと波形ｉの合成信号すなわち合成回
路６の出力信号ｊの平均電圧も当然破線l〓＝０
の電圧となる。ところで、位相同期回路が非同期
の状態、あるいは入力信号の周波数が電圧制御発
振器３の発振周波数よりc／ｎ（cはクロツク周
波数ｎは整数）だけ推移した状態で同期が保持さ
れているとき、いわゆる擬似引込状態のときは正
しい同期状態と異なりθが０〜2πまで一様に分
布するため、波形ｈの直流成分は破線k〓＝０の
電圧になるが、波形ｉおよびｊの直流成分は実線
の波形の平均電圧となり、破線i〓＝０およびl〓
＝０の電圧とは異なつてくる。周波数誤差Δを
変数として波形ｈの直流成分、すなわち低域ろ波
器７の出力信号ｋと波形ｊの直流成分、すなわち
低域ろ波器８の出力信号ｌの電圧を表わしたのが
第３図である。第３図において実線のｌは遅延回
路１０４の遅延量が小さいとき、破線のｌは同じ
く遅延量が大きいときの特性である。電圧ｌは周
波数誤差信号の直流成分である。
第２図の各部入出力波形図、第３図の低域ろ波器
７，８の出力電圧周波数特性図および第４図の引
込動作特性図を参照しながら説明する。第２図Ａ
およびＢにおいて文字ａ，ｂ，ｃおよびｄは位相
検波器２の０相、π／２相、π／４相および−
π／４相の出力信号である。入力信号の周波数を
io、位相情報をφ、電圧制御発振器の発振周波
数を0とすると、 ａ＝cosθ ｂ＝sinθ ｃ＝sin（θ＋π／４） ｄ＝cos（θ＋π／４） ただし、 θ＝zπΔt−φ Δ＝io−0 φ＝０，π／２，π，３／2π となる。信号ａ，ｂを排他的論理和回路１０１に
入力し排他的論理和演算を行うと、排他的論理和
回路１０１の出力信号としてｅ（第２図ｃ）が得
られる。排他的論理和回路１０１の出力を遅延回
路１０４に入力し遅延させると信号ｆ（第２図Ｄ）
が得られる。遅延回路１０４の遅延量をＴ秒とす
る。また、位相検波器２の出力信号ｃ，ｄを排他
的論理和回路１０２に入力し、排他的論理和演算
を行なうと波形ｇ（第２図Ｅ）が得られる。排他
的論理和回路１０１の出力信号ｅと、排他的論理
和回路１０２の出力信号ｇは再び排他的論理和回
路１０３で排他的論理和演算され波形ｈ（第２図
Ｆ）が得られる。波形ｈは第１の位相誤差信号検
出手段４の出力波形である。一第、第２の位相誤
差信号検出手段５において、遅延回路１０４の出
力信号ｆが排他的論理和回路１０２の出力信号ｇ
と排他的論理和回路１０５にて演算処理され、ｉ
の波形（第２図Ｇ）が得られる。さらに、第１の
位相誤差信号検出手段４の出力波形ｈと第２の位
相誤差信号検出手段５の出力波形ｉは、合成回路
６で位相誤差信号成分が打ち消され波形ｊ（第２
図Ｈ）が得られる。波形ｊは周波数誤差信号であ
る。第１図の位相同期回路が正しい同期状態のと
き、すなわちΔ＝０のときは、θはπ／４，
３／4π，５／4πおよび７／4πのいずれかの値に
なり、第１の位相誤差信号検出手段４の出力信号
ｈの平均電圧は第２図Ｆの破線k〓＝０の電圧に
なる。また、第２の位相誤差信号検出手段５の出
力信号ｉの平均電圧も破線i〓＝０の電圧となる。
同様に波形ｈと波形ｉの合成信号すなわち合成回
路６の出力信号ｊの平均電圧も当然破線l〓＝０
の電圧となる。ところで、位相同期回路が非同期
の状態、あるいは入力信号の周波数が電圧制御発
振器３の発振周波数よりc／ｎ（cはクロツク周
波数ｎは整数）だけ推移した状態で同期が保持さ
れているとき、いわゆる擬似引込状態のときは正
しい同期状態と異なりθが０〜2πまで一様に分
布するため、波形ｈの直流成分は破線k〓＝０の
電圧になるが、波形ｉおよびｊの直流成分は実線
の波形の平均電圧となり、破線i〓＝０およびl〓
＝０の電圧とは異なつてくる。周波数誤差Δを
変数として波形ｈの直流成分、すなわち低域ろ波
器７の出力信号ｋと波形ｊの直流成分、すなわち
低域ろ波器８の出力信号ｌの電圧を表わしたのが
第３図である。第３図において実線のｌは遅延回
路１０４の遅延量が小さいとき、破線のｌは同じ
く遅延量が大きいときの特性である。電圧ｌは周
波数誤差信号の直流成分である。
第４図は位相同期回路の引込動作を説明するた
めの図である。斜線Ａは正しい引込状態、斜線
B1，B2，B3，B4は本発明が適用されない場合に
おける擬似引込状態、横軸上の凸凹は非同期状態
を表わす。第４図の様に、入力信号の周波数が
1，2，3における位相同期回路の引込動作を説
明する。
めの図である。斜線Ａは正しい引込状態、斜線
B1，B2，B3，B4は本発明が適用されない場合に
おける擬似引込状態、横軸上の凸凹は非同期状態
を表わす。第４図の様に、入力信号の周波数が
1，2，3における位相同期回路の引込動作を説
明する。
電圧制御発振器３の入力端子９，１０にそれぞ
れ第２図Ｆ，Ｈの破線k〓＝０、l〓＝０の電圧を
加えたときの発振器３の発振周波数をF0とし本
発明を適用しない場合すなわち電圧制御発振器３
の入力端子１０に第２図Hl〓＝０の破線の電圧
を固定的に加えた場合における位相同期回路の同
期引込周波数範囲を±F1とし、希望する同期引
込周波数範囲を±F2とする。また、電圧制御発
振器３の入力電圧の単位電圧変化による発振周波
数変化すなわち変調感度をK0とする。
れ第２図Ｆ，Ｈの破線k〓＝０、l〓＝０の電圧を
加えたときの発振器３の発振周波数をF0とし本
発明を適用しない場合すなわち電圧制御発振器３
の入力端子１０に第２図Hl〓＝０の破線の電圧
を固定的に加えた場合における位相同期回路の同
期引込周波数範囲を±F1とし、希望する同期引
込周波数範囲を±F2とする。また、電圧制御発
振器３の入力電圧の単位電圧変化による発振周波
数変化すなわち変調感度をK0とする。
入力信号が入力されていない場合は、電圧制御
発振器３の入力端子９，１０にはそれぞれ第２図
Ｆ，Ｈの破線k〓＝０、l〓＝０の電圧が加えられ
ており発振周波数はF0になつている。この状態
で入力信号が周波数1で入力した場合、1がF0±
F1の範囲内にあるので位相同期回路はは短時間
内に正しい同期引込状態となり、斜線ＡのC1の
状態に移行しここで同期状態を保持する。入力信
号が2の周波数で入力した場合、位相同期回路は
当初非同期状態になる。ところが、第３図の様に
電圧制御発振器３の入力端子１０には、Δ・Ｔ
（Ｔは遅延回路の遅延量）に比例した周波数誤差
信号（2−0）の電圧V1が供給される。この電圧
V1により電圧制御発振器３の発振周波数は高い
方へ変化しΔは小さくなる。Δが小さくなると
V1も当然小さくなつて電圧制御発振器３の発振
周波数を高い方へ変化させる量も小さくなる。こ
こで、Δ＝F1のときV1の値が、 V1＞（2−F0−F1）／K0 になるように合成回路６の利得および遅延回路１
０４の遅延量を決定すれば、入力周波数が2で正
しい同期状態に至り、位相同時回路は斜線Ａの一
点C2で同期を保持する。遅延回路７の遅延量Ｔ
は通常0.2／c秒から0.5／c秒に選べば良い。希
望する同期引込周波数範囲±F2で同期引込を生
じさせるには、 V1＞（F2−F1）／K0 となるように合成回路９の利得及び遅延回路７の
遅延量を選べばよい。次に、入力信号の周波数が
擬似引込範囲内の一点3にある場合の引込動作を
説明する。位相同期回路は当初擬似引込状態であ
る斜線B2の１点C3において同期状態となる。し
かしながら、短時間後に電圧制御発振器３の第２
の入力端子１０にΔ（＝c／ｎ）に比例した電圧
V2が表われる。電圧V2は電圧制御発振器３の発
振周波数を高い方へずらそうとする擾乱電圧とな
る。位相同期回路はこの擾乱電圧を打ち消すため
に、逆特性で同電圧の補償電圧を入力端子９に形
成するが、V2が大きいと補償しきれず、ついに
は擬似引込状態B2を脱し、一瞬非同期の状態に
なり補償電圧は消滅し電圧制御発振器３の第１の
入力端子９の電圧は急激に低下する。しかし、第
２の入力端子１０にはΔ＝3−0に比例した電
圧が加わることになり、このため電圧制御発振器
３の発振周波数は高い方へおしやられ、ついには
正しい同期状態Ａに同期しその後電圧制御発振器
３の第２の入力端子１０の電圧すなわち周波数誤
差信号が消滅し、最終的には斜線Ａ上の一点C6
で同期を保持する。この引込動作は入力信号が周
波数3で入力した場合に、まず擬似引込状態であ
る斜線B2の一点C3で同期に至らしめ、しかる後
に入力信号の周波数を第４図の4まで低下させ、
斜線B2の下端C4から正しい同期状態C5に至らし
めた後、入力周波数を高くし初期の周波数3に対
応する同期状態C6に移行させる操作と同等の動
作である。位相同期回路が±F2の範囲でこの様
な動作を行うためには V2＞（F2＋F0−F4）／K0 であればよい。従つて、位相同期回路が±F2で
正しい同期引込を行うためにはV1＞（F2−F1）／
K0およびV2＞（F2＋F0−F4）／K0を満足するよ
うに合成回路６の利得および遅延回路１０４の遅
延量を決定すればよい。
発振器３の入力端子９，１０にはそれぞれ第２図
Ｆ，Ｈの破線k〓＝０、l〓＝０の電圧が加えられ
ており発振周波数はF0になつている。この状態
で入力信号が周波数1で入力した場合、1がF0±
F1の範囲内にあるので位相同期回路はは短時間
内に正しい同期引込状態となり、斜線ＡのC1の
状態に移行しここで同期状態を保持する。入力信
号が2の周波数で入力した場合、位相同期回路は
当初非同期状態になる。ところが、第３図の様に
電圧制御発振器３の入力端子１０には、Δ・Ｔ
（Ｔは遅延回路の遅延量）に比例した周波数誤差
信号（2−0）の電圧V1が供給される。この電圧
V1により電圧制御発振器３の発振周波数は高い
方へ変化しΔは小さくなる。Δが小さくなると
V1も当然小さくなつて電圧制御発振器３の発振
周波数を高い方へ変化させる量も小さくなる。こ
こで、Δ＝F1のときV1の値が、 V1＞（2−F0−F1）／K0 になるように合成回路６の利得および遅延回路１
０４の遅延量を決定すれば、入力周波数が2で正
しい同期状態に至り、位相同時回路は斜線Ａの一
点C2で同期を保持する。遅延回路７の遅延量Ｔ
は通常0.2／c秒から0.5／c秒に選べば良い。希
望する同期引込周波数範囲±F2で同期引込を生
じさせるには、 V1＞（F2−F1）／K0 となるように合成回路９の利得及び遅延回路７の
遅延量を選べばよい。次に、入力信号の周波数が
擬似引込範囲内の一点3にある場合の引込動作を
説明する。位相同期回路は当初擬似引込状態であ
る斜線B2の１点C3において同期状態となる。し
かしながら、短時間後に電圧制御発振器３の第２
の入力端子１０にΔ（＝c／ｎ）に比例した電圧
V2が表われる。電圧V2は電圧制御発振器３の発
振周波数を高い方へずらそうとする擾乱電圧とな
る。位相同期回路はこの擾乱電圧を打ち消すため
に、逆特性で同電圧の補償電圧を入力端子９に形
成するが、V2が大きいと補償しきれず、ついに
は擬似引込状態B2を脱し、一瞬非同期の状態に
なり補償電圧は消滅し電圧制御発振器３の第１の
入力端子９の電圧は急激に低下する。しかし、第
２の入力端子１０にはΔ＝3−0に比例した電
圧が加わることになり、このため電圧制御発振器
３の発振周波数は高い方へおしやられ、ついには
正しい同期状態Ａに同期しその後電圧制御発振器
３の第２の入力端子１０の電圧すなわち周波数誤
差信号が消滅し、最終的には斜線Ａ上の一点C6
で同期を保持する。この引込動作は入力信号が周
波数3で入力した場合に、まず擬似引込状態であ
る斜線B2の一点C3で同期に至らしめ、しかる後
に入力信号の周波数を第４図の4まで低下させ、
斜線B2の下端C4から正しい同期状態C5に至らし
めた後、入力周波数を高くし初期の周波数3に対
応する同期状態C6に移行させる操作と同等の動
作である。位相同期回路が±F2の範囲でこの様
な動作を行うためには V2＞（F2＋F0−F4）／K0 であればよい。従つて、位相同期回路が±F2で
正しい同期引込を行うためにはV1＞（F2−F1）／
K0およびV2＞（F2＋F0−F4）／K0を満足するよ
うに合成回路６の利得および遅延回路１０４の遅
延量を決定すればよい。
この様にたとえ希望する同期引込周波数範囲内
に擬似引込現象が存在しても、位相同期回路自身
で擬似引込を脱する様に動作するため、擬似引込
現象を回避して正常な同期引込状態に同期する。
また、位相同期ループの雑音レベル識別回路、同
期判定回路等が不必要なので、入力信号が厳しい
帯域制限を受けた場合、あるいは伝送路の振幅・
遅延特性劣化、あるいは入力信号に熱雑音が加わ
つた場合等においても安定に動作する。
に擬似引込現象が存在しても、位相同期回路自身
で擬似引込を脱する様に動作するため、擬似引込
現象を回避して正常な同期引込状態に同期する。
また、位相同期ループの雑音レベル識別回路、同
期判定回路等が不必要なので、入力信号が厳しい
帯域制限を受けた場合、あるいは伝送路の振幅・
遅延特性劣化、あるいは入力信号に熱雑音が加わ
つた場合等においても安定に動作する。
なお第１図において合成回路６は回路１０３と
回路１０５が同じ特性なので差動直流増幅器によ
り構成できる。また、第１図と逆に遅延回路１０
４を信号ｇ側に入れた場合は、差動直流増幅器の
入力側の接続を第１図と逆にすればよい。
回路１０５が同じ特性なので差動直流増幅器によ
り構成できる。また、第１図と逆に遅延回路１０
４を信号ｇ側に入れた場合は、差動直流増幅器の
入力側の接続を第１図と逆にすればよい。
第５図は本発明の他の実施例であり、逆変調方
式Ｎ相位相同期回路のブロツク図である。参照数
字１および４〜１０は第１図と同じであり、１１
はＮ相位相検波器、１２はＮ相位相変調器、１０
６は位相比較器、１０７は遅延回路、１０８は位
相比較１０６と同等の特性を有する位相比較器で
ある。入力端子１に入力した入力信号はＮ相位相
検波器１１に入力し、ここで電圧制御発振器３の
出力信号を基準搬送波信号として位相検波され、
この位相検波された信号はＮ相検波器１１から復
調信号として出力され、その復調信号はＮ相位相
変調器１２に入力する。また、入力信号の一部は
Ｎ相位相変調器１２にも入力し、ここでＮ相位相
検波器１１からの復調信号により逆変調され、位
相変調成分が除去された搬送波信号となり、さら
に位相比較器１０６および１０８に入力する。一
方、電圧制御発振器３の出力信号はＮ相位相検波
器１１に入力するとともに、位相比較器１０６お
よび遅延回路１０７を介して位相比較器１０８に
入力する。位相比較器１０６すなわち第１の位相
誤差検出手段４の出力信号は位相誤差信号であつ
て低域ろ波器７を介して電圧制御発振器３の第１
の入力端子９に入力し、その発振周波数を制御す
る。遅延回路１０７の遅延量をｍ／F0秒（ｍは
整数）かつ0.2／c〜0.5／c秒に設定すると、位
相比較器１０８すなわち第２の位相誤差信号検出
手段５の出力信号は位相誤差信号であり、かつ入
力信号の周波数と電圧制御発振器３の発振周波数
の周波数差に対応した電圧を出力する。第１と第
２の位相誤差信号検出手段４および５の出力は合
成回路６に入力し、ここで位相誤差信号成分が除
去される。合成回路６の出力信号、すなわち周波
数誤差信号は低域ろ波器８を介して電圧制御発振
器３の第２の入力端子１０に加えられ、その発振
周波数を制御する。第１図と同様に電圧制御発振
器３の第２の入力端子１０には位相同期回路が非
周期状態あるいは擬似引込状態の場合に、正常な
同期状態に移行させようとする電圧変化が現わ
れ、同期引込周波数範囲が拡大される。
式Ｎ相位相同期回路のブロツク図である。参照数
字１および４〜１０は第１図と同じであり、１１
はＮ相位相検波器、１２はＮ相位相変調器、１０
６は位相比較器、１０７は遅延回路、１０８は位
相比較１０６と同等の特性を有する位相比較器で
ある。入力端子１に入力した入力信号はＮ相位相
検波器１１に入力し、ここで電圧制御発振器３の
出力信号を基準搬送波信号として位相検波され、
この位相検波された信号はＮ相検波器１１から復
調信号として出力され、その復調信号はＮ相位相
変調器１２に入力する。また、入力信号の一部は
Ｎ相位相変調器１２にも入力し、ここでＮ相位相
検波器１１からの復調信号により逆変調され、位
相変調成分が除去された搬送波信号となり、さら
に位相比較器１０６および１０８に入力する。一
方、電圧制御発振器３の出力信号はＮ相位相検波
器１１に入力するとともに、位相比較器１０６お
よび遅延回路１０７を介して位相比較器１０８に
入力する。位相比較器１０６すなわち第１の位相
誤差検出手段４の出力信号は位相誤差信号であつ
て低域ろ波器７を介して電圧制御発振器３の第１
の入力端子９に入力し、その発振周波数を制御す
る。遅延回路１０７の遅延量をｍ／F0秒（ｍは
整数）かつ0.2／c〜0.5／c秒に設定すると、位
相比較器１０８すなわち第２の位相誤差信号検出
手段５の出力信号は位相誤差信号であり、かつ入
力信号の周波数と電圧制御発振器３の発振周波数
の周波数差に対応した電圧を出力する。第１と第
２の位相誤差信号検出手段４および５の出力は合
成回路６に入力し、ここで位相誤差信号成分が除
去される。合成回路６の出力信号、すなわち周波
数誤差信号は低域ろ波器８を介して電圧制御発振
器３の第２の入力端子１０に加えられ、その発振
周波数を制御する。第１図と同様に電圧制御発振
器３の第２の入力端子１０には位相同期回路が非
周期状態あるいは擬似引込状態の場合に、正常な
同期状態に移行させようとする電圧変化が現わ
れ、同期引込周波数範囲が拡大される。
以上説明したように本発明によれば、擬似引込
現象を起すことなく広範囲な同期引込周波数範囲
をもつ位相同期回路が得られる。また本発明によ
れば、位相検波器の出力を位相誤差検出および周
波数誤差検出に共用しているので、位相誤差およ
び周波数誤差検出用にそれぞれ独立した検波回路
が不要になる。
現象を起すことなく広範囲な同期引込周波数範囲
をもつ位相同期回路が得られる。また本発明によ
れば、位相検波器の出力を位相誤差検出および周
波数誤差検出に共用しているので、位相誤差およ
び周波数誤差検出用にそれぞれ独立した検波回路
が不要になる。
第１図は本発明の一実施例のブロツク図、第２
図は第１図の回路の各部波形図、第３図は第１図
の低域ろ波器出力電圧の周波数特性図、第４図は
本発明を説明するための位相同期回路の動作特性
図、第５図は本発明の他の実施例のブロツク図で
ある。 なお図において、１……信号入力端子、２……
８相位相検定器またはそれと等価な回路、３……
２つの入力端子の差電圧により発振周波数が制御
される電圧制御発振器、４……第１の位相誤差信
号検出手段、５……第２の位相誤差信号検出手
段、６……合成回路、７，８……低域ろ波器、
９，１０……電圧制御発振器の入力端子、１１…
…Ｎ相位相検波器、１２……Ｎ相位相変調器、１
０１，１０２，１０３……排他的論理和回路、１
０４……遅延回路、１０５……排他的論理和回
路、１０６……位相比較器、１０７……遅延回
路、１０８……位相比較器である。
図は第１図の回路の各部波形図、第３図は第１図
の低域ろ波器出力電圧の周波数特性図、第４図は
本発明を説明するための位相同期回路の動作特性
図、第５図は本発明の他の実施例のブロツク図で
ある。 なお図において、１……信号入力端子、２……
８相位相検定器またはそれと等価な回路、３……
２つの入力端子の差電圧により発振周波数が制御
される電圧制御発振器、４……第１の位相誤差信
号検出手段、５……第２の位相誤差信号検出手
段、６……合成回路、７，８……低域ろ波器、
９，１０……電圧制御発振器の入力端子、１１…
…Ｎ相位相検波器、１２……Ｎ相位相変調器、１
０１，１０２，１０３……排他的論理和回路、１
０４……遅延回路、１０５……排他的論理和回
路、１０６……位相比較器、１０７……遅延回
路、１０８……位相比較器である。
Claims (1)
- １ 入力信号を基準信号にて位相検波する位相検
波手段と、第１および第２の入力端子を有しこれ
ら入力端子に供給される電圧により発振周波数を
変化させ前記基準信号を出力する電圧制御発振手
段と、前記位相検波手段の出力に結合され前記入
力信号と前記基準信号との位相誤差を検出しその
検出信号の平均電圧を前記第１の入力端子に供給
する第１の位相誤差検出手段と、前記位相検出手
段の出力に結合され前記位相誤差および前記入力
信号と前記基準信号との周波数誤差を検出する第
２の位相誤差検出手段と、前記第１および第２の
位相誤差検出手段の出力をこれら出力に含まれる
前記位相誤差を互いに打ち消すように合成しその
合成信号の平均電圧を前記第２の入力端子に供給
する信号合成手段とを含むことを特徴とする位相
同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3913279A JPS55132132A (en) | 1979-03-30 | 1979-03-30 | Phase synchronizing circuit |
| US06/134,001 US4338574A (en) | 1979-03-30 | 1980-03-26 | Carrier recovering circuit for phase modulated signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3913279A JPS55132132A (en) | 1979-03-30 | 1979-03-30 | Phase synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55132132A JPS55132132A (en) | 1980-10-14 |
| JPS6361808B2 true JPS6361808B2 (ja) | 1988-11-30 |
Family
ID=12544568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3913279A Granted JPS55132132A (en) | 1979-03-30 | 1979-03-30 | Phase synchronizing circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4338574A (ja) |
| JP (1) | JPS55132132A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797251A (en) * | 1980-12-09 | 1982-06-16 | Fujitsu Ltd | High speed phase lock system for digital phase locking circuit |
| JPS58114654A (ja) * | 1981-12-28 | 1983-07-08 | Fujitsu Ltd | 基準搬送波再生回路 |
| US4540948A (en) * | 1982-09-14 | 1985-09-10 | Nec Corporation | 8-Phase phase-shift keying demodulator |
| GB2135844B (en) * | 1983-02-21 | 1986-08-28 | Nippon Telegraph & Telephone | Oscillator with variable frequency and phase |
| FR2543379B1 (fr) * | 1983-03-25 | 1990-03-02 | Thomson Csf | Dispositif de demodulation directe en hyperfrequence et chaine de reception hyperfrequence comportant un tel dispositif |
| FR2552959B1 (fr) * | 1983-10-04 | 1985-10-25 | Vandamme Patrick | Circuit de recuperation d'une onde porteuse muni d'un moyen d'aide a l'acquisition automatique et rapide |
| US4539524A (en) * | 1983-12-30 | 1985-09-03 | Motorola, Inc. | Method and coherent demodulators for MSK signal |
| IT1199705B (it) * | 1986-12-05 | 1988-12-30 | Gte Telecom Spa | Procedimento e circuito per l'acquisizione del sincronismo di portante in demodulatori coerenti |
| FR2621188B1 (fr) * | 1987-09-25 | 1989-12-29 | Labo Electronique Physique | Circuit de recuperation de l'onde porteuse de systemes de transmissions numeriques |
| GB2257316B (en) * | 1991-06-25 | 1995-06-28 | Ferranti Int Plc | Phase-locked loop oscillator control circuit |
| US8089323B2 (en) * | 2006-08-05 | 2012-01-03 | Min Ming Tarng | Green technology: green circuit and device designs of green chip |
| JPH08265384A (ja) * | 1995-03-22 | 1996-10-11 | Nec Corp | 復調装置 |
| AUPN455695A0 (en) * | 1995-08-01 | 1995-08-24 | Canon Kabushiki Kaisha | Qam spread spectrum demodulation system |
| FR2741221B1 (fr) * | 1995-11-13 | 1997-12-05 | Alcatel Telspace | Etage de demodulation directe d'un signal module en quadrature de phase et recepteur comprenant un tel etage de demodulation |
| FR2748878B1 (fr) * | 1996-05-14 | 1998-06-26 | Alcatel Telspace | Systeme de detection de la presence d'une onde porteuse d'un signal numerique et recepteur comprenant un tel systeme |
| US5694088A (en) * | 1996-07-08 | 1997-12-02 | Maxim Integrated Products, Inc. | Phase locked loop with improved phase-frequency detection |
| JP3504470B2 (ja) * | 1997-09-18 | 2004-03-08 | 日本放送協会 | Ａｆｃ回路、キャリア再生回路および受信装置 |
| KR20210141813A (ko) * | 2020-05-13 | 2021-11-23 | 삼성디스플레이 주식회사 | 클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150353A (ja) * | 1974-05-22 | 1975-12-02 | ||
| JPS5211854A (en) * | 1975-07-18 | 1977-01-29 | Nec Corp | Phase synchronizing signal generator |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2411405A1 (de) * | 1974-03-09 | 1975-09-11 | Bosch Gmbh Robert | System zur synchronisierung der frequenz eines oszillators mit einer bezugsfrequenz |
| US4156204A (en) * | 1976-06-03 | 1979-05-22 | Motorola, Inc. | Voltage controlled oscillator with frequency and phase control loop |
| US4100503A (en) * | 1976-07-21 | 1978-07-11 | W. C. Lindsey Inc. | Correlative tracking system with lock indicator |
| JPS5925500B2 (ja) * | 1978-03-03 | 1984-06-18 | 日本電気株式会社 | 搬送波再生回路 |
-
1979
- 1979-03-30 JP JP3913279A patent/JPS55132132A/ja active Granted
-
1980
- 1980-03-26 US US06/134,001 patent/US4338574A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150353A (ja) * | 1974-05-22 | 1975-12-02 | ||
| JPS5211854A (en) * | 1975-07-18 | 1977-01-29 | Nec Corp | Phase synchronizing signal generator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55132132A (en) | 1980-10-14 |
| US4338574A (en) | 1982-07-06 |
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