JPS635644U - - Google Patents

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JPS635644U
JPS635644U JP1986098512U JP9851286U JPS635644U JP S635644 U JPS635644 U JP S635644U JP 1986098512 U JP1986098512 U JP 1986098512U JP 9851286 U JP9851286 U JP 9851286U JP S635644 U JPS635644 U JP S635644U
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Japan
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sec
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JP1986098512U
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【図面の簡単な説明】
第１図は本考案の半導体素子搭載部をザグリ加
工により凹部を形成した回路基板を示す部分拡大
断面図、第２図は本考案の別の実施態様の回路基
板を示す部分拡大断面図、第３図ａ〜ｃは、封止
枠と封止用樹脂との接触部の断面を示す模式図、
第４図は、第１図で示した回路基板において、当
該部分を樹脂封止した状態の部分拡大断面図であ
る。 符号の説明、１…基板、２…封止枠、３…導体
パターン、４…ダイパツド、５…ソルダーレジス
ト、６…半導体素子、７…ワイヤー、８…封止用
樹脂。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 半導体素子搭載用回路基板の半導体素子搭載
    部の周囲に形成された封止枠が、エポキシ樹脂、
    硬化剤、充てん剤及びチキソ剤を少なくとも含有
    する高チキソ組成物によつて、幅が３００〜１２
    ００μｍであり、かつ高さ５０〜３００μｍであ
    る形状に形成されていることを特徴とする半導体
    素子搭載用回路基板。 ２ 前記半導体素子搭載部は、回路基板に対して
    ザグリ加工により凹部が形成されてなることを特
    徴とする実用新案登録請求の範囲第１項に記載の
    半導体素子搭載用回路基板。 ３ 前記回路基板に対してザグリ加工により形成
    された凹部を有する回路基板においては、封止枠
    の幅が３００〜８００μｍであり、かつ高さが５
    ０〜２００μｍである形状に形成されていること
    を特徴とする実用新案登録請求の範囲第１項又は
    第２項に記載の半導体素子搭載用回路基板。 ４ 前記高チキソ組成物は、Ｂ型粘度計による温
    度２５℃、ずり速度１ｓｅｃ−１の粘度が２５０
    〜４５０ＰＳで、かつ（Ｂ型粘度計によるずり速
    度１ｓｅｃ−１の粘度）／（Ｂ型粘度計によるず
    り速度１００ｓｅｃ−１の粘度）で示すチキソト
    ロピツク指数が２５〜４５であることを特徴とす
    る実用新案登録請求の範囲第１項、第２項又は第
    ３項に記載の半導体素子搭載用回路基板。 ５ 前記高チキソ組成物は、有機第３ホスホニウ
    ム塩化合物、有機第３ホスフイン化合物及び有機
    第３ホスフアイト化合物の群より選ばれる少なく
    とも１種の有機含リン化合物を含み、速硬化性で
    あることを特徴とする実用新案登録請求の範囲第
    １項、第２項、第３項又は第４項のいずれかに記
    載の半導体素子搭載用回路基板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2650018A1 (de) 1976-01-28 1977-08-11 Alps Electric Co Ltd Veraenderliches daempfungs- bzw. abschwaechglied fuer tonwiedergabesysteme
JPS63125563A (ja) * 1986-11-14 1988-05-28 Hitachi Ltd 樹脂封止型半導体装置
JP2002058841A (ja) * 2000-08-22 2002-02-26 Heiwa Corp 遊技機の合成樹脂ユニット、および、該合成樹脂ユニットにおけるクラック発生防止方法

Citations (3)

* Cited by examiner, † Cited by third party
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JPS5817646A (ja) * 1981-07-24 1983-02-01 Mitsubishi Electric Corp 半導体装置の製造方法
JPS5848442A (ja) * 1981-09-17 1983-03-22 Matsushita Electric Ind Co Ltd 電子部品の封止方法
JPS5950548A (ja) * 1982-09-16 1984-03-23 Mitsubishi Electric Corp 電子部品の樹脂封止構造

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