JPS6350737B2 - - Google Patents

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Publication number
JPS6350737B2
JPS6350737B2 JP56147574A JP14757481A JPS6350737B2 JP S6350737 B2 JPS6350737 B2 JP S6350737B2 JP 56147574 A JP56147574 A JP 56147574A JP 14757481 A JP14757481 A JP 14757481A JP S6350737 B2 JPS6350737 B2 JP S6350737B2
Authority
JP
Japan
Prior art keywords
transmission
reception
instruction
data
communication control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56147574A
Other languages
English (en)
Other versions
JPS5850037A (ja
Inventor
Shuichi Tonami
Yoshio Kuboyama
Tsunehachi Ishitani
Yoshiharu Tobe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP56147574A priority Critical patent/JPS5850037A/ja
Publication of JPS5850037A publication Critical patent/JPS5850037A/ja
Publication of JPS6350737B2 publication Critical patent/JPS6350737B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer And Data Communications (AREA)
  • Communication Control (AREA)

Description

【発明の詳細な説明】 本発明はデータ通信システムにおける通信制御
を上位プロセツサと分担して実行する通信制御装
置に関するものである。
従来のこの種通信制御装置は、例えば第1図に
示すような接続構成を採用し、上位プロセツサ2
からのデータの起動指示端子3、読出し指示端子
4、送受信データと送受信指示内容を上位プロセ
ツサ2との間で送受するための双方向データバス
5及びレジスタ指定端子7を有していた。通信制
御装置1に対してデータ送信を指示する場合は、
上位プロセツサ2はメインメモリ6に起動に必要
な制御情報を設定し、レジスタ指定端子7より通
信制御装置1内の格納すべき書込みレジスタ8の
該当レジスタ(送信用)を選択指定する。そし
て、その後起動指示端子3をオン状態にすること
により、データバス5を介して起動制御情報が書
込みレジスタ8の該当レジスタに入力され、通信
制御装置1ではこの入力データを解析して該当動
作を実行する。
一方、データ受信を指示する場合は、起動制御
情報をメインメモリ6に設定し、レジスタ指定端
子で書込みレジスタ8の該当レジスタ(受信用)
を選択指定する。以後、起動指示端子3をオン状
態にすることにより、データバス5を介して起動
制御情報が書込みレジスタ8の該当レジスタに入
力され、通信制御装置1ではこの入力データを解
析して該当動作を実行する。
また、上位プロセツサ2が送信指示あるいは受
信指示に先立ち通信制御装置1の送信もしくは受
信動作状態を知るためには、通信制御装置1内の
読出しレジスタ9より該当レジスタを選択指定
し、読出し指示端子4をオン状態にすることによ
り、データバス5を介して状態を示す情報をメイ
ンメモリ6に入力する必要があつた。
このように従来の装置においては、送信もしく
は受信起動を指示する場合、上位プロセツサ2は
通信制御装置1内の書込むべきレジスタを意識し
て指定する必要があり、また送信もしくは受信動
作状態を識別する場合、通信制御装置1内の読出
すべきレジスタを意識して指定する必要があつ
た。従つて、上位プロセツサ2の処理負荷が増大
する欠点があつた。
本発明はこのような従来の欠点を改善したもの
であり、その目的は、装置のデータ送信中または
受信中の動作状態を上位プロセツサから直接識別
できるようにして、上位プロセツサが通信制御装
置内の格納レジスタを意識することなくこれとの
データ送受信を可能とし、かつ必要に応じて送信
動作を停止できるようにすることである。以下実
施例について詳細に説明する。
第2図は本発明実施例装置の要部ブロツク図で
あり、第1図と同一符号は同一部分を示し、10
は情報格納エリア、11は送信起動中表示端子、
12,15,18,20,22は保持回路、13
は送信指示端子、14は制御部、16はバツフア
メモリ、17は受信起動中表示端子、19は受信
指示端子、21は停止指示端子である。
本実施例の通信制御装置1は、送信起動中表示
端子11、送信指示端子13、受信起動中表示端
子17、受信指示端子19、停止指示端子21の
各端子を備え、それに接続された保持回路12,
15,18,20,22及び制御部14により、
データ送信起動中であるか否かを示す情報及びデ
ータ受信起動中であるか否かを示す情報が送信起
動中表示端子11、受信起動中表示端子17を介
して上位プロセツサに出力される。又、上位プロ
セツサからのデータ送信指示、データ受信指示を
送信指示端子13、受信指示端子19を介して受
信してデータ送信、受信中は該指示を無視しデー
タ送信、受信起動中以外は該指示を受け付け、上
位プロセツサからのデータ送信停止指示を停止指
示端子を介して受信しデータ送信起動中のときは
該送信指示を受け付け送信動作を停止する動作が
行なわれる。以下動作の詳細を述べる。
上位プロセツサ2が通信制御装置1に送信起動
をかける場合、上位プロセツサ2はメインメモリ
6の情報格納エリア10に起動制御情報を設定す
る。通信制御装置1の送信起動中を示す送信起動
中表示端子11は保持回路12に接続されてお
り、送信指示端子13からの入力でオン状態とな
り、通信制御装置1内の制御部14からの指示に
よりオフ状態に設定される。上位プロセツサ5が
送信起動中表示端子11の状態を読取つた結果、
それがオフ状態を示しておれば通信制御装置1に
送信起動がかかつていず送信動作を実行していな
い場合であるので、上位プロセツサ2は送信起動
をかけることが可能である。
上位プロセツサ2が送信指示端子13に起動を
かけると、送信指示端子13に接続された保持回
路15と送信起動中表示端子11に接続された保
持回路12がオン状態となる。制御部14は、保
持回路15のオン状態を受け付けると保持回路1
5をオフ状態にするとともにメインメモリ6上の
情報格納エリア10からデータバス5を介して通
信制御装置1内のバツフアレジスタ16に起動制
御情報を取込む。そして、制御部14はその取込
み情報を解析しその指示内容に基づいた送信動作
を実行する。送信動作が終了すると制御部14は
保持回路12をオフ状態にして次の送信起動の受
け付けを持つ。
なお、送信起動中表示端子11がオン状態を示
しているときは、上位プロセツサ2は表示端子1
1がオフ状態を示すまで送信活動を待ち合せる
が、この状態で送信指示端子13に起動をかけた
場合、制御部14は保持回路15により送信起動
を検出するが、既に送信起動中であるためこの送
信起動は破棄する。
上位プロセツサ2が通信制御装置1に受信起動
をかける場合、起動制御情報をメインメモリ6の
情報格納エリア10に書込むまでの動作は送信起
動の場合と同じである。通信制御装置1が受信動
作を行なつていない場合、受信起動中表示端子1
7はこれに接続された保持回路18によりオフ状
態にされているので、上位プロセツサ2はこのオ
フ状態を検出したならば通信制御装置1に対して
受信起動をかけることが可能である。
上位プロセツサ2は受信指示端子19に起動を
かけると、受信指示端子19に接続された保持回
路20と受信起動中表示端子17に接続された保
持回路18がオン状態となる。制御部14は、保
持回路20のオン状態を受け付けると保持回路2
0をオフ状態にするとともにメインメモリ6上の
情報格納エリア10からデータバス5を介してバ
ツフアレジスタ16に起動情報を取り込む。そし
て、制御部14はその取り込み情報を解析し、指
示内容に基づいた受信動作を実行する。受信動作
が終了すると、制御部14は保持回路18をオフ
状態にして次の受信起動の受け付けを待つ。
以上の動作は、上位プロセツサ2が通信制御装
置1の起動動作状態を確認した後起動をかける場
合について述べたが、初めに起動状態を確認する
ことなく通信制御装置1を起動した後、その受け
付け可否または動作実行可否を送信起動中表示端
子11、受信起動中表示端子17により、上位プ
ロセツサ2に対するコンデイシヨンコードとして
返す場合にも対処可能である。つまり、送信起動
をかける場合、制御部14は保持回路15のオン
状態を識別するまでは保持回路12をオフ状態に
しておくことにより、上位プロセツサ2に送信起
動中表示端子11を通して起動受け付け可として
表示することができる。
また、上位プロセツサ2は通信制御装置1の停
止指示端子21をオンにすると、これに接続され
た保持回路22がオン状態となる。制御部14は
保持回路22のオン状態を検出すると、データ送
信起動中表示端子11に接続された保持回路12
がオン状態のとき、送信動作を停止する。これに
より、送信中のデータよりも緊急に送出すべきデ
ータが発生した場合あるいはデータ受信側でこれ
まで受信してきたデータが不要になつた場合、送
信側での無駄な処理動作を停止させることができ
る。
以上の説明から判るように、本発明に依れば、
送信起動中表示端子及び受信起動中表示端子によ
り通信制御装置の動作状態を表示しており、且つ
指示端子として送信用、受信用の2種類を用意し
たので、従来の如く書込みレジスタを意識して受
信、送信の指示を行なう必要がなく、動作状態の
検知も容易となる。即ち、上位プロセツサは通信
制御装置に対して書込用レジスタを意識して指定
することなく起動をかけられるため、上位プロセ
ツサの処理負荷を軽減できる利点がある。
また、通信制御装置に対してデータ送受信を指
示する場合、通信制御装置の動作状態を調べてか
ら実行する方式と起動指示後コンデイシヨンコー
ドとして上位プロセツサに返す方式のいずれにも
対処でき、いずれの方式を採るシステムにも適用
可能である。更に、起動指示端子は送信用、受信
用に分離して設け、独立に起動できるため送受信
全二重動作の通信が可能である。また、送信動作
を任意の時点で停止できるため、緊急データを待
ち合せることなく優先して送信できる利点もあ
る。
【図面の簡単な説明】
第1図は従来の通信制御装置の説明図、第2図
は本発明実施例装置の要部ブロツク図である。 1は通信制御装置、2は上位プロセツサ、10
は情報格納エリア、11は送信起動中表示端子、
12,15,18,20,22は保持回路、13
は送信指示端子、14は制御部、16はバツフア
メモリ、17は受信起動中表示端子、19は受信
指示端子、21は停止指示端子である。

Claims (1)

    【特許請求の範囲】
  1. 1 上位プロセツサから与えられる起動制御情報
    に基づいてデータ通信システムにおける通信制御
    を上位プロセツサと分担して実行する通信制御装
    置において、データ送信起動中であるか否かを示
    す情報を送信起動中表示端子を介して上位プロセ
    ツサに出力する手段と、データ受信起動中である
    か否かを示す情報を受信起動中表示端子を介して
    上位プロセツサに出力する手段と、上位プロセツ
    サからのデータ送信指示を送信指示端子を介して
    受信してデータ送信起動中は該送信指示を無視し
    データ送信起動中以外は該送信指示を受け付ける
    手段と、上位プロセツサからのデータ受信指示を
    受信指示端子を介して受信してデータ受信起動中
    は該受信指示を無視しデータ受信起動中以外は該
    受信指示を受け付ける手段と、上位プロセツサか
    らのデータ送信停止指示を停止指示端子を介して
    受信しデータ送信起動中のときは該送信指示を受
    け付け送信動作を停止する手段とを具備したこと
    を特徴とする通信制御装置。
JP56147574A 1981-09-18 1981-09-18 通信制御装置 Granted JPS5850037A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56147574A JPS5850037A (ja) 1981-09-18 1981-09-18 通信制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56147574A JPS5850037A (ja) 1981-09-18 1981-09-18 通信制御装置

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Publication Number Publication Date
JPS5850037A JPS5850037A (ja) 1983-03-24
JPS6350737B2 true JPS6350737B2 (ja) 1988-10-11

Family

ID=15433435

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JP56147574A Granted JPS5850037A (ja) 1981-09-18 1981-09-18 通信制御装置

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JPS5850037A (ja) 1983-03-24

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