JPH0142193Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はデータ処理システム、特に主処理装置
とチヤネル装置間のデータ伝送制御を行う装置に
関する。

本考案に係るデータ処理装置は一般に第１図に
示す構成となつている。図において、１は主処理
装置、２は主記憶メモリ、３は共通バス、４はバ
スコンントロール回路、５はチヤネル装置、６は
DMA制御回路、７，８はインターフエースレジ
スタ、９は割込みレジスタ、１０はローカルバ
ス、１１乃至１１″はサブチヤネル装置、１２は
ターミナルをそれぞれ示す。

第１図に示すように本考案に係るデータ処理装
置は主処理装置１と主記憶メモリ２、チヤネル装
置５が共通バス３に接続されている。主記憶メモ
リ２上には、これらデータ処理装置を動作させる
ためのプログラムが格納され、主処理装置１はこ
のプログラムにより動作している。

次に一般的動作について説明する。

まず主処理装置（メインCPU）１からチヤネ
ル装置５に対して起動要求を発する。すなわちチ
ヤネル装置５のインターフエースレジスタ７に主
記憶メモリ２内に格納されたコマンドの先頭番地
がセツトされ、また起動要求があつた事を示す割
込みビツトを割込みレジスタ９上にセツトする。

これに対してチヤネル装置５は割込みビツトを
検出する事により起動要求があつた事を検出し、
インターフエースレジスタ７にセツトされている
主記憶メモリ２のコマンドが格納された先頭番地
を検出し、これによりDMA制御回路６を動作さ
せバスコントロール回路４により直接チヤネル装
置５と主記憶メモリ２を共通バス３上で接続して
コマンドを読取る。

このコマンドの内容によりチヤネル装置５は、
所定の動作をローカルバス１０を介して所定のサ
ブチヤネル装置１１を介してターミナル１２を指
定して処理を行なう。

処理の結果、主処理装置１にチヤネル装置５側
のステータスを通知する場合には、上述のように
DMA制御回路６を動作させてステータスを主記
憶メモリ２内に格納するとともにインターフエー
スレジスタ８にステータスの格納された主記憶メ
モリ２の先頭番地をセツトして逆に割込みレジス
タ９に処理終了の割込みビツトを上げる。これに
より主処理装置１は、割込みレジスタ９の内容を
参照する事によりステータスを受け取つている事
を検出し、インターフエースレジスタ８内のアド
レス情報によつて主記憶メモリ２内のステータス
情報の先頭番地よりステータス情報を取り込む。
このようにして一連の処理を行なうようしてい
た。

しかしながらこのような従来の主処理装置１と
チヤネル装置５間のデータ伝送を行なうに際して
は以下の欠点があつた。

すなわち、主処理装置１がコマンドをチヤネル
装置５が読取つていないうちに主記憶メモリ２上
に新たにコマンドをセツトしたり、ステータスを
主処理装置１が読取つていないうちに新たにステ
ータスをセツトしたりする可能性があつたし、こ
の点に対する保護は全く行なわれていなかつた。

従来考えられる方法としては、相当数の時間間
隔でもつてコマンド及びステータスをセツトする
事で、前にセツトされている情報を読取る前に消
失させる事を防止する事しかなく、この点だけで
は完全に防止出来ないし、また効率的な面から見
ても効率のよい手法ではなかつた。

従つて、本考案は上記欠点を解消した新規なデ
ータ伝送制御装置を提供する事を目的とするもの
で、この目的は、主処理装置、該主処理装置に共
通バスを介して接続され該主処理装置により制御
されるチヤネル装置、該共通バスに接続され該主
処理装置及び該チヤネル装置よりDMA制御によ
り書込み／読出しが行なわれる主記憶メモリとを
備え、該チヤネル装置上に設けられたインターフ
エースレジスタに、該主記憶メモリ内に該主処理
装置が格納するコマンドと該チヤネル装置が格納
するステータスとの先頭番地を格納すると共に、
起動要求または終了通知をセツトする事により、
該主処理装置及び該チヤネル装置間のデータ伝送
を該インターフエースレジスタを参照しながら行
なうデータ伝送制御装置において、該チヤネル装
置内にコマンドまたはステータス対応に設けら
れ、コマンドまたはステータスが該主記憶メモリ
内に格納された事を示す状態レジスタに対して、
コマンドに対応する状態レジスタへのセツトは該
主処理装置から行ない、且つリセツトは該チヤネ
ル装置から行なうように制御し、また、ステータ
スに対応する状態レジスタへのセツトは該チヤネ
ル装置から行ない、且つリセツトは該主処理装置
から行なうように制御し、コマンドまたはステー
タス対応の状態レジスタがリセツトされる迄は、
それぞれ次に発生したコマンドまたはステータス
の該主記憶メモリ内への格納を禁止した事により
達成する事が出来る。

以下本考案を図面を参照しながら説明する。第
２図は、本考案のデータ伝送装置の一実施例を示
す。図において第１図と同記号のものは同一のも
のを示し、さらに図において１３は副処理装置、
１４は副記憶メモリ、１５は状態レジスタ、１６
はインターフエースレジスタ、１７は副共通バス
をそれぞれ示す。

第２図においては第１図と同様に主処理装置１
と主記憶メモリ２及びチヤネル装置５は、同一の
データ伝送を行なうものとする。

本考案では、チヤネル装置５に状態レジスタ１
５を設けたものである。この状態レジスタ１５
は、図中１個しか設けられていないが、主記憶メ
モリ２内のコマンド情報とステータス情報の各々
に対応する状態を示す状態レジスタ１５が設けら
れているものとする。尚第２図においては、第１
図に示したチヤネル装置５内の詳部を示したもの
であつて第１図に示した以外にチヤネル装置を実
際に動作させるための副処理装置１３及び副記憶
メモリ１４が設けられている。

次に第１図と同様に動作を説明しながら状態レ
ジスタ１５の動作を説明する。

まず、主処理装置（メインCPU）１からチヤ
ネル装置５に対して起動要求を発する。すなわち
第１図で説明したように状態レジスタ１５を参照
し、前回までのものが処理完了している事を確認
してから、チヤネル装置５のインターフエースレ
ジスタ１６（このインターフエースレジスタは第
１図のインターフエースレジスタと同一である。）
に主記憶メモリ２内に格納さたコマンドの先頭番
地がセツトされるとともに割込ビツトもセツトさ
れる。この状態において主処理装置はチヤネル装
置５内のコマンド対応の状態レジスタ１５をセツ
トする。

これに対してチヤネル装置５は起動要求があつ
た事を割込ビツトによつて検出するとインターフ
エースレジスタ１６にセツトされている主記憶メ
モリ２のコマンドが格納された先頭番地を検出
し、これによりDMA制御回路６を動作させ、バ
スコントロール回路４により直接チヤネル装置５
と主記憶メモリ２を共通バス３上で接続してコマ
ンドを読取る。このようにしてコマンドを受け取
るとチヤネル装置５内に設けられた状態レジスタ
１５の前記の状態をリセツトする。

また、チヤネル装置５より主処理装置１に対し
てステータスを送出する場合も同様に、状態レジ
スタ１５のリセツトを確認してから、チヤネル装
置５より主記憶メモリ２内に、ステータスを格納
するとともにインターフエースレジスタ１６にス
テータスの格納されたメモリの先頭番地をセツト
する。またセツトした事によりステータス用の状
態レジスタ１５をセツトする。

その後主処理装置１は、このステータスをイン
ターフエースレジスタ１６を参照する事により主
記憶メモリ２内より受け取る事によりステータス
用の前記状態レジスタ１５をリセツトする。

すなわち本考案は、チヤネル装置５及び主処理
装置１のいずれからのコマンド、ステータスも主
記憶メモリ２内にセツトする際に予じめ状態レジ
スタ１５の内容を参照して主記憶メモリ２内にコ
マンド、ステータスの内に読取られていないもの
がない事を検出した後に所望のコマンド、ステー
タスをセツトするようにしたものである。

このようにする事により、本考案のデータ伝送
制御は、全くスムーズに行なう事が可能となり、
先行していたコマンド、ステータスを消してしま
う事がなくなる。またこの状態レジスタは、特に
ステータスに有効である。

チヤネル装置５からのステータスは、接続され
るターミナルが多種多数なので、主処理装置１か
らのコマンドの送出タイミングとは異なり非同期
に入力される場合が多く、また主処理装置１が他
の仕事を行なつていたりするとなかなかステータ
スを読取つてくれない事があるため、先行してい
たステータスが消失させられる場合が、本考案の
方法によれば簡単にこの問題を解決する事が出来
る。

以上のように本考案は、状態レジスタを設ける
事によりコマンドあるいはステータスの主記憶メ
モリ２内のセツト状態が簡単に判明するため、主
処理装置及びチヤネル装置はこの状態レジスタの
内容を参照する事によりコマンドあるいはステー
タスのセツトタイミングを簡単に得る事が可能と
なる。

【図面の簡単な説明】

第１図は本考案に係るデータ処理装置の一実施
例、第２図は本考案のデータ伝送制御装置の一実
施例をそれぞれ示す。 さらに図において、１は主処理装置、２は主記
憶メモリ、３は共通バス、４はバスコントロール
回路、５はチヤネル装置、６はDMA制御回路、
７，８，１６はインターフエースレジスタ、９は
割込みレジスタ、１０はローカルバス、１１乃至
１１″はサブチヤネル装置、１２はターミナル、
１３は副処理装置、１４は副記憶メモリ、１５は
状態レジスタ、１７は副共通バスをそれぞれ示
す。

Claims (1)

1. 【実用新案登録請求の範囲】 主処理装置、該主処理装置に共通バスを介して
   接続され該主処理装置により制御されるチヤネル
   装置、該共通バスに接続され該主処理装置及び該
   チヤネル装置よりDMA制御により書込み／読出
   しが行なわれる主記憶メモリとを備え、 該チヤネル装置上に設けられたインターフエー
   スレジスタに、該主記憶メモリ内に該主処理装置
   が格納するコマンドと該チヤネル装置が格納する
   ステータスとの先頭番地を格納すると共に、起動
   要求または終了通知をセツトする事により、 該主処理装置及び該チヤネル装置間のデータ伝
   送を該インターフエースレジスタを参照しながら
   行なうデータ伝送制御装置において、 該チヤネル装置内にコマンドまたはステータス
   対応に設けられ、コマンドまたはステータスが該
   主記憶メモリ内に格納された事を示す状態レジス
   タに対して、 コマンドに対応する状態レジスタへのセツトは
   該主処理装置から行ない、且つリセツトは該チヤ
   ネル装置から行なうように制御し、また、ステー
   タスに対応する状態レジスタへのセツトは該チヤ
   ネル装置から行ない、且つリセツトは該主処理装
   置から行なうように制御し、 コマンドまたはステータス対応の状態レジスタ
   がリセツトされる迄は、それぞれ次に発生したコ
   マンドまたはステータスの該主記憶メモリ内への
   格納を禁止した事を特徴とするデータ伝送制御装
   置。