JPS6348100B2 - - Google Patents

Description

【発明の詳細な説明】

発明の技術分野 この発明は、再生同期信号と内部同期信号との
位相差データに基づいて線速度一定（CLV）制
御するコンパクトデイスク（CD）等の回転制御
回路に関し、光ビームのフオーカスが外れるなど
して再生同期信号が得られなくなつた場合に、そ
の前の位相差データを保持して制御することによ
り、規定の線速度で引き続き回転することができ
るようにしたものである。 発明の背景 コンパクトデイスクは線速度一定で情報が記録
されており、再生の際この線速度が得られるよう
に、再生EFM（cight to fourteen modulation）
信号（デイスクから再生されたEFM信号）から
作成されたフレーム同期信号と、水晶発振子で作
成された内部同期信号との位相を比較して、位相
制御により、デイスクの回転制御を行なつてい
る。したがつて、再生中に何らかの原因で、光ビ
ームのフオーカスが外れるなどして、再生EFM
信号が得られなくなつた場合には、位相差データ
が得られなくなり、デイスクを線速度一定に制御
することができなくなる。 発明の目的 この発明は、上述の点に鑑みてなされたもの
で、再生同期信号が得られなくなつた場合でも、
規定の線速度で引き続き回転することができるよ
うにしたデイスク回転制御回路を提供しようとす
るものである。 発明の構成 この発明は、再生同期信号と内部同期信号との
位相差デイジタルデータを用いてデイスクモータ
の駆動パルス幅をPWM制御しデイスクの回転制
御を行なう回路において、前記位相差デイジタル
データをデイジタル積分演算し該位相差デイジタ
ルデータの所定期間の平均値を求めるデイジタル
積分回路を具備してなり、前記再生同期信号が得
られないときには、前記デイジタル積分回路の出
力データに基づいてデイスクの回転を制御すると
ともにこの出力データを該デイジタル積分回路の
入力とするようにしたものである。 発明の実施例 以下、この発明の実施例を添付図面を参照して
説明する。 なお、以下の実施例では図面を解りやすくする
ため、論理回路の表記方法を単純化している。第
１図ａにそれぞれ示した表記方法がその一例で、
これらは一般的な表記方法で示すとそれぞれ第１
図ｂの構成に対応している。 第２図は、この発明が適用されるデイスク制御
系の全体構成例を示したものである。このデイス
ク制御系はデイスク回転サーボ系の他に、光ビー
ムのフオーカス合せをするフオーカスサーボ系、
光ビームをトラツクに追従させるトラツキングサ
ーボ系を具えている。 なお、この発明の位相差データ保持機能は、こ
の実施例では、後述するように、第２図のデイス
クモータドライブ制御回路２を具体化した第５図
のシミユレーシヨン回路５１で行なつている。 第２図において、フレーム正同期信号生成回路
１は、デイスクモータ３の回転が安定状態（所定
の線速度が得られる回転速度−以下これを同期速
度という−で安定回転している状態）にあるか、
あるいは非安定状態（同期速度から外れて回転速
度が変動している状態）にあるかを検出するもの
で、安定状態のとき、フレーム正同期信号SYEQ
を出力する。このフレーム正同期信号生成回路１
は、例えば第３図に示すように、クロツク再生回
路１５でEFM信号からクロツク信号Pcを再生
し、この再生クロツクPcでカウンタ１６をカウ
ントアツプするとともに、フレーム同期信号再生
回路１７でEFM信号における各フレーム先頭の
フレーム同期信号を検出し、その検出信号P₂₂が
出力されるごとにカウンタ１６をリセツトしてカ
ウントを繰り返し、その際カウンタ１６の588カ
ウント目が出力されるタイミングと検出信号P₂₂
が出力されるタイミングとが一致した場合に、ア
ンド回路１８を介して正同期信号SYEQを出力す
るように構成される。すなわち、コンパクトデイ
スクのデータフオーマツトは第４図ａに示すよう
に、１フレームが588チヤンネルビツトで構成さ
れ、各フレームの先頭にはフレームの先頭を示す
ためのフレーム同期信号が配置されている。フレ
ーム同期信号再生回路１７はこの同期信号を検出
し、第４図ｂの再生同期信号P₂₂を出力する。一
方、クロツク再生回路１５はEFM信号の過去の
データに基づいて、１フレーム588パルスの再生
クロツクPcを出力する。従つて、デイスクモー
タ３が同期速度で安定に回転していれば、第４図
ｃに示すように、再生同期信号P₂₂の間に正確に
588パルスの再生クロツクPcが得られる。従つ
て、この時、再生クロツクPcをカウンタ１６で
カウントし、再生同期信号P₂₂が得られるごとに
カウンタ１６をリセツトすれば、再生同期信号
P₂₂が出るとき常にカウンタ１６が588カウントと
なるため、第４図ｄに示すように再生同期信号
P₂₂に同期して、フレーム正同期信号SYEQが得
られる。しかし、デイスクモータ３の回転が同期
速度から外れている場合は、デイスク回転サーボ
の働きで、同期速度に近づくように制御されるの
で、回転速度が変動し、再生同期信号P₂₂の発生
周期が変動する。これに対し、再生クロツクPc
はEFM信号の過去のデータに基づいて作成され
るので、回転速度が変動しても即座にはこれに追
従しない。このため、再生同期信号P₂₂の発生タ
イミングと再生クロツクPcの588カウントのタイ
ミングにずれが生じる。例えば、同期速度より速
い場合は、再生同期信号P₂₂の発生周期が短くな
り、再生クロツクPcを588カウントする前に次の
再生同期信号P₂₂が発生する。また、同期速度よ
り遅い場合は、再生同期信号P₂₂の発生周期が長
くなり、次の再生同期信号P₂₂が発生する前に再
生クロツクPcの588カウントが終了する。このよ
うに、デイスクの回転が同期速度から外れて変動
している場合は、再生同期信号P₂₂の発生タイミ
ングと再生クロツクPcの588カウントのタイミン
グにずれが生じるため、フレーム正同期信号
SYEQは得られない。以上のようにして、フレー
ム正同期信号SYEQの有無により、デイスクの回
転が安定状態にあるか、非安定状態にあるかを検
出することができる。 第２図において、デイスクモータドライブ制御
回路２は、デイスクモータ３の回転制御をするも
のである。この回転制御はDM＋、DM−の２種
類のPWM（pulse width modulation）変調され
た駆動信号により行なわれる。これらの駆動信号
DM＋、DM−は同時に存在することはなく、正
回転方向の駆動はDM＋で、逆回転方向の駆動
（正回転方向に対するブレーキ）はDM−で行な
われる。回転速度は駆動信号DM＋、DM−のパ
ルス幅によつて制御され、DM＋の場合パルス幅
が広がるほど高い回転速度が得られ、パルス幅が
狭くなるほど回転速度は低くなる。DM−の場合
はパルス幅が広がるほどブレーキ効果が大でパル
ス幅が狭くなるほどブレーキ効果が小さい。 光学系サーボ回路４は、光ビームをデイスク５
に照射して、その反射光を受光する光学系の位置
制御を行なうもので、フオーカスサーボ、トラツ
キングサーボ、フイードサーボの各サーボ回路を
具えている。 フオーカス制御回路６は、光ビームの焦点制御
をするためのもので、フオーカスが外れている
時、フオーカスアウト信号FCCをデイスクモー
タドライブ制御回路２に出力するとともに、フオ
ーカスをたてなおす制御を行なう。すなわち、初
期設定信号FCSにより、フオーカスアクチユエー
タを初期位置に戻し、そこから除々に送り出し
て、反射光が４分割フオトダイオードでとらえら
れていること、すなわち、焦点付近に近づいたこ
とを検出し（検出信号FRF）、かつ４分割フオト
ダイオードの２つの対角線出力の差信号がゼロク
ロスしたことを検出したら（検出信号FZC）、焦
点が合つたと判断し、フオーカスアウト信号
FCOを解除して、フオーカスアクチユエータを
停止させる。 トラツキング制御回路７は、光ビームがデイス
ク５上のトラツクを正確に捉えるように、光ビー
ムのデイスク径方向の位置を制御するもので、大
まかな制御はフイードモータによつて光学ヘツド
全体を移動して行ない、精密な制御はトラツキン
ゲアクチユエータにより光学ヘツドにおける対物
レンズの相対位置を移動して行なう。トラツキン
グ制御回路７から出力されている各制御信号のう
ち、TROFはランダムアクセス等のサーチ動作
において、トラツキングサーボをオフするための
トラツキングサーボオフ信号、TRGLはトラツ
キングサーボゲインを切換える信号で、トラツク
ジヤンプ等を行なつた後トラツク捕捉を容易にす
るために、トラツキングサーボのゲインをハイゲ
インに切換える信号である。TRHDはトラツキ
ング制御のためのトラツキング誤差信号を一時保
持するホールド信号で、フイードまたはトラツク
ジヤンプ（キツク）動作を行なう際に、トラツク
を横切ることに伴つて発生するトラツキング誤差
信号の影響により、フイードまたはトラツクジヤ
ンプ終了後にトラツキングサーボが不安定になる
のを防止するため、フイードまたはトラツクジヤ
ンプ等のトラツキング誤差信号を一時保持してお
き、フイードまたはトラツクジヤンプ終了後に、
その保持したトラツキング誤差信号によりトラツ
キング制御を復帰させるものである。KP＋は正
方向（トラツキングアクチユエータの移動が外周
方向）のキツクパルス、KP−は負方向（トラツ
キングアクチユエータの移動が内周方向）のキツ
クパルスである。EFM±はサーチモード等にお
いて、フイードモータを強制的に駆動する信号で
FEM＋は外周方向の駆動信号、FEM−は内周方
向の駆動信号である。FEOFはフイード信号
FEM±を出している間フイードサーボをオフす
る信号である。 入力装置８は、再生、サーチ、早送り、戻し等
の動作モードおよびサーチモードにおける曲番設
定などを行なう操作スイツチである。マイクロコ
ンピユータ９は、入力装置８の操作に応じて各種
コマンド（動作指令）を出力するものである。マ
イクロコンピユータ９から出力されるコマンド名
およびその内容を以下に示す。 Γ０モード（STOP） すべての動作を停止する指令 Γ１モード（FEED） ●１−０モード（FEED FORWARD）：光学ヘ
ツドを外周方向へフイードする指令 ●１−1/2モード（FEED RETURN）：例えば、
再生を終了するとき、光学ヘツドを内周の端部
位置までフイードして戻す指令 Γ２モード（FOCUS START） 光ビームの焦点合せを行なう指令 Γ３−０モード（DISK START） デイスクを載せるトレイをCD装置内に収納し
た時、少し回転して、その慣性により、トレイ上
にデイスクが載つているかどうかを検出するため
の指令 Γ３−1/2モード（DISK BRAKE） デイスク回転モータのブレーキ（逆電圧を加え
る）指令 Γ４モード（PLAY） 再生動作の指令 Γ５モード ●５−０モード（＋）：早送り指令 ●５−1/2モード（−）戻し指令 Γ６モード ●６−０モード（＋）：高速早送り指令 ５−０モードの操作を例えば２秒間行なう
と、自動的にこのモードに移行する。 ●６−1/2モード（−）：高送戻し指令Γ ５−1/2モードの操作を例えば２秒間行なう
と、自動的にこのモードに移行する Γ７モード（SEARCH） 目標アドレスの検索指令 マイクロコンピユータ９から出力されるコマン
ドは、Ｉ／Ｏ回路１２を介してコマンドレジスタ
１０に格納され、コマンドデコーダ１１でデコー
ドされて、デイスクモータドライブ回路２および
トラツキング制御回路７に加わる。デイスクモー
タドライブ回路２では、このコマンドに対応した
デイスクモータ３の回転が得られるように、駆動
信号DM±を出力する。また、トラツキング制御
回路７においても、このコマンドに対応したトラ
ツキング制御が行なわれる。このトラツキングの
状態（例えばサーチモードにおける目標位置と現
在位置との差）はマイクロコンピユータ９に伝え
られ、目標位置に到達した時、コマンドをサーチ
モードから再生モードに切換えるのに利用され
る。表示装置１３は再生位置の時間情報やサーチ
モードにおいて設定した曲番を表示するものであ
る。メモリ回路１４はサーチモードにおいて、設
定した曲番等を記憶するものである。 デイスクモータドライブ回路２の構成を第５図
に示す。第５図において、変化検出回路２１は、
EFM信号における“１”から“０”、または
“０”から“１”への変化を検出するものである。
パターン判定回路２２は、変化検出回路２１の検
出に基づき、EFM信号のパターンから所定の線
速度が得られているかどうかを判定するものであ
る。すなわちEFM変調信号はフレーム同期信号
として11チヤンネルビツト“１”を連続し、続い
て“０”を11チヤンネルビツト連続するパターン
が最大のパルス幅として定められており、他に11
チヤンネルビツト以上“１”または“０”を連続
するパターンは１フレーム内に存在しないから、
正しい線速度が得られている時の１フレームの時
間に相当する136μs（以下この時間を１フレーム周
期という）を588分割したクロツク（4.32MHz）
を水晶発振子で作り、EFM信号の“１”または
“０”の連続する時間をそのクロツクでカウント
すれば、12カウント以上連続する部分がある時は
正常の速度より遅いことが解り、11カウント連続
する部分がなく、かつ12カウント以上連続する部
分もない時は正常回転より速いことが解る。パタ
ーン判定回路２２はこのようにして、EFM信号
に基づき規定の線速度に対して実際の線速度が速
いか、遅いかを判定して、速い場合は判定信号
DEを出力し、遅い場合は判定信号AEを出力す
る。またパターン判定回路２２はデイスクの回
転、停止を検出するために、フレームごとに
EFM信号の変化の有無を検出し、１フレーム周
期の間に１度でも変化がある場合は回転している
と判断して、判定信号PXを出力する。 カウンタ回路２３は２つの用途を有し、１つは
フレーム正同期信号SYEQおよびその反転信号
SYEQ（回転が非安定であることを示す信号）に
基づき、デイスクの回転が安定状態を持続してい
るかどうかの判定に用いられ、他の１つは回転検
出信号PXに基づき、デイスクの回転が止まつた
かどうかの判定に用いられる。これらの用途の切
換えはマイクロコンピユータ９からの３−1/2モ
ード（DISK BRAKE）のコマンド信号S3 1/2
によつて行なわれる。すなわち、コマンド信号
S3 1/2が出されてない場合すなわちデイスクの
回転にブレーキをかける以外の動作モードではデ
イスクの回転の安定、非安定の判断を行ない、コ
マンド信号S3 1/2が出されている場合、すなわ
ちブレーキをかける場合は、デイスクの回転の安
定、非安定を判断する必要がないから、信号PX
に基づきデイスクの回転が止まつたか否かの判定
を行なう。 カウンタ回路２３によるデイスク回転の安定、
非安定の判定は、フレームごとに得られるフレー
ム正同期信号SYEQ、またはフレーム非同期信号
SYEQに＋４と−１をそれぞれ対応させて、フレ
ーム正同期信号SYEQが発生されるごとに４ずつ
カウントアツプし、フレーム非同期信号が
発生されるごとに１ずつカウントダウンすること
により行なつている。すなわち、安定回転状態が
続けばカウント値は上昇していくので、カウント
値が予め設定したある値（この実施例では1024カ
ウント）に達すれば、安定回転が持続していると
判断して、レジスタ３２にPLLフラグを立て、
デイスク回転制御をPLLによる位相制御に切換
える。また一旦PLLフラグが立つても、その後
非安定になつた場合はフレーム非同期信号
が出るごとに１ずつカウントダウンして、カウン
ト値が０に戻つたらPLLフラグを下ろして、デ
イスク回転制御をPLL位相制御から予め規定さ
れた駆動信号による直接制御に切換え、デイスク
回転の早急な立て直しを図る。 カウンタ回路２３によるデイスク回転が停止し
たか否かの判定は、デイスク回転検出信号PXを
インバータ１０５で反転して作成したデイスク停
止検出信号をカウントすることにより行なわ
れる。すなわち、３−1/2モードに移行したら、
上述したデイスク回転の安定、非安定の判定のた
めのカウント値をリセツトし、１フレーム周期ご
とにデイスク停止検出信号をカウントして、
それが４カウントに達したら完全に回転が停止し
たと判断して、レジスタ３４に４フラグを立て
る。この４フラグはインバータ３５で反転され
て、ブレーキイネーブル信号BEとしてブレーキ
用逆電圧の印加解除指令に用いられる。 以上の機能を有するカウンタ回路２３は、18ビ
ツトのシフトレジスタ２４と加算器２５とからな
るシリアルカウンタと、カウンタ制御回路２６に
より構成されている。シリアルカウンタはカウン
タ制御回路２６から所定のタイミングで送られて
くるパルスを加算器２５のＡ入力に入力し、シフ
トレジスタ２４の最終ビツト出力を加算器２５の
Ｂ入力に帰還し、加算器２５のキヤリー出力C₀
をレジスタ２７で１ビツト遅延してそのキヤリー
入力Ciに入力するように構成されている。シフト
レジスタ２４は18ビツト構成であり、１フレーム
周期を18分割したクロツクφA、φBによりシフト
されるから、１フレーム周期ごとに一巡する。カ
ウンタ制御回路２６は、デイスク回転の安定、非
安定の判定に用いる時は、フレーム正同期信号
SYEQが発生されるフレームごとに、フレームの
3Bのタイミングで“１”を加算器２５のＡ入力
に加える。ここで3Bのタイミングとは第６図に
示すように、クロツクφA、φBにより１フレーム
周期で18カウントする中のLSB3ビツト目のタイ
ミングであり、シフトレジスタ２４のカウント値
のLSBから３ビツト目がシフトレジスタ２４か
ら出力されて、加算器２５のＢ入力に入力されて
いる状態に相当する。すなわち下位から３ビツト
目は10進数の４に対応しているから、ここで
“１”を入れることは、４の加算を行なうことに
なる。なお、カウンタ制御回路２６は、フレーム
非同期信号が発生されるごとに、１つのフ
レームの期間中“１”を出力してシフトレジスタ
２４の全ビツトに“１”をを加算する。すなわち
１の減算を行なうことになる。シフトレジスタ２
４の値が1024に達すると、レジスタ３１がセツト
されて1Kフラグが出力される。この1Kフラグは
安定回転状態が持続していることを示す信号であ
る。1Kフラグが立つとレジスタ３２がセツトさ
れて、前述のPLLフラグが出力され、安定回転
状態であることが示される。安定回転状態がくず
れると、シフトレジスタ２４はカウントダウンさ
れるが、カウント値が０に戻るまではPLLフラ
グは立ち続ける。カウント値が０になると、レジ
スタ３３がセツトされて０フラグが立ち、レジス
タ３２がリセツトされて、PLLフラグが立下が
る。これにより、非安定回転状態であることが示
される。 第７図は、シフトレジスタ２４のカウント値と
PLLフラグの関係を示したものである。カウン
ト値はカウント開始からフレーム正同期信号
SYEQが出されるごとに４ずつカウントアツプ
し、フレーム非同期信号が出されるごとに
１ずつカウントダウンし、安定回転が持続してカ
ウント８値が1024に達すれば、PLLフラグが立
ち、安定回転状態であることが示される。その後
非安定になりカウントダウンを続けると、カウン
ト値が０になつたところでPLLフラグが下りて
非安定回転状態であることが示される。 第５図のカウンタ回路２３において、３−1/2
モードのコマンドが出ると、変化検出回路３８で
その立ち上がりが検出されてカウント値がリセツ
トされ、１フレーム周期ごとに、停止検出信号
PXがカウントされる。カウント値が４になると、
レジスタ３４がセツトされて４フラグが出力され
る。この４フラグはインバータ３５で反転され
て、ブレーキイネーブル信号BEとして利用され
る。すなわち、ブレーキイネーブル信号BEが
“１”になつていることはデイスクが少しは回つ
ていることを意味し、３−1/2モードにおいて、
この信号BEの立ち下がりによりデイスクの回転
が停止したことを検出して、ブレーキをかけるた
めの逆電圧の印加を解除する。３−1/2モードの
コマンドの立ち下がると、その立ち下がりで再び
カウント値がリセツトされて次のモードにおける
フレーム正同期信号SYEQ、フレーム非同期信号
SYEQのカウントに備える。 上記各フラグを出力するレジスタ３１〜３４
は、１フレームごとに１回信号MSB（第６図）の
タイミングで更新される。また、ブレーキイネー
ブル信号BE、1Kフラグをインバータ３６で反転
した信号1、０フラグをインバータ３７で反転
した信号はそれぞれカウントを停止するのに用
いられる。 第５図においてPWM回路４１は、ラツチ回路
４２と、内部クロツク（水晶発振子により作成さ
れたクロツク）により自走し１フレーム周期ごと
に循環するカウンタ４３との一致を一致検出回路
４４で検出し、その一致検出に基づいて規定され
たパルス幅でモータ駆動信号DM±を出力し、モ
ータ制御部４５を介してデイスクモータ３を駆動
するものである。 モータ制御部４５は、例えば第８図に示すよう
に、定電流回路５５で構成され、モータ駆動信号
DM±をアンプ５４を介して入力し、ドライブア
ンプ５６によりデイスクモータ３を駆動するよう
に構成される。 第５図において、カウンタ４３は０〜293まで
の294カウントするカウンタで、水晶発振子で作
られた１フレーム周期294パルス（2.1609MHz）
のクロツクφ1、φ2で駆動されて自走し、１フレ
ーム周期で一巡する。デコーダ４６はカウンタ４
３のカウント値をデコードする。前記第６図に示
した１フレーム周期を18分割した信号LSB、2B、
3B、……、17B、MSBもここで作られる。ラツ
チ回路４２は、PWM信号であるモータ駆動信号
DM±のパルス幅を規定するデータをラツチする
もので、制御ロジツク４８からのPLL、SIM、
OFF、BLKの各制御モード信号によつてラツチ
するデータが決められる。一致検出回路４４は、
ラツチ回路４２とカウンタ４３との一致をとつ
て、モータ駆動信号DM±の立上り、立下りのタ
イミングを制御するものである。カウンタ４３
は、１フレーム周期で一巡するから、１フレーム
周期ごとに一致信号が得られ、モータ駆動信号
DM±のパルスが１発出力される。 選択回路４７は制御ロジツク４８からのPLL、
SIMによつてシミユレーシヨン回路５１の出力あ
るいはフレーム残量カウンタ５２の出力を選択し
て出力し、ラツチ回路４２にラツチするものであ
る。 フレーム残量カウンタ５２はデイスクから再生
されるEFM信号と水晶発振子で作られた内部ク
ロツクとのずれを検出する目的を持つものであ
る。このフレーム残量カウンタ５２は上位カウン
タ５２Ａと下位カウンタ５２Ｂからなる。上位カ
ウンタ５２Ａはフレーム単位のずれを検出するも
ので、アツプ／ダウンカウンタで構成され、
EFM信号のフレーム同期信号によりEFM信号の
フレームごとに１ずつカウントアツプし、内部ク
ロツクにより１フレーム周期（136μs）ごとに１
ずつカウントダウンする。従つて、規定の線速度
より速い場合はカウントアツプされる回数が多い
のでカウント値は増大し、規定の線速度より遅い
場合はカウントダウンされる回数が多いのでカウ
ント値は減少する。下位カウンタ５２ＢはEFM
信号のフレーム同期信号と内部クロツクによるフ
レーム同期信号との位相のずれを検出するもの
で、EFM信号のフレーム同期信号によりEFM信
号の１フレームごとにリセツトされて、EFM信
号のシンボルに同期したEFMシンボル信号
（EFM信号の17チヤンネルビツトごとに出力され
る信号）をカウントアツプする。下位カウンタ５
２Ｂ自体は、ずれに関係なくEFMシンボル信号
により１フレームごとに常に所定のカウント値に
達するが、そのカウント値は後述するように、内
部クロツクに同期した１フレームに１度出力され
る293カウント信号のタイミングで出力される
PLL制御モード信号によりラツチ回路４２にラ
ツチされるので、位相差の大小によつてラツチさ
れるタイミングが変化し、そのラツチされた値
が、フレーム内での位相差の大きさに対応したも
のとなる。 シミユレーシヨン回路５１はラツチ回路４２の
出力をある時定数（例えば18sec）で積分するも
のである。ラツチ回路４２のデータはデイスクモ
ータ駆動パルスDM±のパルス幅を規定するか
ら、その積分値はデイスクモータ駆動パルスDM
±のパルス幅を一定期間にわたつて平均したもの
となり、現在におけるデイスクモータ３の回転状
態を示すものとなる。このシミユレーシヨン回路
１の出力データは再生モード等において、フオー
カスが外れて再生クロツクが得られなくなり、
PLLによる位相制御ができなくなつた時、制御
ロジツク４８からのSIM制御モード信号によつて
選択され、ラツチ回路４２にラツチされて、デイ
スクモータ駆動パルスDM±の作成に利用され
る。この時ラツチされた値はシミユレーシヨン回
路５１にそのまま帰還されるので、シミユレーシ
ヨン回路５１の出力は所定値を保持し続ける。す
なわち、デイスクモータ３はSIM制御モードに切
換わる前の速度を維持し続けることになる。ま
た、シミユレーシヨン回路５１の出力は、デイス
クモータ３の回転状態を示すものとなるので、こ
の出力はデコーダ５３を介して制御ロジツク４８
に入力され、制御モードの切換えにも利用されて
いる。 デコーダ５３は、シミユレーシヨン回路５１の
出力をデコードして、、ML＋MZ、ML＋
MM、、の５種類の信号を出力する。こ
こで、MH、MM、ML、MZはそれぞれ、次の
速度領域を表わす信号である。 MH：＋2000rpm以上 MM：＋100〜＋2000rpm ML：０〜＋100rpm MZ：0rpm以下（逆回転） 制御ロジツク４８はマイクロコンピユータ９
（第１図）からの動作モード信号S₂〜S₇、光ビー
ムのフオーカスが合つているか外れているかを示
すフオーカス状態表示信号FCO、前記レジスタ
３２からの安定回転表示信号PLL、前記信号BE、
AE、DE、デイスク回転状態表示信号MH〜MZ
の各信号を入力してPLL、SIM、OFF、BLKの
各制御モード信号を択一的に出力する。これら各
制御モード信号は、ラツチ回路４２にラツチする
データを決めて、それぞれに対応した制御モード
を実行させる働きを有するものである。各制御タ
モードにおいてラツチされるデータおよびそれに
よる制御内容は次の通りである。 ΓPLL制御モード デイスクから再生されるEFM信号と水晶発振
子により作られた内部クロツクとのずれを示す目
的のフレーム残量カウンタ５２の出力データを選
択回路４７から選択出力してラツチ回路４２にラ
ツチする。これによりPLL位相制御によるデイ
スクモータ３の回転制御が行なわれる。 ΓSIM（HOLD）制御モード シミユレーシヨン回路５１の出力データを選択
回路４２から選択出力して、ラツチ回路４２にラ
ツチする。これにより現状の回転速度を維持する
制御が行なわれる。 ΓOFF制御モード ラツチ回路４２に駆動パルスDM±を全幅にわ
たつて“０”（DM＋＝０、DM−＝０）とする
データを強制的にラツチして、このデータによる
直接制御を行なう。DM±＝０であるから、デイ
スク駆動モータ３は駆動されず、惰性で回転す
る。 ΓBLK制御モード ラツチ回路４２に駆動パルスDM−を全幅にわ
たつて“１”（DM＋＝０、DM−＝１）とする
データを強制的にラツチして、このデータによる
直接制御を行なう。この時、逆方向の駆動力がか
かるので、正方向の回転に対してブレーキがかか
る。 ΓFO制御モード 上記PLL、SIM、OFF、BLKのいずれの制御
モード信号も出ない時はFO制御モードとなる。
すなわち、ラツチ回路４２に駆動パルスDM＋を
全幅にわたつて“１”（DM＋＝１、DM−＝０）
とするデータを強制的にラツチして、このデータ
による直接制御を行なう。この時、正方向の駆動
力がかかるのでで、正方向に加速される。 制御ロジツク４８は、これらPLL、SIM、
OFF、BLK、FOの５つの制御モード、０〜７の
動作モード、デイスクモータ３の回転状況、フオ
ーカスの状況、PLLフラグの有無に応じて第９
図に示すように切換えて実行する。各動作モード
０〜７における制御モードの切換えについて説明
する。 Γ０（STOP）、１（FEED）モード デイスクの回転は必要ないから、全速度領域で
OFF制御モードが利用される。 Γ２（FOCUS START）モード ２モードはフオーカスが合つてない場合に、フ
オーカスを合わせるために行なうものである。従
つて、この時再生クロツクは得られてないから
PLL制御モードでは制御できない。従つて、シ
ミユレーシヨン回路５１によりHOLD制御モー
ドで制御を行なう。なお、MHの速度領域では高
回転防止のため、OFF制御モードとする。また
MZの速度領域では、逆回転防止のため、OFF制
御モードとする。 Γ３（DISK START）モード DISK STARTモードではデイスクトレイを
CD装置内に押し込んだ時、デイスクモータを少
し回転させて、その時の慣性によりデイスクがト
レイ上に装着されているかどうかを検出するもの
であるから、FO制御モードにより加速する。た
だし、MHの速度領域に入つた場合には高回転防
止のためOFF制御モードとする。 Γ４（PLAY）、５−０（早送り）、５−1/2（戻
し）、６−０（高速早送り）、６−1/2（高速戻
し）、７（SEARCH）モード フオーカスが合つており、かつPLLフラグが
立つている時は、フレーム残量カウンタ５２を用
いてPLL制御モードによるロツク制御を行なう。 フオーカスは合つているがPLLフラグが立つ
てない場合は、前記信号AE、DEによる制御
（AFC：automatic frequency control）を行な
う。すなわち、信号AEが出ている場合（規定の
線速度より遅い場合）は、FO制御モードにして
加速する。また、信号DEが出ている場合（規定
の線速度より速い場合）は、BLK制御モードに
して減速する。そして、このFO制御モードまた
はBLK制御モードにより、規定の線速度に達し
て信号AEまたはDEがなくなつたらOFF制御モ
ードとする。この制御により、いずれPLLフラ
グが立つたら、PLL制御モードに切換える。な
お、MHの速度領域では高回転防止のため、OFF
制御モードとする。ML、MZの速度領域では、
FO制御モードにして正方向に加速する。 フオーカスが外れた場合には、再生クロツクは
得られずPLL制御モードまたはAFC制御モード
による制御は行なえないので、シミユレーシヨン
回路５１によるHOLD制御モードを用いる。そ
して、このHOLD制御モードの実行中にフオー
カスが立て直されたら、PLL制御モードまたは
AFC制御モードに切換える。MHの速度領域で
は高回転防止のため、OFF制御モードとし、MZ
の速度領域では逆転防止のため、OFF制御モー
ドとする。 Γ３−1/2（DISK BRAKE）モード 逆電圧を加えて減速する。デイスクモータ３の
回転が止まつたことがブレーキイネーブル信号
BE＝“０”により検出されたら、BLK制御モー
ドを解除する。MZの速度領域では逆転防止のた
めOFF制御モードにする。 第１０図は、以下の第９図の制御を行なうため
の制御ロジツク４８の構成を示したものである。
アンド回路１８１〜１８８に対応する第９図の各
領域を第９図にａ〜ｈの符号を用いてそれぞれ示
す。第９図のOFF制御モードの領域に対応する
アンド回路がないのは、アンド回路１８１〜１８
８のいずれにも対応しない領域をOFFモードと
して扱つているからである。アンド回路１８３〜
１８８の出力はオア回路１９１でまとめられて
FO制御モードを指示する信号となる。アンド回
路１８４の出力はPLL制御モードを指示する信
号となる。アンド回路１８５，１８６の出力はオ
ア回路１９２でまとめられて、HOLD制御モー
ドを指示する信号となる。アンド回路１８７，１
８８の出力はオア回路１９３でまとめられて
BLKモードを指示する信号となる。ノア回路１
９４はオア回路１９１，１９２，１９３およびア
ンド回路１８４の出力を入力し、これらのすべて
が“０”の時“１”を出力する。このノア回路１
９４の出力“１”は、OFF制御モードを指示す
る信号となる。 制御ロジツク４８からはPLL制御モード、
HOLD制御モード、BLK制御モード、OFF制御
モードをそれぞれ指示する信号PLL、SIM、
BLK、OFFが出力される。なお、FO制御モード
は、これら４つの制御モード信号のいずれも出力
されていない状態として取扱うことができるた
め、オア回路１９１からのFO制御モードを指示
する信号は、制御ロジツク４８から出力しない。 ここで、第５図にＡで囲んだ部分の具体例を第
１１図に示す。第１１図において、EFM信号の
変化検出回路２１は２ビツトのシフトレジスタ６
１と排他的オア回路６２とで構成されている。シ
フトレジスタ６１は水晶発振子から作つた１フレ
ーム588パルス（4.32MHz）のクロツクφ3、φ4に
より駆動されるもので、入力されるEFM信号を
クロツクφ3、φ4で内部同期に整合してシフトす
る。排他的オア回路６２はレジスタ６１の第１
段、第２段の出力を入力することにより、EFM
信号の立上り、立下りごとにクロツクφ3、φ4の
１周期分（136μs／588）のパルス幅で“１”を出力す る。 パターン判定回路２２は、変化検出回路２１の
出力パルスのクロツクφ3、φ4によつて順次シフ
トしていくレジスタ６３−１乃至６３−１１を具
えている。レジスタ６３−２乃至６３−１１の入
力にはそれぞれアンド回路６４−２ないし６４−
１１が設けられ、変化検出回路２１の出力パルス
がインバータ６５を介してそれぞれ入力されてい
る。従つて、変化検出回路２１から１つパルスが
出されると、その後“０”が続く限りレジスタ６
３−１から６３−２，６３−３，……へと転送さ
れていくが、途中で再びパルスが入力されるとア
ンド回路６４−２ないし６４−１１がオフされる
ため、転送されていた前のパルスは消滅する。従
つて、もとのEFM信号で“０”あるいは“１”
が11個連続して初めて、第11番目のレジスタ６３
−１１がセツトされることになり、このレジスタ
６３−１１の出力“１”により、０が少なくとも
11個連続していることが解る。更にレジスタ６３
−１１の出力はインバータ６５の出力とともにア
ンド回路６８およびオア回路６６を介してレジス
タ６３−１２に加わる。従つてレジスタ６３−１
２は、レジスタ６３−１１がセツトされた次のビ
ツトでEFM信号に変化がない時、すなわち12個
“０”が連続した時セツトされる。このレジスタ
６３−１２のセツト状態はEFM信号に次に変化
が生じるまでの間、アンド回路６７を介して自己
保持される。 レジスタ６４−１１の出力は、変化検出信号と
ともにアンド回路７１およびオア回路７２を介し
てレジスタ７３に入力される。従つて、レジスタ
７３がセツトされれば11個“０”が連続した次に
変化が生じたことすなわち、EFM信号にちよう
ど11個“０”あるいは“１”が連続するところが
あつたことが解る。レジスタ７３のセツト状態
は、信号587をインバータ７８で反転した信号で
自己保持される。ここで、信号587は、前記デコ
ーダ４６（第５図）の最終ビツト（293カウント）
の信号293を２ビツトのシフトレジスタ７５に入
力し、その第１段の出力と、第２段の出力をイン
バータ７６で反転した信号とをアンド回路７７に
入力して作成した信号で、１フレームを０〜587
の588分割した時の最終ビツトの信号に相当する
ものである。従つて、レジスタ７３は、フレーム
の終わりに自己保持が解除されて更新される。レ
ジスタ７３の出力は信号587とともにアンド回路
８１に入力され、オア回路８２を介してレジスタ
８３に加わる。従つて、レジスタ７３がセツトさ
れると、そのフレームの終りでレジスタ８３がセ
ツトされる。レジスタ８３のセツト状態は、信号
587によつてアンド回路８４を通して、次に信号
587が出るまでの１フレームの間自己保持される。
従つて、レジスタ８３の出力11Eが“１”となつ
ている状態は、前のフレームでEFM信号に０が
ちようど11個連続する部分が存在したことを示す
ものとなる。 前記レジスタ６３−１２の出力は、EFM変化
検出信号とともにアンド回路８５に入力され、オ
ア回路８６を介してレジスタ８７に入力される。
レジスタ６３−１２はEFM信号に12個以上０が
連続した場合、セツト状態を保持しているから、
次にEFM信号に変化が生じた時レジスタ８７は
セツトされる。なお、この時レジスタ６３−１２
はリセツトさせる。レジスタ８７のセツト状態は
信号587によつて、アンド回路８８を介して、そ
のフレームの終りまで自己保持される。レジスタ
８７の出力は信号587とともにアンド回路９１に
入力され、オア回路９２を介してレジスタ９３に
入力される。従つてレジスタ８７がセツトされる
とそのフレームの終りでレジスタ９３がセツトさ
れる。レジスタ９３のセツト状態は信号587によ
つて、アンド回路９４を介して次に信号587が出
るまでの１フレームの間自己保持される。従つ
て、EFM信号に０が12個以上連続し、かつその
後EFM信号に変化があると、その次の１フレー
ムの期間中レジスタ９３から“１”が出力される
ことになる。このレジスタ９３の出力“１”は、
前述の信号AEすなわち規定の線速度より遅くな
つていることを示す信号として用いられる。 ノア回路９９には信号11Eと信号AEが入力さ
れ、それらがともに０の時すなわち前のフレーム
でEFM信号に11個０が連続した部分がなく、か
つ12個以上０が連続した部分もなかつた時、ノア
回路９９から“１”が出力される。この信号が前
記規定の線速度より速くなつていることを示す信
号DEとして用いられる。 EFM変化検出信号は、アンド回路９５および
オア回路９６を介してレジスタ９７をセツトす
る。このセツト状態は信号587によつてアンド回
路９８を介してそのフレームの終りまで自己保持
される。レジスタ９７がセツトされると、そのフ
レームの終りで信号587のタイミングで、アンド
回路１０１およびオア回路１０２を介してレジス
タ１０３がセツトされ、次に信号587が立下るま
での１フレームの間アンド回路１０４を介してそ
のセツト状態が自己保持される。このレジスタ１
０３の出力“１”は、その前のフレームで少なく
とも１回EFM信号に変化が生じたこと、すなわ
ちデイスクが回転していることを示す信号であ
り、前述した信号PXとして用いられる。この信
号PXはインバータ１０５で反転されて信号と
して出力される。上記パターン判定回路２２から
出力される信号AE、DE、は信号587、587に
よつて１フレームごとに更新される。 変化検出回路３８はブレーキモードの動作信号
S3 1/2を信号MSB（第６図）のタイミングで、ア
ンド回路１１１およびオア回路１１２を介してレ
ジスタ１１３に入力して、これをセツトする。レ
ジスタ１１３のセツト状態は信号MSBをインバ
ータ１１８で反転した信号によつて、アン
ド回路１１４を介して自己保持され、信号S3 1/
２が持続している間中フレームごとに信号MSBに
よつて更新される。信号S3 1/2が立下ると、そ
の次の信号MSBのタイミングでレジスタ１１３
はリセツトされる。レジスタ１１３の出力および
ブレーキモード信号S3 1/2は排他的オア回路１
１５に入力される。従つて、排他的オア回路１１
５からはブレーキモード信号S3 1/2の立上り、
立下りで信号MSBのタイミングで信号“１”が
出力される。この信号は動作モードを他のモード
から３−1/2モードに切換える際、あるいは３−
１／２モードから他のモードに切換える際に、レジ
スタ２４のカウント値をリセツトするのに用いら
れる。 シフトレジスタ２４は、前述のように18ビツト
で構成され、加算器２５のＳ出力の信号を入力し
て１フレーム136μsを18分割したクロツクφA−
φBでその信号をシフトし、最下位段の出力をア
ンド回路１０９を介して加算器２５のＢ入力に帰
還して、１フレーム周期ごとに循環している。加
算値は加算器２５のＡ入力から入力され、それが
どのタイミングで入力されるかによつて、その加
算値が異なつてくる。すなわち最下位ビツト
LSBのタイミングで入力されれば１が加算され
ることになり、下位第３ビツト3Bのタイミング
で入力されれば４が加算されることになる。加算
器２５のキヤリー出力Coは、レジスタ２７で１
ビツト遅延されてアンド回路１１０を介してキヤ
リー入力Ciに入力されて、桁上げが行なわれる。 加算器２５のＡ入力には３つのアンド回路１２
３〜１２５が設けられている。アンド回路１２３
は３−1/2モード時に回転していないことを示す
信号が出され続けているフレーム数をカウン
トするためのものである。すなわち３−1/2モー
ドの時は、ブレーキモード信号S3 1/2によつて
アンド回路１２３が動作可能になり、ブレーキモ
ード信号S3 1/2をインバータ１２６で反転した
信号でアンド回路１２４〜１２５は動作不能にな
る。そして１フレームの間EFM信号に変化がな
いと信号が“１”となつて、信号LSBのタイ
ミングでアンド回路１２３およびオア回路１２７
を介して加算器２５のＡ入力に信号が入力され
る。このようにして、信号が出されるとフレ
ームごとに１ずつカウントアツプされる。そして
４フレームの間信号が“１”となつて、シフ
トレジスタ２４のカウント値が４になると、信号
MSBのタイミングでアンド回路１３１およびオ
ア回路１３０を介してレジスタ３４がセツトされ
る。レジスタ３４のセツト状態はアンド回路１３
３を介して自己保持される。レジスタ３４の出力
すなわち、前述の４フラグは４フレームEFM信
号の変化がなかつたことを意味する。この４フラ
グ信号はインバータ３５で反転されて、ブレーキ
イネーブル信号BEとして、３−1/2モードにおい
て、デイスクの回転が停止したことの判定信号と
して、ブレーキ用の逆方向電圧DM−の印加を終
了させるタイミング信号に利用される。 ４フラグが立つてブレーキイネーブル信号BE
が“０”になると、アンド回路１２３がオフされ
てカウントは停止される。この状態はブレーキモ
ード信号S3 1/2が出されている間持続し、ブレ
ーキモード信号S3 1/2が立下ると、変化検出回
路３８でその立下りが検出され、インバータ１３
５を介して加算器２５のＡ入力およびＢ入力をす
べてオフし、１フレーム循環する間にシフトレジ
スタ２４はリセツトされる。シフトレジスタ２４
がリセツトされると、信号MSBのタイミングで
レジスタ３４の自己保持が解除され、ブレーキイ
ネーブル信号BEが“１”に戻る。 ３−1/2モード以外の動作モードにおいては、
加算器２５のＡ入力のうち、アンド回路１２４，
１２５が動作可能な状態となる。この状態でフレ
ーム正同期信号SYEQが得られると、このフレー
ム正同期信号SYEQはレジスタ１４１で内部同期
に整合された後、信号MSBのタイミングでアン
ド回路１４２およびオア回路１４３を介してレジ
スタ１４４に加わりこれをセツトする。そして１
フレームの間、信号によつてアンド回路１
４５を介して自己保持される。レジスタ１４４が
セツトされると信号3Bにより、シフトレジスタ
２４の下位３ビツト目のタイミングで“１”がア
ンド回路１２４を介して加算器２５のＡ入力に加
わり、10進数で４の加算が行なわれる。またフレ
ーム正同期信号SYEQがセツトされなかつた場合
には、レジスタ１４４はセツトされず、インバー
タ１４６を介して信号が出力される。信号
SYEQはアンド回路１２５に入力される。アンド
回路１２５には3B等、特定のタイミングで加算
のタイミングをとる信号が入つていないので、信
号が入るとそれが持続する１フレームの
間、Ａ入力に“１”が入力され続ける。すなわ
ち、これで１の減算が行なわれることになる。信
号SYEQ、はフレームごとにいずれかが出
力されて、そのつど４カウントアツプ（S′YEQ）
または１カウントダウン（）がなされる。 カウント値が1024に達しシフトレジスタ２４の
1K（1024）に対応するビツトに“１”が立つと、
信号MSBのタイミングでアンド回路１５１およ
びオア回路１５２を介してレジスタ３１がセツト
される。レジスタ３１のセツト状態は信号
によつて、アンド回路１５３を介してそのフレー
ムの間自己保持される。シフトレジスタ２４３１
がセツトされるとその出力はインバータ３６を介
してアンド回路１２３をオフし、それ以上のカウ
ントアツプは禁止される。しかしカウントダウン
は禁止されていないので、フレーム非同期信号
SYEQが入ればカウントダウンされる。カウント
ダウンされればシフトレジスタ３１はリセツトさ
れるので、再びカウントアツプも可能となる。定
常運転時はこのようにして、カウント値は1024を
最大にその付近を上下に変動している。 シフトレジスタ２４の1Kに対応するビツトの
出力は、また、そのまま1Kフラグとして信号
MSBのタイミングでアンド回路１６１およびオ
ア回路１６２を介してレジスタ１６５に加わりこ
れをセツトする。レジスタ１６５のセツト状態は
信号によつて、アンド回路１６４を介して
そのフレームの間自己保持される。レジスタ１６
５からはセツト状態でPLLフラグが出力される。
シフトレジスタ２４のカウント値は前述のよう
に、1Kまでカウントアツプした後もその付近を
変動するが、レジスタ１６５は一旦自己保持され
れば、シフトレジスタ２４が1Kから下がつても
セツト状態を持続し、PLLフラグを出力し続け
る。しかし、デイスクモータの不安定状態が続い
てカウントダウンが続き、カウント値が０まで下
るとシフトレジスタ２４はすべてのビツトが
“０”となるので、ノア回路１７２の出力が“１”
となり、この信号が信号MSBのタイミングでア
ンド回路１７３およびオア回路１７４を介してレ
ジスタ１７５に加わり、これをセツトする。レジ
スタ１７５のセツト状態は信号によつて、
そのフレームの間自己保持される。また、カウン
ト値が０まで下ると、レジスタ１７５の出力がイ
ンバータ３７を介して加算器２５のＡ入力のアン
ド回路１２５をオフし、それ以上の減算は禁止さ
れる。また、ノア回路１７２の出力“１”はイン
バータ１６７を介してアンド回路１６３をオフ
し、信号MSBのタイミングでレジスタ１６５を
リセツトする。これによりPLLフラグが下りる。 以上のようにして、第１１図の回路からは
PLLフラグと信号AE、DE、BEがそれぞれ出力
される。 次に、制御ロジツク４８の出力により制御され
る第５図に符号Ｂで囲んだ部分の具体例について
第１２図に示す。第１２図において、294カウン
タ４３は９ビツトのハーフアダーで構成されてい
る。各段４３−１乃至４３−９のＳ出力はアンド
回路２０１〜２０９を介してレジスタ２１１〜２
１９に入力される。レジスタ２１１〜２１９は水
晶発振子で作つた１フレーム周期（136μs）を294
分割した（すなわち2.1609MHz）クロツクφ1、
φ2により駆動され、その出力を各段４３−１乃
至４３−９のＡ入力に加える。各段４３−１乃至
４３−９のキヤリー出力Coは次段のキヤリー入
力Ciに入力され、初段４３−１のキヤリー入力Ci
にはVDD（＝“１”）が常時入力されている。従つ
て、294カウンタ４３はクロツクφ1、φ2の速度す
なわち、１フレーム周期の時間136μsで０〜293の
294カウントするカウンタを構成する。アンド回
路２０１〜２０９には信号XFSYNCがインバー
タ２２１を介して入力され、294カウンタ４３が
イニシヤルリセツトされる。ここで、信号
XFSYNCは内部クロツクにより作られた１フレ
ーム周期ごとに1/294のパルス幅で出力される信
号である。レジスタ２１１〜２１９のカウント値
はデコーダ４６に入力され、必要なタイミングが
デコードして取り出される。前記LSB、3B、
MSB等の信号もこの出力に基づいて作られる。
また、この第１２図の回路の制御のため、293カ
ウントと292カウントの信号がデコードされてい
る。293カウント信号はオア回路２２２からイン
バータ２２１を介して各アンド回路２０１〜２０
９に加わり、293カウントごとにリセツトするの
に用いられる。これにより１フレームごとに０〜
293までの294カウントするカウンタが構成され
る。292カウント信号はフレーム残量カウンタ５
２のダウン信号に用いられる。 フレーム残量カウンタ５２は、上位カウンタ５
２Ａと下位カウンタ５２Ｂとで構成されている。
下位カウンタ５２Ｂは５ビツトのハーフアダーで
構成され、各段５２Ｂ−１乃至５２Ｂ−５のＳ出
力はアンド回路２３１〜２３５を介してレジスタ
２４１〜２４５に入力される。初段５２Ｂ−１の
キヤリー入力Ciには、EFMシンボル信号が入力
される。EFMシンボル信号は１フレームを構成
する32シンボルデータのシンボルデータごとに出
力される信号である。１シンボルデータは14ビツ
トのデータビツトと３ビツトのマージンビツトの
合計17ビツトで構成される。従つてEFMシンボ
ル信号は、EFM信号から再生した再生クロツク
を17ずつカウントして作成することができる。下
位カウンタ５２ＢはこのEFMシンボル信号によ
り、１ずつカウントアツプしていく。下位カウン
タ５２Ｂの各段５２Ｂ−１乃至５２Ｂ−５の出力
を入力するアンド回路２３１〜２３５には、
EFMフレーム信号をインバータ２０１で反転し
た信号が加わつている。EFMフレーム信号は
EFM信号のフレームごとに１回出力される信号
で、フレーム先頭のフレーム同期信号を検出して
出力される。このEFMフレーム信号が出力され
ると、アンド回路２３１〜２３５がオフされるの
で、下位カウンタ５２はEFM信号のフレームご
とにリセツトされる。 上位カウンタ５２Ａは４ビツトのフルアダーで
構成され、各段５２Ａ−１乃至５２Ａ−４のＳ出
力はアンド回路２３６〜２３９を介してレジスタ
２４６〜２４９にそれぞれ入力されている。レジ
スタ２４６〜２４９の出力は各段のＢ入力に入力
され、各段のキヤリー出力は次段のキヤリー入力
に入力されている。上位カウンタ５２Ａの初段５
２Ａ−１のキヤリー入力CiにはEFMフレーム信
号が入力されて、EFM信号のフレームごとに１
ずつカウントアツプしていく。また各段のＡ入力
には、前記デコーダ４６からの292カウント信号
が入力され、292カウント信号が出力される136μs
ごとに１ずつカウントダウンしていく。従つて上
位カウンタ５２Ａは、正規の線速度が得られてい
る時は、アツプパルスとダウンパルスが交互に加
わるので、一定値に安定している。しかし正規の
線速度より速い場合には、アツプパルスの周期が
短かくなるのでカウント値は増大してくる。ま
た、正規の線速度より遅い場合には、アツプパル
ス周期が長くなるので、カウント値は減少してく
る。 上位カウンタ５２Ａはカウント値が８になる
と、アンド回路２２３およびインバータ２２４を
介してアンド回路２０３をオフし、それ以上のカ
ウントアツプが禁止される。またカウント値が０
になると、アンド回路２２５およびインバータ２
２６を介してアンド回路２２７をオフし、それ以
下のカウントダウンが禁止される。 なお、PLLフラグが立つとインバータ２２８
を介してアンド回路２３６、２３７、２３９がオ
フされて、レジスタ２４６，２４７，２４９がリ
セツトされ、オア回路２３８を介してレジスタ２
４８がセツトされて初期設定が行なわれる。 選択回路４７は、制御ロジツク４８からの制御
モード信号PLL、SIM、によつて、フレーム残
量カウンタ５２の出力またはシミユレーシヨン回
路５１の出力を選択して出力するものである。選
択信号PLL、SIMは、アンド回路２８１，２８
２によつて２９３カウント信号のタイミングで出
力される。SIMモードが選択された場合には、ア
ンド回路２４１が動作可能となつて、シミユレー
シヨン回路５１の対応するビツト出力がオア回路
２４３を介して出力される。また、PLLモード
が選択された場合には、アンド回路２４２が動作
可能となつて、フレーム残量カウンタ５２の対応
するビツト出力がオア回路２４３を介して出力さ
れる。選択信号は内部クロツクによる293カウン
ト信号のタイミングで出力されるのに対し、フレ
ーム残量カウンタ５２の下位カウンタ５２Ｂは内
部クロツクに非同期のEFMフレーム同期信号に
よりリセツトされて、EFMシンボル信号により
カウントしていくので、EFM信号と内部クロツ
クのずれ（位相差）によつて293カウントのタイ
ミングでのカウント値が変化し、これによつて１
フレーム内でのずれ（位相差）の大きさを知るこ
とができる。 ラツチ回路４２は各ビツト信号をラツチするレ
ジスタ２５１〜２６０を具え、選択回路４７によ
り選択された信号を入力し、293カウント信号を
インバータ２４５で反転した信号293によつてア
ンド回路２４４を介して自己保持する。なお、ラ
ツチ回路４２において、レジスタ２５７，２５
８，２５９に接続されているアンド回路２４６
は、入力されるVssが“０”であり、機能上意味
を有しないものである。また、制御ロジツク４８
でOFF制御モードが選択された場合には、アン
ド回路２４７を介してレジスタ２５９にのみ
“１”がラツチされる。また、制御ロジツク４８
でBLK制御モードが選択された場合には、アン
ド回路１２８を介してレジスタ２６０にのみ
“１”がラツチされる。 なお、ラツチ回路４２の最下位ビツトのレジス
タ２５１は、シミユレーシヨン回路５１からの信
号のみ入力される。シミユレーシヨン回路５１に
よる制御の精度を上げるため、シミユレーシヨン
回路５１の出力ビツト数をフレーム残量カウンタ
５２よりも下位１ビツト増やしているからであ
る。 一致検出回路４４は、ラツチ回路４２の出力と
294カウンタ４３のカウント値とを対応させて、
これらの一致をとるものである。一致検出回路４
４は排他的オア回路EX１〜EX９を具え、これに
それぞれラツチ回路４２の各ビツト出力と、294
カウンタ４３の各ビツト出力を入力している。排
他的オア回路EX１〜EX９の出力は、ノア回路２
６１に入力されている。したがつて、ラツチ回路
４２の出力にカウント値が一致するとノア回路２
６１から一致信号EQ（＝“１”）が出力される。 PWM回路４１は正方向の駆動パルスDM＋を
出力するレジスタ２６２と、負方向の駆動パルス
DM−を出力するレジスタ２６３とを具えてい
る。レジスタ２６２はアンド回路２６４のオンに
よりセツトされ、アンド回路２６５のオンにより
自己保持される。アンド回路２６４には３つの信
号128、EQ、256が入力されている。信号
GE128はラツチ回路４２のレジスタ２５９，２６
０の出力をオア回路２７２に入力し、インバータ
２７３で反転した信号であり、レジスタ２５９，
２６０のいずれにも“１”が立つていないこと、
すなわち負方向の駆動でないことを意味する。信
号EQは一致信号である。信号GE256は294カウン
タ４３のカウント値256に対応するレジスタ２１
９の出力をインバータ２７１で反転した信号で、
カウント値が256まで達していないことを意味す
る。したがつて、正方向の駆動で、カウント値が
256まで達していない状態で一致が出たときアン
ド回路２６４はオンし、オア回路２６４を介して
レジスタ２６２がセツトされる。レジスタ２６２
のセツト状態は信号256によりカウント値が
256になるまでアンド回路２５６を介して自己保
持される。カウント値が256になると信号256
＝“０”となつて、アンド回路２６４，２６５と
もオフし、レジスタ２６２はリセツトされる。以
上の動作はフレームごとに行われる。これによ
り、レジスタ２６２からは、立上りがラツチ回路
４２にラツチされた値で規定され、立下りが294
カウンタのカウント値256で規定される幅を持ち、
１フレーム（136μs）の周期を持つPWM変調さ
れた正方向駆動パルスDM＋が出力される。 レジスタ２６３は、アンド回路２６７のオンに
よりセツトされ、アンド回路２６８のオンにより
自己保持される。アンド回路２６９には４つの信
号GE128、、256、GEOが入力される。
GE128は負方向の駆動であることを示す信号、信
号は一致信号EQをインバータ２７４で反転し
た信号、GEOは293カウント信号をレジスタ２７
５で１ビツト遅延した信号すなわち294カウンタ
４３が０カウントのタイミングを示す信号であ
る。したがつて、負方向の駆動で、294カウンタ
４３のカウント値が０のときアンド回路２６７が
オンされ、オア回路２６７を介してレジスタ２６
３はセツトされる。レジスタ２６３のセツト状態
はアンド回路２６８を介して自己保持される。そ
して、一致信号EQが出ると、アンド回路２６７，
２６８はオフされ、レジスタ２６３はリセツトさ
れる。これにより、レジスタ２６２からは、294
カウンタ４３のリセツトとともに立上り、一致で
立下る幅を持ち、１フレーム（136μs）の周期を
持つPWM変調された負方向駆動パルスDM−が
出力される。 このように、正方向駆動パルスDM＋は、一致
で立上り、256カウントで立下るのに対し、負方
向駆動パルスDM−は、０カウントで立上り、一
致で立上るから、一致の位置が変化すると一方の
駆動パルスのパルス幅は広くなるのに対し、他方
の駆動パルスのパルス幅は狭くなる。例えば、一
致位置が早くなると、正方向駆動パルスDM＋の
パルス幅は広くなるのに対し、負方向駆動パルス
DM−のパルス幅は狭くなる。逆に一致位置が遅
くなると、正方向駆動パルスDM＋のパルス幅は
狭くなるのに対し、負方向駆動パルスDM−のパ
ルス幅は広くなる。第１３図はラツチ回路４２の
各出力に対するPWM回路４１の出力パルスの変
化を示したものである。 次に各制御モードにおける第１２図の回路の動
作について説明する。 ΓPLL制御モード 前記第９図に示したように、４〜７モードで回
転がMM（100rpm〜2000rpm）の領域にあり、フ
オーカスが捉えられていて、PLLフラグが立つ
と、制御ロジツク４８からPLLモード信号が出
力されて、選択回路４７でフレーム残量カウンタ
５２からのデータが選択される。またPLLフラ
グにより、フレーム残量カウンタ５２の上位４ビ
ツトのレジスタ２４９，２４８，２４７，２４６
が「0100」に初期設定される。これにより、
PLLによるロツク制御に移行する。すなわち、
規定の線速度より速い場合はEFMシンボル信号、
EFMフレーム信号の周期は短くなるから、ラツ
チ回路４２にラツチされるフレーム残量カウンタ
５２のカウンタ値は増大する。その結果、一致検
出回路４４で一致がとれるまでの時間が長くな
り、駆動パルスDM＋のパルス幅が短くなり、速
度は下降する方向に変化する。逆に規定の線速度
より遅い場合は、EFMシンボル信号、EFMフレ
ーム信号の周期は長くなるから、ラツチ回路４２
にラツチされるフレーム残量カウンタ５２のカウ
ント値は減少する。その結果、一致検出回路４４
で一致がとれるまでの時間が短くなり、駆動パル
スDM＋のパルス幅が長くなり、速度は上昇する
方向に変化する。このようにして、ラツチ回路４
２にラツチされるフレーム残量カウンタからのカ
ウント値は規定の線速度となるパルス幅が得られ
る値で安定する。CDの回転速度は480rpm（内周）
〜210rpm（外周）であるから、第９図のシミユレ
ーシヨン出力と回転速度との関係によれば、定常
状態ではラツチ回路４２の値は上位から

【式】程度で安定する。 動作モードが２モードあるいは４〜７モード
で、回転がMMの領域にある場合に、フオーカス
が外れた場合、再生クロツクが得られずPLLロ
ツク制御ができないので、SIM制御モードに切換
わる（第９図）。すなわち、制御ロジツク４８か
らのSIMモード信号により、選択回路４７はシミ
ユレーシヨン回路５１からのデータを選択してラ
ツチ回路４２にラツチし、このラツチした値によ
り駆動パルスDM＋のパルス幅が認められる。ラ
ツチ回路４２にラツチされた値はそのままシミユ
レーシヨン回路５１に帰還されるので、シミユレ
ーシヨン値は変化せず、回転速度は一定値に保持
される。 ΓOFF制御モード 制御ロジツク４８からOFF制御モード信号が
出力されると、アンド回路２８４によつて293カ
ウント信号のタイミングでラツチ回路４２のレジ
スタ２５９がセツトされる。このとき、他の制御
モード信号は出力されないので、ラツチ回路４２
の他のレジスタ２５１〜２５８，２６０はセツト
されない。 したがつて、レジスタ２５９の出力が“１”に
なつて、信号XFSYNCの発生タイミングすなわ
ち294カウンタ４３のカウント０のタイミングで
レジスタ２６３がセツトされようとするが、ラツ
チ回路４２から排他的オア回路EX１〜EX９への
入力はすべて“０”となつて、即座に一致信号
EQが出るため、レジスタ２６３は結局出力され
ず、駆動パルスDM＋、DM−はいずれも出力さ
れない（DM＋＝０、DM−＝０）。したがつて、
デイスクモータ３による駆動は行われず、単に惰
性で回ることになる。 ΓBLK制御モード ３−1/2モードで、回転がMHまたはMMの領
域にある場合は、制御ロジツクからBLK制御モ
ード信号が出力され、アンド回路２８３によつて
293カウント信号のタイミングでラツチ回路４２
のレジスタ２６０がセツトされる。このとき、他
の制御モード信号は出力されないので、ラツチ回
路４２の他のレジスタ２５１〜２５９はセツトさ
れない。したがつて、レジスタ２６０の出力が
“１”になつて、信号XFSYNCのタイミングでレ
ジスタ２６３がセツトされて駆動パルスDM−が
出力される。レジスタ２６３は、294カウンタ４
３のレジスタ２１９がセツトされて一致信号EQ
が出力されてはじめてリセツトされるので、駆動
パルスDM−は０〜256の全区間“１”となる。
これによりデイスクモータ３は逆方向の駆動力が
生じてブレーキがかけられる。 ΓFo制御モード Fo制御モードでは制御ロジツクからいずれの
制御モード信号も出力されない。したがつてラツ
チ回路４２のレジスタ２５１〜２６０はすべてリ
セツト状態であり、294カウンタ４３のカウント
値０のタイミングで一致検出信号EQが出力され
て、レジスタ２６２がセツトされ、駆動パルス
DM＋が出力される。レジスタ２６２は294カウ
ンタ４３のカウント値が256になるとリセツトさ
れる。したがつて、駆動パルスDM＋は０〜256
の全区間出力されることになる。したがつて、正
回転方向にデイスクモータ３は加速される。 発明の効果 以上説明したように、この発明によれば、再生
同期信号と内部同期信号との位相差データに基づ
く位相制御によりデイスクの回転制御を行なう場
合において、再生同期信号が得られなくなつた場
合に、その前の位相差データを保持して制御する
ようにしたので、規定の線速度で引き続き回転す
ることができる。 また、この発明ではデイジタル積分演算を採用
しているため、CR時定数回路によるアナログ演
算と異なり本質的にデータ保持能力は完全であ
り、かつ、平均化時間等の設定も比較的容易であ
る。また、再生同期信号の欠落時には自己出力を
再び自己入力としているため、欠落時動作もそれ
以前と全く同様に同種デイジタルデータの積分動
作であり、回路の特別な変更も不要で、動作もス
ムーズに推移し、確実に過去の回転状態から連続
した回転制御を行なうことができる。また、再生
同期信号の欠落が極めて長時間に及んだとして
も、欠落直前の回転状態で回転させ続けることが
可能である。

【図面の簡単な説明】

第１図はこの出願の図面において用いている論
理回路の表記方法の説明図、第２図はこの発明が
適用されるデイスク再生装置の制御系統を示すブ
ロツク図、第３図はフレーム正同期信号SYEQの
作成回路の一例を示すブロツク図、第４図は第３
図の回路の動作説明図、第５図はこの発明の一実
施例を示すブロツク図、第６図は制御信号LSB、
2B……、MSBの説明図、第７図はカウンタ回路
２３の動作説明図、第８図はモータ制御回路４５
の具体例を示す回路図、第９図は制御ロジツク４
８による制御モードの切換例を示す図、第１０図
は第９図の切換え実施するための制御ロジツク４
８の構成例を示す回路図、第１１図は第５図にＡ
で囲んだ部分の具体例を示す回路図、第１２図は
第５図にＢで囲んだ部分の具体例を示す回路図、
第１３図は第１２図のラツチ回路４２にラツチさ
れるデータと作成されるデイスクモータ駆動パル
スDM±の関係を示す図である。 ３……デイスクモータ、５……デイスク、２３
……カウンタ回路、５１……シミユレーシヨン回
路。

Claims (1)

【特許請求の範囲】
1. １ 再生同期信号と内部同期信号との位相差デイ
   ジタルデータを用いてデイスクモータの駆動パル
   ス幅をPWM制御しデイスクの回転制御を行なう
   回路において、前記位相差デイジタルデータをデ
   イジタル積分演算し該位相差デイジタルデータの
   所定期間の平均値を求めるデイジタル積分回路を
   具備してなり、前記再生同期信号が得られないと
   きには、前記デイジタル積分回路の出力データに
   基づいてデイスクの回転を制御するとともにこの
   出力データを該デイジタル積分回路の入力とする
   ようにしたことを特徴とするデイスク回転制御回
   路。