JPS6085465A - デイスク回転制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、コンノぞクトディスク（ＯＤ）の回転制御
回路に関し、安定回転状態では再生ＢＦＭ（ｅｉｇｈｔ
　ｔｏ　ｆｏｕｒｔｅｅｎ　ｍｏｄｕｌａｔｉｏｎ　）
信号と内部同期信号（水晶発振子から生成した信号）と
によってディスク回転を位相制御し、非安定回転状態で
は位相制御に代えて、所定の駆動信号による直接制御を
行なうことにより、制御性を向上させるようにしたもの
である。

コンパクトディスクは線速度一定で情報が記録されてお
り、再生の際この線速度が得られるように、ディスクの
再生はＥＦＭ信号から作成されたフレーム同期信号と、
内部同期信号とを比較し、それらが同期するようにディ
スク回転を位相制御している。しかしディスク回転が、
この規定の線速度が得られる回転速度から大きく外れて
いる場合は、位相制御だけでは早急に安定回転に引き込
むことはできない。

この発明は上述の点に鑑みてなされたもので、ディスク
の回転が、規定の線速度が得られる回転速度から大きく
外れている場合でも、早急に安定回転に引き込むことが
できるディスク回転制御回路を提供しようとするもので
ある。

この発明によれば、ディスクの回転が規定の線速度が得
られる回転速度から外れて不安定となっている場合、位
相制御に代えて所定の駆動信号によシ、ディスクモータ
を安定回転に近づける方向に直接駆動し、安定回転に入
ったら位相制御に切換えるようにしている。

以下、この発明の実施例を添付図面を参照して説明する
。

なお、以下の実施例では図面を解シやすくするため、論
理回路の表記方法を単純化している。第１図（、）にそ
れぞれ示した表記方法がその一例で、これらは一般的な
表記方法で示すとそれぞれ第１図（ｂ）の構成に対応し
ている。

第２図は、この発明が適用されるディスク制御系の全体
構成例を示したものである。このディスク制御系はディ
スク回転サーヂ系の他に、光ビームのフォーカス合せを
するフォーカスサージ系、光ビームをトラックに追従さ
せるトラッキングサーゼ系を具えている。

フレーム正同期信号生成回路１は、ディスクモータ３の
回転が安定状態（所定の線速度が得られる回転速度−以
下これを同期速度という−で安定回転している状態）に
あるか、あるいは非安定状態（同期速度から外れて回転
速度が変動している状態）にあるかを検出するもので、
安定状態のとき、フレーム正同期信号８ＹＥＱを出力す
る。このフレーム正同期信号生成回路１は、例えば第３
図に示すように、クロック再生回路１５でＥＰＭ信号か
らクロック信号Ｐｃを再生し、この再生クロックＰｃで
カウンタ１６をカウントアツプするとともに、フレーム
同期信号再生回路１７でＥＦＭ信号における各フレーム
先頭のフレーム同期信号を検出し、その検出信号Ｐ１！
が出力されるごとにカウンタ１６をリセットしてカウン
トを繰シ返し、その際カウンタ１６の５８８カウント目
が出力されるタイミングと検出信号Ｐ１ｍが出力される
タイミングとが一致した場合に、アンド回路１８を介し
て正同期信号ｓｙｇｑを出力するように構成される。す
なわち、コンパクトディスクのデータフォーマットは第
４図（、）に示すように、１フレームが５８８チヤンネ
ルビツトで構成され、谷フレームの先頭にはフレームの
先頭を示すためのフレーム同期信号が配置されている。

同期検出回路１７はこの同期信号を検出し、第４図（ｂ
）の再生同期信号ｐｕｓを出力する。一方、クロック再
生回路１５はＦｉＦＭ信号の過去のデータに基づいて、
１フレーム５８８ノぐルスの再生りｐツクＰｃを出力す
る。

従って、ディスクモータ３が同期速度で安定に回転して
いれば、第４図（ｃ）に示すように、再生同期信号Ｐｆ
ｆｉｌＯ間に正確に５８８パルスの再生クロックＰｃが
得られる。従って、この時、再生クロックＰｃをカウン
タ１６でカウントし、再生同期信号ｐｎが得られるごと
にカウンタ１６をリセットすれば、再生同期信号Ｐａｌ
が出るとき常にカウンタ１６が５８８カウントとなるた
め、第４図（ｄ）に示すように再生同期信号Ｐｌ！に同
期して、フレーム正同期信号８Ｙ］ｉｉＱが得られる。

しかし、ディスクモータ３の回転が同期速度から外れて
いる場合は、ディスク回転サーゼの働きで、同期速度に
近づくように制御されるので、回転速度が変動し、再生
同期信号Ｐａｍの発生周期が変動する。これに対し、再
生クロックＰｃはＥＦＭ信号の過去のデータに基づいて
作成されるので、回転速度が変動しても即座にはこれに
追従しない。このため、再生同期信号Ｐ！！の発生タイ
ミングと再生クロックＰｃの５８８カウントのタイミン
グにずれが生じる。例えば、同期速度より遅い場合は、
加速するように制御されるので、再生同期信号Ｐａｍの
発生周期が短くなシ、再生クロックＰｃを５８８カウン
トする前に次の再生同期信号Ｐ１ｍが発生する。

また、同期速度よ）速い場合は、減速するように制御さ
れるので、再生同期信号Ｐ３雪の発生周期が長くなシ、
次の再生同期信号Ｐ１ｍが発生する前に再生クロックＰ
ｃの５８８カウントが終了する。

このように、ディスクの回転が同期速度から外れて変動
している場合は、再生同期信号ｐＨの発生タイミングと
再生クロックＰｃの５８８カウントのタイミングにずれ
が生じるため、フレーム正同期信号８ＹＦｔＱは得られ
ない。以上のようにして、フレーム正同期信号８ＹＦｉ
Ｑの有無によシ、ディスクの回転が安定状態にあるか、
非安定状態にあるかを検出することができる。

第２図において、ディスクモータドライブ制御回路２は
、ディスクモータ３の回転制御をするものである。この
回転制御はＤＭ＋、ＤＭ−の２種類のＰ　ＷＭ　（ｐｕ
ｌｓｅ　ｗｉｄｔｈ　ｍｏｄｕｌａｔｌｏｎ）変調され
た駆動信号によシ行表われる。これらの駆動信号ＤＭ＋
　、ＤＭ−は同時に存在することはなく、正回転方向の
駆動はＤＭ＋で、逆回転方向の駆動（正回転方向に対す
るブレーキ）はＤＭ−で行なわれる。回転速度は駆動信
号ＤＭ＋　、ＤＭ−のパルス幅によって制御され、パル
ス幅が広がるほど高い回転速度が得られ、パルス幅が狭
くなるほど回転速度は低くなる。

光学系サーチ回路４は、光ビームをディスク５に照射し
て、その反射光を受光する光学系の位置制御を行なうも
ので、フォーカスサーセ、トラッキングサーゼ、フィー
ドサーブの各サーゼ回路を具えている。

フォーカス制御回路６は、光ビームの焦点制御をするた
めのもので、フォーカスが外れている時、フォーカスア
ウト信号ＦＯＯをディスクモータドライブ制御回路２に
出力するとともに、フォーカスをたてなおす制御を行な
う。すなわち、初期設定信号ＦＯ８によシ、フォーカス
アクチュエータを初期位置に戻し、そこから除々に送り
出して、反射光が４分割フォトダイオードでとらえられ
ていること、すなわち、焦点付近に近づいたことを検出
しく検出信号Ｆｌ’ＬＰ）、かつ４分割フォトダイオー
ドの２つの対角線出力の差信号がゼロクロスしたことを
検出したら（検出信号ＦＺＯ）、焦点が合ったと判断し
、フォーカスアウト信号ＦＯＯを解除して、フォーカス
アクチュエータを停止させる。

トラッキング制御回路７は、光ビームがディスク５上の
トラックを正確に捉えるように、光ビームのディスク径
方向の位置を制御するもので、大まかな制御はフィード
モータによって光学ヘッド全体を移動して行ない、精密
な制御はトラッキングアクチュエータによシ光学ヘッド
における対物レンズの相対位置を移動して行なう。トラ
ッキング制御回路７から出力されている各制御信号のう
ち、ＴＲ０Ｆはランダムアクセス等のサーチｉｌｉにお
いて、トラッキング制御−をオフするためのトラッキン
グサーブオフ信号、ＴＲＧＬはトラツΦングサーボゲイ
ンを切換える信号で、トラックジャンプ等を行なった後
トラック捕捉を容易にするために、トラッキングサーゼ
のゲインをハイゲインに切換える信号である。ＴＲＨＤ
はトラッキング制御のためのトラッキング誤差信号を一
時保持するホールド信号で、フィードまたはトラックジ
ャンプ（キック）動作を行なう際に、トラックを横切る
ことに伴って発生するトラッキング誤差信号の影響によ
ル、フィードまたはトラックジャンプ終了後にトラッキ
ング制御信が不安定になるのを防止するため、フィード
またはトラックジャンプ等のトラッキング誤差信号を一
時保持しておき、フィードまたはトラックジャンプ終了
後に、その保持したトラッキング誤差信号によシトラッ
キング制御を復帰させるものである。ＫＰ十は正方向（
トラッキングアクチュエータの移動が外周方向）のキツ
クノぐルス、ＫＰ−は負方向（トラッキングアクチュエ
ータの移動が内周方向）のキックパルスである。Ｂ１１
１Ｍ士はサーチモード等において、フィードモータを強
制的に駆動する信号でＦＦｔＭ＋は外周方向の駆動信号
、Ｆ’１ｉＲ（−は内周方向の駆動信号である。ＦＦ１
ＯＰはフィード信号ＰＦｉＭ士を出している間フィード
サーブをオフする信号である。

入力装置８は、再生、サーチ、早送り、戻し等の動作モ
ードおよびサーチモーＰにおける曲番設定などを行なう
操作スイッチである。マイクロコンピュータ９は、入力
装置８の操作に応じて各種コマンド（動作指令）を出力
するものである。マイクロコンピュータ９から出力され
る３７７１名およびその内容を以下に示す。

００モーＦ″（ＳＴＯＰ） すべての動作を停止する指令 ｏ１モード（ＦＥＥＩＤ） ＠１＋Ｑ％−ド（ＦＥＢＤ　Ｆ’０ＲＷＡＲＤ）：光学
ヘッドを外周方向ヘフィードする指令１ ・１−一モード（ＦＥＥＤ　ＲＥＴＵＩＩ、Ｎ）：例え
ば、再生を終了するとき、光学ヘッドを内周の端部位置
までフィードして戻す指令 ｏ２モード（Ｆ’０ＯＵ８　５ＴＡＲＴ）光ビームの焦
点合せを行なう指令 ｏ３−０モード（ＤＩ８Ｋ　５ＴＡＲＴ）ディスクを載
せるトレイをＯＤ装置内に収納した時、少し回転して、
その慣性によシ、トレイ上にディスクが載っているかど
うかを検出するための指令 ｏ３−−モード（ＤＩ８Ｋ　ＢＲＡＫ］１３）ディスク
回転モータのブレーキ（逆電圧を加える）指令 ｏ４モード（ＰＬＡＹ） 再生動作の指令 ０５モード ＠５−０モード（レレ＋）；早送）指令■ ・５−−モード（〉〉−）戻し指令 ０６モード ・６−０モード（し［＞Ｃ＞＋）：高速早送り指令５−
０モードの操作を例えば２秒間行なうと、自動的にこの
モードに移行する 動的にこのモードに移行する 。７モーｐ（ｓＥＡ几ＯＨ） 目標アＰレスの検索指令 マイクロコンピュータ９から出力されるコマンドは、■
１０回路１２を介してコマンドレジスタ１０に格納され
、コマンＰデコーダ１１でデコードされて、ディスクモ
ータドライブ回路２およびトラッキング制御回路７に加
わる。ディスクモータドライブ回路２では、このコマン
ドに対応したディスクモータ３の回転が得られるように
、駆動信号ＤＭ士を出力する。また、トラッキング制御
回路７においても、このコマンドに対応したトラッキン
グ制御が行なわれる。このトラッキングの状態（例えば
サーチモードにおける目標位置と現在位置との差）はマ
イクロコンピュータ９に伝えられ、目標位置に到達した
時、コマンドをサーチモードから再生モードに切換える
のに利用される。

表示装置１３は再生位置の時間情報やサーチモードにお
いて設定した曲番を表示するものである。

メモリ回路１４はサーチモードにおいて、設定した曲番
等を記憶するものである。

ディスクモータドライブ回路２の構成を第５図に示す。

第５図において、変化検出回路２１は、ＥＦＭ信号にお
ける”１“から”０″、または１０“から“１”への変
化を検出するものである。パターン検出回路２２は、変
化検出回路２１の検出に基づき、ＥＰＭ信号のパターン
から所定の線速度が得られているかどうかを判定するも
のである。

すなわち］ｉｌＦＭ変調信号は変調−ム同期信号として
１１チヤンネルビツト＠１″を連続し、続いて１０”　
を１１チヤンネルビツト連続するパターンが最大のパル
ス幅として定められておシ、他に１１チャンネルビット
以上“１２ｔたは１０″を連続するノぞターンは１フレ
ーム内に存在しないから、正しい線速度が得られている
時の１フレームの時間に相当する１３６μ８（以下この
時間を１フレ一ム周期という）を５８８分割したクロッ
ク（４，３２ＭＨｚ　）を水晶発振子で作り、ＦＩＦＭ
信号の“１″または“０”の連続する時間をそのクロッ
クでカウントすれば、１２カウント以上連続する部分が
ある時は正常の速度よ）遅いことが解シ、１１カウント
連続する部分がなく、かつ１２カウント以上連続する部
分もない時は正常回転よシ速いことが解る。パターン検
出回路２２はこのようにして、ＥＰＭ信号に基づき規定
の線速度に対して実際の線速度が速いか、遅いかを判定
して、速い場合は判定信号ＤＩを出力し、遅い場合は判
定信号ＡＥを出力する。またパターン判定回路２２はデ
ィスクの回転、停止を検出するために、フレームごとに
ＥＦＭ信号の変化の有無を検出し、１フレ一ム周期の間
に１度でも変化がある場合は回転していると判断して、
判定信号ｐｘを出力する。

カウンタ回路２３は２つの用途を有し、１つはフレーム
正同期信号８ＹＢＱおよびその反転信号８ＹＥＱ（回転
が非安定であることを示す信号）に基づき、ディスクの
回転が安定状態を持続しているかどうかの判定に用いら
れ、他の１つは回転検出信号ｐｘに基づき、ディスクの
回転が止まったかどうかの判定に用いられる。これらの
用途のによって行なわれる。すなわち、コマンＰ信号Ｓ
３−が出されてｋい場合すなわちディスクの回転にブレ
ーキをかける以外の動作モードではディスクの回転の安
定、非安定の判断を行ない、コマンド信号Ｓ３−が出さ
れている場合、すなわちブレ−キをかける場合は、ディ
スクの回転の安定、非安定を判断する必要がないから、
信号ＰＸに基づきディスクの回転が止まったか否かの判
定を行なう。

カウンタ回路２３によるディスク回転の安定、非安定の
判定は、フレームごとに得られるフレーム正同期信号５
ＹＢＱｓまたはフレーム非同期信号８ＹＦＩＱに＋４と
−１をそれぞれ対応させて、フレーム正同期信号８ＹＥ
Ｑが発生されるごとに４ずつカウントアツプし、フレー
ム非同期信号８ＹＥＱが発生されるごとに１ずつカウン
トダウンすることにより行々つでいる。すなわち、安定
回転状態が続けばカウント値は上昇していくので、カウ
ント値が予め設定したある値（この実施例では１０２４
カウント）に達すれば、安定回転が持続していると判断
して、レジスタ３２にＰＬＬフラグを立て、ディスク回
転制御をＰＬＬによる位相制御に切換える。また一旦Ｐ
ＬＬ７ラグが立っても、その後非安定になった場合はフ
レーム非同期信号５ＹＥＱが出るごとに１ずつカウント
ダウンして、カウント値がＯに戻ったらＰＬＬフラグを
下ろして、ディスク回転制御をＰＬＬ位相制御から予め
規定された駆動信号による直接制御に切換え、ディスク
回転の早急な立て直しを図る。

カウンタ回路２３によるディスク回転が停止したか否か
の判定は、ディスク回転検出信号ｐｘをインバーター０
５で反転して作成したディスク停止検出信号ＰＸをカウ
ントすることによシ行なわれる。すなわち３−−モード
に移行したら、上述したディスク回転の安定、非安定の
判定のだめの（１５） カウント値をリセットし、１フレ一ム周期ごとにディス
ク停止検出信号Ｐｘをカウントして、それが４カウント
に達したら完全に回転が停止したと判断して、レジスタ
３４に４７ラグを立てる。この４フラグはインバータ３
５で反転されて、ブレーキイネーブル信号ＢＥとしてブ
レーキ用逆電圧の印加解除指令に用いられる。

以上の機能を有するカウンタ回路２３は、１８ビツトの
シフトレジスタ２４と加算器２５とからなるシリアルカ
ウンタと、カウンタ制御回路２６により構成されている
。シリアルカウンタはカウンタ制御回路２６から所定の
タイミングで送られてくるパルスを加算器２５のＡ入力
に入力し、シフトレジスタ２４の最終ピット出力を加算
器２５のＢ入力に帰還し、加算器２５のキャリー出力Ｏ
０をレジスタ２７で１ピツト遅延してそのキャリー人力
ＯＩに入力するように構成されている。シフトレジスタ
２４は１８ビツト構成であシ、１フレ一ム周期を１８分
割したクロックφＡ、φＢによ如シフトされるから、１
７レ一ム周期ごとに一巡す（１６） る、カウンタ制御回路２６は、ディスク回転の安定、非
安定の判定に用いる時は、フレーム正同期信号５ＹＥＱ
が発生されるフレームごとに、フレームの３Ｂのタイミ
ングで１１“　を加算器の八人力に加える。ここで３Ｂ
のタイミングとは第６図に示すように、クロックφＡ、
φＢによジ１フレーム周期で１８カウントする中のＬ８
Ｂ３ビット目のタイミングであ夛、シフトレジスタ２４
のカウント値のＬ８Ｂから３ビツト目がシフトレジスタ
２４から出力されて、加算器２４のＢ入力に入力されて
いる状態に相当する。すなわち下位から３ビツト目は１
０進数の４に対応しているから、ここで＠１１　を入れ
ゐことは、４の加算を行なうことになる。なお、カウン
タ制御回路２６は、フレーム非同期信号８ＹＢＱが発生
されるごとに、１つのフレームの期間中“１″　を出力
してシフトレジスタ２４の全ビットに１１″　を加算す
る。すなわち１の減算を行なうことになる。シフトレジ
スタ２４の値が１０２４に達すると、レジスタ３１がセ
ットされてＩＫフラグが出力される。このＩＫフラグは
安定回転状態が持続していることを示す信号である。Ｉ
Ｋフラグが立つとレジスタ３２がセットされて、前述の
ＰＬＬフラグが出力され、安定回転状態であることが示
される。安定回転状態がくずれると、シフトレジスタ２
４はカウントダウンされるが、カウント値が０に戻るま
ではＰＬＬフラグは立ち続ける。カウント値が０になる
と、レジスタ３３がセットされてＯフラグが立ち、レジ
スタ３２がリセットされて、ＰＬＬ７ラグが立下がる。

これにより、非安定回転状態であることが示される。

第７図は、シフトレジスタ２４のカウント値とＰＬＬフ
ラグの関係を示したものである。カウント値はカウント
開始からフレーム正同期信号８ＹＥＱが出されるごとに
４ずつ力“ラントアップし、フレーム非同期信号８ＹＥ
Ｑが出されるごとにｌずつカウントダウンし、安定回転
が持続してカウント値が１０２４に達すれば、ＰＬＬ７
ラグが立ち、安定回転状態でおることが示される。その
後非安定になりカウントダウンを続けると、カウント値
がＯになったところでＰＬＬフラグが下シて非安定回転
状態であることが示される。

第５図のカウンタ回路２３において、３−−モ−ドのコ
マンドが出ると、変化検出回路３８でその立ち上がりが
検定されてカウント値がリセットされ、１フレ一ム周期
ごとに、停止検出信号ＰＸがカウントされる。カウント
値が４になると、レジスタ３４がセットされて４フラグ
が出力される。

この４７ラグはインノ々−夕３５で反転されて、ブレー
キイネーブル信号ＢＥとして利用される。すなわち、ブ
レーキイネーブル信号ＢＥが”１″　になっていること
はディスクが少しは回っていることを意味し、３−−モ
ードにおいて、この信号ＢＥの立ち下が）によシディス
クの回転が停止したことを検出して、ブレーキをかける
だめの逆電圧の印加を解除する。３−−モードのコマン
ドが立ち下がると、その立ち下がりで再びカウント値が
リセットされて次のモードにおけるフレーム正同期信号
８ＹＦＩＱ１フレーム非同期信号８ＹＥＱのカウントに
備える。

（１９） 上記各フラグを出力するレジスタ３１〜３４は、１フレ
ームごとに１回信号Ｍ８Ｂ（第６図）のタイミングで更
新される。また、ブレーキイネーブル信号ＢＥ％　ＩＫ
７ラグをインバータ３６で反転した信号ＩＫ、０７７グ
をインバータ３７で反転した信号ではそれぞれカウント
を停止するのに用いられる。

第５図においてＰＷＭ回路４１は、ラッチ回路４２と、
内部クロック（、水晶発振子によシ作成されたりｐツク
）によ）自走し１フレ一ム周期ごとに循環するカウンタ
４３との一致を一致検出回路４４で検出し、その−散積
出に基づいて規定されたパルス幅でモータ駆動信号ＤＭ
士を出力し、モータ制御部４５を介してディスクモータ
３を駆動するものである。

モータ制御部４５は、例えば第８図に示すように、定電
流回路５５で構成され、モータ駆動信号ＤＭ士をアンプ
５４を介して入力し、ドライブアンプ５６によりディス
クモータ３を駆動するように構成される。

（２０） モータ制御部４５は、例えば第８図に示すように、定電
流回路５５で構成され、モータ駆動信号ＤＭ士をアンプ
５４を介して入力し、ドライブアンプ５６によシディス
クモータ３を駆動するように構成される。

第５図において、カウンタ４３はＯ〜２９３までの２９
４カウントするカウンタで、水晶発振子で作うれた１フ
レ一ム周期２９４／Ｊルス（２，１６０９■ｉ）のクロ
ックφ１．φ２で駆動されて自走し、１フレ一ム周期で
一巡する。デコー／４６はカウンタ４３のカウント値を
デコードする。前記第６図に示した１フレ一ム周期を１
８分割した信号Ｌ　８８％　２　Ｂｓ　３　ＢＳ・・・
・・・、１７Ｂ、ＭＳＢもここで作られる。ラッチ回路
４２は、ＰＷＭ信号であるモータ駆動信号ＤＭ士のノぞ
ルス幅を規定するデータをラッチするもので、制御ロジ
ック４８からのＰＬＬ、８％Ｍ、ＯＦＦ、ＢＬＫの各制
御モード信号によってラッチするデータが決められる。

−散積出回路４４は、ラッチ回路４２とカウンタ４３と
の一致をとって、モータ駆動信号ＤＭ士の立上シ、立下
シのタイミングを制御とるものである。カウンタ４３は
、１フレ一ム周期で一巡するから、１フレ一ム周期ごと
に一致信号が得られ、モータ駆動信号ＤＭ士のノぞルス
が１発出力される。

選択回路４７は制御ロジック４ＢからのＰＬＬ。

ＳＩＭによってシミュレーション回路５１の出力あるい
はフレーム残量カウンタ５２の出力を選択して出力し、
ラッチ回路４２にラッチするものである。

フレーム残量カウンタ５２はディスクから再生されるＢ
ＦＭ信号と水晶発振子で作られた内部りｐツクとのずれ
を検出する目的を持つものである。

このフレーム残量カウンタ５２は上位カウンタ５２Ａと
下位カウンタ５２Ｂから外る。上位カウンタ５２Ａはフ
レーム単位のずれを検出するもので、アップ／ダウンカ
ウンタで構成され、ＥＦＭ信号のフレーム同期信号によ
りＢＦＭ信号のフレームごとに１ずつカウントアツプし
、内部クロックによシ１フレーム周期（１３６μ＄）ご
とに１ずつカウントダウンする。従って、規定の線速度
より速い場合はカウントアツプされる回数が多いのでカ
ウント値は増大し、規定の線速度よシ遅い場合はカウン
トダウンされる回数が多いのでカウント値は減少する。

下位カウンタ５２ＢはＢＦＭ信号のフレーム同期信号と
内部クロックによるフレーム同期信号との位相のずれを
検出するもので、ＥＦＭ信号のフレーム同期信号によ、
９Ｆ！Ｆ’Ｍ信号の１フレームごとにリセットされて、
ＥＦＭ信号のシンゼルに同期したＥＦＭシンゼル信号（
ＢＦＭ信号の１７チヤンネルピツトごとに出力される信
号）をカウントアツプする。下位カウンタ５２Ｂ自体は
、ずれに関係な（ＢＦＭシン昶ル信号によシ１フレーム
ごとに常に所定のカウント値に達するが、そのカウント
値は後述するように、内部クロックに同期した１フレー
ムに１度出力される２９３カウント信号のタイミングで
出力されるＰＬＬ制御モード信号によ）ラッチ回路４２
にラッチされるので、位相差の大小によってラッチされ
るタイミングが変化し、そのラッチされた値が、フレー
ム内での位相差の大きさに対応したものと（２３） なる。

シミュレーション回路５１はラッチ回路４２の出力をあ
る時定数（例えば１８　ｓｅｃ　）で積分するものであ
る。ラッチ回路４２のデータはディスクモータ駆動パル
スＤＭ士のパルス幅を規定するから、その積分値はディ
スクモータ駆動パルスＤＭ士のパルス幅を一定期間にわ
たって平均したものとなシ、現在におけるディスクモー
タ３の回転状態を示すものとなる。このシミュレーショ
ン回路１の出力データは再生モード等において、フォー
カスが外れて再生クロックが得られなくなＪ）、ＰＬＬ
による位相制御ができなくなり走時、制御口゛シック４
８からの８ＩＭ制御モード信号によって選択され、ラッ
チ回路４２に２ツチされて、ディスクモータ駆動ノぞル
スＤＭ士の作成に利用される。この時ラッチされた値は
シミュレーション回路５１にそのまま帰還されるので、
シミュレーション回路５１の出力は所定値を保持し続け
る。すなわち、ディスクモータ３は８ＩＭ制御モーＰに
切換わる前の速度を維持し続けることになる。また、シ
ミ（２４） ニレ−ジョン回路５１の出力は、ディスクモータ３の回
転状態を示すものとなるので、この出力はデコーダ５３
を介して制御ロジック４８に入力されて、制御モードの
切換えにも利用されている。

デコーダ５３は、シミュレーション回路５１の出力をデ
コードして、ＭＺ、ＭＬ＋ＭＺ、ＭＬ＋ＭＭ。

ＭＬ％ＭＨの５種類の信号を出力する。ことで、ＭＨ，
ＭＭ、ＭＬ、ＭＺはそれぞれ、次の速度領域を表わす信
号である。

ＭＨ：＋２００Ｏｒｐｍ以上 ＭＭ：　＋　１００〜＋　２００　ＯｒｐｍＭＬ　：　
Ｏ〜＋　１０　Ｏｒｐｍ ＭＺ　：　Ｏｒｐｍ以下（逆回転） 制御ロジック４８はマイクロコンピュータ９（第１図）
からの動作モーＰ信号８３〜８１、光ビームのフォーカ
スが合っているか外れているかを示すフォーカス状態表
示信号ＦＯＯ１前記レジスタ３２からの安定回転表示信
号ＰＬＬ、前記信号ＢＥＩ。

ＡＢ％Ｄ′Ｂ、ディスク回転状態表示信号ＭＨ−ＭＺの
各信号を入力してＰＬＬ％８ＩＭ、ＯＦＦ、ＢＬＫの各
制御モード信号を択一的に出方する。これら各制御モー
ド信号は、ラッチ回路４２にラッチするデータを決めて
、それぞれに対応した制御モードを実行させる働きを有
するものである。各制御モードにおいてラッチされるデ
ータおよびそれによる制御内容は次の通シである。

ｏＰＬＬ制御モード ディスクから再生されるＥＦＭ信号と水晶発振子によシ
作られた内部クロックとのずれを示す目的のフレーム残
量カウンタ５２の出力データを選択回路４７から選択出
力してラッチ回路４２にラッチする。これによｆｉＰＬ
Ｌ位相制御によるディスクモータ３の回転制御が行なわ
れる。

ｏ　Ｓ　Ｉ　Ｍ制御モード シミュレーション回路５１の出力データを選択回路４２
から選択出力して、ラッチ回路４２にラッチする。これ
によシ現状の回転速度を維持する制御が行なわれる。

ｏＯＦＦ制御モード ラッチ回路４２に駆動パルスＤＭ士を全幅にわたって“
０”（ＤＭ＋−０，ＤＭ−＝０）とするデータを強制的
にラッチして、このデータによる直接制御を行なう。Ｄ
Ｍ±＝０であるから、ディスク駆動モータ３は駆動され
ず、惰性で回転する。

ｏ　ＢＬＫ制御モード ラッチ回路４２に駆動ノぐルスＤＭ−を全幅にわたって
＠１″（ＤＭ＋＝Ｏ，ＤＭ−＝１　）とするデータを強
制的にラッチして、このデータによる直接制御を行なう
。この時、逆方向の駆動力がかがるので、正方向の回転
に対してブレーキがかかる。

ｏＦｏ制御モード 上記ＰＬＬ、８ＩＭ、ＯＦＦ、ＢＬＫのいずれの制御モ
ーＰ信号も出ない時はＦＯ制御モードとなる。

すなわち、ラッチ回路４２に駆動パルスＤＭ＋を全幅に
わたって”１”　（ＤＭ＋＝１、ＤＭ−＝Ｏ＞とするデ
ータを強制的に２ツチして、このデータによる直接制御
を行なう。この時、正方向の駆動力がかかるので、正方
向に加速される。

制御ロジック４８は、これらＰＬＬ％ＳｉＭ％ＯＦＦ’
。

ＢＬＫ、ＦＯの５つの制御モードを、０〜７の動（２７
） 作モード、ディスクモータ３の回転状況、フォーカスの
状況、ＰＬＬフラグの有無に応じて第９図に示すように
切換えて実行する。各動作モード０〜７における制御モ
ードの切換えについて説明する。

ｏ　Ｏ（８Ｔ　ＯＰ　）　、ｌ　（Ｆ　Ｅ　Ｅ　Ｄ　）
　モードディスクの回転は必要ないから、全速度領域で
ＯＦＦ制御モードが利用される。

ｏ２　（ＦＯＯＵ８　５ＴＡＲＴ）モード２モーＰはフ
ォーカスが合ってない場合に、フォーカスを合わせるた
めに行なうものである。従って、この時再生クロックは
得られてないからＰＬＬ制御モードでは制御できない、
従って、シミュレーション回路５１によｊｏ　ＨＯＬ　
Ｄｌｌ制御モードで制御を行々う。なお、ＭＨの速度領
域では高回転防止のため、ＯＦＦ制御モードとする。ま
たＭＺの速度領域では、逆回転防止のため、ＯＦＦ制御
モードとする。

ｏ３　（ＤＩ８Ｋ　５ＴＡＲＴ）モードＤＩＳＫ　８Ｔ
ＡＩ’ＬＴモードはディスクトレイを（２８） ＯＤ装置内に押し込んだ時、ディスクモータを少し回転
させて、その時の慣性によシディスクがトレイ上に装着
されているかどうかを検出するものであるから、ＦＯ制
御モードによシ加速する。ただし、ＭＨの速度領域に入
った場合には高回転防止のためＯＦＦ制御モードとする
。

し）、７（８ＥＡＲＯＨ）モード フォーカスが合っておシ、かつＰＬＬフラグが立ってい
る時は、フレーム残量カウンタ５２を用いてＰＬＬ制御
モードによるロック制御を行々う。

フォーカスは合っているがＰＬＬフラグが立ってない場
合は、前記信号ＡＥ％ＤＢによる制御（ＡＦＯ：　ａｕ
ｔｏｍａｔｉｃ　ｆｒｅｑｕｅｎｃｙ　ｃｏｎｔｒｏｌ
）を行なう。すなわち、信号ＡＥが出ている場合（規定
の線速度よシ遅い場合）は、ＦＯ制御モードにして加速
する。また、信号ＤＢが出ている場合（規定の線速度よ
シ速い場合）は、ＢＬＫ制御モードにして減速する。そ
して、このＦＯ制御モードまたはＢＬＫ制御モードにエ
リ、規定の線速度に達して信号ＡＥｔたはＤＦｌｉがな
くなったらＯＦＦ制御モードとする。この制御にエリ、
いずれＰＬＬフラグが立ったら、ＰＬＬ制御モードに切
換える６、なお、ＭＨの速度領域では高回転防止のため
、ＯＦＦ制御モードとする。ＭＬ、ＭＺの速度領域では
、ＦＯ制御モードにして正方向に加速する。

フォーカスが外れた場きには、再生クロックは得られず
ＰＬＬ制御モードまたはＡＦＯ制御モードによる制御は
行なえないので、シミュレーション回路５１によるＨＯ
ＬＤ制御モードを用いる。

そして、このＨＯＬＤ制御モードの実行中にフォーカス
が立て直されたら、ＰＬＬ制御モードまたはＡＦＯ制御
モードに切換える。ＭＨの速度領域では高回転防止のた
め、ＯＦＦ制御モードとし。

ＭＺの速度領域では逆転防止のため、ＯＦＦ制御モード
とする。

逆電圧を加えて減速する。ディスクモータ３の回転が止
まったことがブレーキイネーブル信号ＢＢ＝”０″によ
シ検出されたら、ＢＬＫ制御モーＰを解除する。ＭＺの
速度領域では逆転防止のためＯＦＦ制御モードにする。

第１０図は、以上の第９図の制御を行なうだめの制御ロ
ジック４８の構成を示したものである。

アンド回路１８１〜１８８に対応する第９図の各領域を
第９図に（ａ）〜（ｈ）の符号を用いてそれぞれ示す。

第９図のＯＦＦ制御モードの領域に対応するアンド回路
がないのは、アンド回路１８１〜１８８のいずれにも対
応しない領域をＯＦＦモードとして扱っているからであ
る。アンド回路１８３〜１８８の出力はオア回路１９１
でまとめられてＦＯ制御モードを指示する信号となる。

アンド回路１８４の出力はＰＬＬ制御モードを指示する
信号となる。アンド回路１８５，１８６の出力はオア回
路１９２でまとめられて、ＨＯＬＤ制御モードを指示す
る信号となる。７７１回路１８７　、１８８の出力はオ
ア回路１９３でまとめられてＢＬＫモードを指示する信
号となる。ノア回路１９４はオア回路１９１，１９２，
１９３およびアンド回路１８４の出力を入力し、これら
のすべてが“０″の時“１″を出力する。このノア回路
１９４の出力°１″は、ＯＦＦ制御モードを指示する信
号となる。

制御ロジックからはＰＬＬ制御モード、ＨＯＬＤ制御モ
ード、ＢＬＫ制御モード、ＯＦ’Ｆ制御モードをそれぞ
れ指示する信号が出力される。なお、ＦＯ制御モードは
、とれら４つの制御モード信号のいずれも出力されてい
ない状態として取扱うことができるため、オア回路１９
１からのＦ’Ｏ制御モードを指示する信号は、制御ロジ
ック４８から出力しない。

ここで、第５図にＡで囲んだ部分の具体例を第１１図に
示す。第１１図において、ＦｉＦＭ信号の変化検出回路
２１は２ピツトのシフトレジスタ６１と排他的オア回路
６２とで構成されている。シフトレジスタ６１は水晶発
振子から作った１フレーム５８８パルス（４，３２ＭＨ
・ｘ　）のりｐツクφ３゜φ４により駆動されるもので
、入力されるＢＦＭ信号をクロックφ３．φ４で内部同
期に整合してシフトする。排他的オア回路６２はレジス
タ６１の第１段、第２段の出力を入力することにより、
ＥＦＭ信号の立上シ、立下シごとにクロックφ３゜１３
６μｓ φ４の１周期分（□）の、ｏルス幅テ“１″を８８ 出力する。

ノぞターン判定回路２２は、変化検出回路２２の出カッ
ぐルスをり四ツクφ３．φ４によって順次シフトしてい
くレジスタ６３−１乃至６３−１１を具えている。レジ
スタ６３−２乃至６３−１１の入力にはアンド回路６４
−２乃至６４−１１が設けられ、変化検出回路２１の出
カｉｊルスがインノ々−タロ５を介してそれぞれ入力さ
れている。従って、変化検出回路２１から１つパルスが
出されると、その後“θ″が続く限）レジスタ６３−１
から６３−２．６３−３．・・・・・・へと転送されて
いくが、途中で再びｉＲパルス入力されると７７１回路
６４がオフされるため、転送されていた前のノ々ルスは
消滅する。従って、もとのＥＦ’Ｍ信号で“０゜あるい
は１１”が１１個連続して初めて、第１１番目のレジス
タ６３−１１がセットされることになシ、このレジスタ
６３−１１の出力１１ｍによシ、０が少なくとも１１個
連続していることが解る。更にレジスタ６３−１１の出
力はインノ々−タロ５の出力とともにアンド回路６８お
よびオア回路６６を介してレジスタ６３−１２に加わる
。従ってレジスタ６３−１２は、レジスタ６３−１１が
セットされた次のビットでＥＦＭ信号に変化がない時、
すなわち１２個＠θ″が連続した時セットされる。この
レジスタ６３−１２のセット状態はＥＦＭ信号に次に変
化が生じるまでの間、アンド回路６７を介して自己保持
される。

レジスタ６４−１１の出力は、変化検出信号とともにア
ンド回路７１およびオア回路７２を介してレジスタ７３
に入力される。従って、レジスタ７３がセットされれば
１１個″″Ｏ”　が連続した次に変化が生じたことすな
わち、ＥＦＭ信号にちょうど１１個“θ″あるいは１“
が連続するところがあったことが解る。レジスタ７３０
セツト状態は、信号５８７をインノ々−夕７８で反転し
た信号で自己保持される。ここで、信号５８７は、前記
デコーダ４６（第５図）の最終ビット（２９３カウント
）の信号２９３を２ピツトのシフトレジスタ７５に入力
し、その第１段の出力と、第２段の出力をインバータ７
６で反転した信号とをアンド回路７７に入力して作成し
た信号で、ｌフレームをθ〜５８７の５８８分割した時
の最終ビットの信号に相当するものである。従って、レ
ジスタ７３は、フレームの終わシに自己保持が解除され
て更新される。レジスタ７３の出力は信号５８７ととも
にアンド回路８１に入力され、オア回路８２を介してレ
ジスタ８３に加わる。従って、レジスタ７３がセットさ
れると、そのフレームの終シでレジスタ８３がセットさ
れる。レジスタ８３のセット状態は、信号５８７によっ
てアンド回路８４を通して、次に信号５８７が出るまで
の１フレームの間自己保持される。従って、レジスタ８
３の出力１１Ｅｉが′１″　となっている状態は、前の
フレームでＥＦＭ信号に０がちょうど１１個連続する部
分が存在したことを示すものとなる。

前記レジスタ６３−１２の出力は、ＥＦＭ変化（３５） 検出信号とともにアンド回路８５に入力され、オア回路
８６を介してレジスタ８７に入力される。

レジスタ６３−１２はＥＦＭ信号に１２個以上０が連続
した場合、セット状態を保持しているから、次にＫＰＭ
信号に変化が生じた時レジスタ８７はセットされる。な
お、この時レジスタ６３−１２はリセットさせる。レジ
スタ８７０セツト状態は信号５８７によって、アンド回
路８８を介して、そのフレームの終シまで自己保持され
る。レジスタ８７の出力は信号５８７とともにアンド回
路９１に入力され、オア回路９２を介してレジスタ９３
に入力される。従ってレジスタ８７がセットされるとそ
のフレームの終シでレジスタ９３がセットされる。レジ
スタ９３のセット状態は信号５８７によって、アンド回
路９４を介して次に信号５８７が出るまでの１フレーム
の間自己保持される。従って、ＥＦＭ信号にＯが１２個
以上連続し、かつその後ＥＦＭ信号に変化があると、そ
の次の１フレームの期間中レジスタ９３から１１″が出
力されることになる。このレジスタ９３の出力−１”は
、前述の信号ＡＦｆすなわち規定の線速度よシ遅（３６
） 〈なっていることを示す信号として用いられる。

ノア回路９９には信号１１Ｅと信号ＡＥが入力さ几、そ
ｎらがともにＯの時すなわち前のフレームでＥＩｉ’Ｍ
信号に１１個Ｏが連続した部分がなく、かつ１２個以上
０が連続した部分もなかった時、ノア回路９９から１゛
１”が出力さｎる。この信号が前記規矩の線速度よシ遅
ぐなっていること？示す信号ＤＢとして用腟らｎる。

ＩＢＩｉ’Ｍ変化検出信号は、アンド回路９５およびオ
ア回路９６？介してレジスタ９７をセットする。

このセット状態は信号５８７によってアンド回路９８ｔ
’介してそのフレームの終、６ｔで自己保持さ扛る。レ
ジスタ９７がセットさｎると、そのフレームの終フで信
号５８７のタイミングで、アンド回路１０１およびオア
回路１０２？介してレジスタ１０３がセットされ、次に
信号５８７が立下るまでの１フレームの間アンド回路１
０４を介してそのセット状態が自己保持さｎる。このレ
ジスタ１０３の出力”１″は、その前のフレームで少な
くとも１回ＥＦＭ信号に変化が生じたこと、すなわちデ
ィスクが回転して―ること？示す信号であシ、前述した
信号ＰＸとして用いらｎる。この信号ＰＸはインバータ
ー０５で反転される信号ＰＸとして出力さｎる。上記パ
ターン判定回路２２から出力さｎる信号ＡＥｉＤＦｔ、
Ｐ　Ｘは信号５８７　、５８７によって１フレームごと
に更新さ几る。

変化検出回路３８はプレー中モードの動作信号アンド回
路１１１およびオア回路１１２ケ介してレジスター１３
に入力して、こｆ’Ｌ’にセットする。

レジスター１３０セツト状態は信号ＭＳＢｉインバータ
ー１８で反転した信号ＭＳＢにより、アンが持続してい
る間中フレームごとに信号ＭＳＢによって更新さｎる。

信号８３２が立下ると、その次の信号ＭＳＢのタイミン
グでレジスター１３はリセットさ几る。レジスター１３
の出力およびブに入力さルる。従って、排他的オア回路
１１５かで信号ＭＳＢのタイミングで信号″１１が出力
さｎる。この信号は動作モードを他のモードからドから
他のモードに切換える際に、レジスタ２４のカウント値
奢リセットするのに用いらｎる。

シフトレジスタ２４は、前述のように１８ビツトで構成
さｎ１加算器２５のＳ出力の信号を入力して１フレーム
１３６μ５ｉｔｓ分割したクロックφＡ−φＢでその信
号？シフトし、最下位段の出カケアンド回路１０’ｌ介
して〃日算器２５の８入力に帰還して、１フレ一ム周期
ととＩ／ｃ循環している。８口算値は力ロ算器２５のＡ
入力から入力さ几。

そｎがどのタイミングで入力さｎるかによって、その加
算値が異なってくる。すなわち最下位ピットＬＳＢのタ
イミングで入力さｎｎば１が加算さｎることになり、下
位第３ビツト３Ｂのタイピングで入力さ−ｎｎば４が刀
口算されることになる。刀ｎ算器２５のキャリー出力０
０は、レジスタ２７で１ピツト遅延さｎてアンド回路１
１０に介してキャリー人力０１に入力さ扛て、桁上げが
行なわｎる。

加算器２５のＡ入力には３つのアンド回路１２３（３９
） 〜１２５が設けらｎている。アンド回路１２３はＶデが
出さ几続けているフレーム数をカウントす路１２３が動
作可能にな夕、ブレーキモード信号２回路１２４〜１２
５は動作可能になる＾そしてｌフレームの間ＦｆＦＭ信
号に変化がないと信号ｖデが°１”となって、信号ＬＳ
Ｂのタイミングでアンド回路１２３およびオア回路１２
７を介して加算器２５の八人力に信号が入力さｎる。こ
のようにして、信号トチが出されるとフレームごとに１
ずつカウントアツプされる。そして４フレ一ム信号八が
１１′″となって、シフトレジスタ２４０カウント値が
４になると、信号Ｍ８Ｂのタイミングでアンド回路１３
１およびオア回路１３０に介してレジスタ３４がセット
される。レジスタ３４０セツト状態はアンド回路１３３
會介して自己保持さ几る。レジスタ３４の出力すなわち
、前（４０） 述の４７ラグは４フレ一ムＦＩＦＭ信号の変化がなかっ
たこと全意味する。この４フラグ信号はインバータ３５
で反転されて、シンー中イネーブル信の回転が停止した
ことの判定信号として、ブレーキ用の逆方向電圧ＤＭ−
の印加を終了させるタイミング信号に利用される＠ ４フ２グが立ってブレーキイネーブル信号ＢＥがｗ　Ｏ
ｗになると、アンド回路１２３がオフさｎてカウントは
停止される。この状態はプレー午モ３８でその立下ルが
検出され、インバータ１３５を介して加算器２５の八人
力およびＢ入力すべてオフし、１フレーム循環する間に
シフトレジスタ２４はリセットされる０シフトレジスタ
２４がリセットさｎると、信号Ｍ８Ｂのタイばングでレ
ジスタ３４の自己保持が解除さｎ１ブレ一中イネーブル
信号ＢＥが１１１に戻る。

加算器２５のＡ入力のうち、アンド回路１２４゜１２５
が動作可能な状態となる。この状態でフレーム正同期信
号５ＹＢＱが得られると、このフレーム正同期信号８Ｙ
ＩｉｌＱはレジスタ１４１で内部同期に整合された後、
信号Ｍ８Ｂのタイミングでアンド回路１４２おＬびオア
回路１４３を介してレジスタ１４４に加わりこれｔセッ
トする。そして１フレームの間、信号ＭＳＢによってア
ンド回路１４５全介して自己保持される。レジスタ１４
４がセットされると信号３Ｂにｘ　Ｄ　％　シフトレジ
スタ２４の下位３ビツト目のタイミングで１１＃がアン
ド回路１２４ｔ−介して加算器２５のＡ入力に加わ！り
、１０進数で４の加算が行なわれる。またフレーム正同
期信号８ＹＢＱがセットされなかった場会には、レジス
タ１４４はセットされず、インノ々−タ１４６＠：介し
て信号８ＹｇＱが出力される。信号８　ＹＢＱはアンド
回路１２５に入力される。アンド回路１２５に・は３Ｂ
等、特定のタイミングで加算のタイミングで加算のタイ
ミングをとる信号が入ってｂないので、信号８ＹＥＱが
入るへそれが持続する１フレームの間、Ａ入力に“１″
が入力され続ける。すなわち、これで１の減算が行なわ
れることになる。信号５ＹＥＱ、５ＹＢＱ、はフレーム
ごとにいずれかが出力されて、そのつと４カウントアツ
プ（８’ＹＢＱ）または１カウントダウン（８ＹＥＱ）
がなされる。

カウント値が１０２４に達しシフトレジスタ２４のＩＫ
（１０２４）に対応するビットに１１＃が立つと、信号
ＭＯＢのタイミングでアンド回路１５１お工びオア回路
１５２會介してレジスタ３１がセットされる。レジスタ
３１のセット状態は信号Ｍ８Ｂによって、アンド回路１
５３を介してそのフレームの間自己保持される。シフト
レジスタ３１がセットされるとその出力はインバータ３
６を介してアンド回路１２３をオフし、それ以上のカウ
ントアツプは禁止される。しかしカウントダウンは禁止
されていないので、フレーム非Ｍ期信号５ＹＥＱが入れ
ばカウントダウンされる。

カウントダウンされればシフトレジスタ３１はリセット
さｎるので、再ひカウントアツプも可能となる。定常運
転時はこのようにして、カウント値は１０２４ｔ−最大
にその付近を上下に変動している０ レジスタ２４のＩＫに対応するビットの出力は、また、
そのままＩＫ７″）グとして信号Ｍ８Ｂのタイミングで
アンド回路１６１およびオア回路１６２を介してレジス
タ１６５に加わｐこｎｌセットする。レジスタ１６５の
セット状態は信号ＭＯＢによって、アンド回路１６４を
介してそのフレームの間自己保持さｎる。レジスタ１６
５からはセット状態でＰＬＬフラグが出力さｎる。シフ
トレジスタ２４のカウント値は前述のように、ＩＫまで
カウントアツプした後もその付近管変動するが、Ｌ／シ
スタ１６５は一旦自己保持され几ば、シフトレジスタ２
４がＩＫから下がってもセット状態を持続し、ＰＬＬ７
ラグ全出力し続ける。しかし、ディスクモータの不安定
状態が続いてカウントダウンが続き、カウント値がＯま
で下るとシフトレジスタ２４はすべてのビットが「０”
となるので、ノア回路１７２の出力が′１”となり、こ
の信号が信号ＭＳＢのタイミングでアンド回路１７３お
よびオア回路１７４を介してレジスタ１７５にカロわり
、こｎ？上セツトる。レジスタ１７５のセット状態は信
号ＭＳＢによって、そのフレームの間自己保持さ扛る。

また、カウント値が０まで下ると、レジスタ１７５の出
力がインバータ３７を介して加算器２５のＡ入力のアン
ド回路１２５をオフし、それ以上の減算は禁止さｎる。

また、ノア回路１７２０出力′１″はインバータ１６７
を介してアンド回路１６３をオフし、信号Ｍ８Ｂのタイ
ばングでレジスタ１６５をリセットする。こ几によシＰ
ＬＬフラグが下ｐる。

以上のようにして、第１１図の回路からはＰＬＬフラグ
と信号ＡＢ、Ｄ）ｉｉ、ＢＢがそｎぞれ出力される。

次に、制御ロジック４８の出力によＨｆｔｔ制御されろ
第６図に符号Ｂで囲んだ部分の具体例について第１２図
に示す。第１２図において、２９４カウンタ４３は９ピ
ツトのハーフアダーで構成さｎている。各段４３−１乃
至４３−９の８出力はア゛ンド回路２０１〜２０９を介
してレジスタ２１１〜２１９に入力さｎる。レジスタ２
１１〜２１９は水晶発振子で作った１フレ一ム周期（１
３６μ５）ｔ２９４分割した（すなわち２．１６０９　
ＭＴ−１ｚ）クロックφ１　、φ２にエフ駆動さｎ、そ
の出力に６段４３−１乃至４３−９のＡ入力に加える。

各段４３−１乃至４３−９のキャリー出力Ｏ１は次段の
キャリー人力ＯｏＫ入力され、初段４３−１のキャＩＪ
　−人力０１　［ＵＶＤＤ　Ｃ＝”　１　”　）が常時
入力されている０従って、２９４カウンタ４３はクロッ
クφ１　ｌφ２の速度すなわち、１フレ一ム周期の時間
１３６μｓでθ〜２９３の２９４カウントするカウンタ
を構成する。アンド回路２０１〜２０９には信号ＸＦＳ
ＹＮＯがインノ々−夕２２１に介して入力すれ、２９４
カウンタ４３がイニシャルリセツ１される。ここで、信
号ＸＦＳＹＮＯは内部クロ（７）ｚｅルス幅で出力さ扛
る信号である。レジスタ２１１〜２１９のカウント値は
デコーダ４６に入力さｎ、必要なタイミングがデコード
して覗り出さｎる。前記ＬＳＢ、３Ｂ、ＭＳＢ等の信号
もこの出力に基づいて作らｎる。また、この第１２図の
回路の制御のため、２９３カウントと２９２／７ウン←
の信号がデコードさｎている。２９３カウント信号はオ
ア回路２１２からインノ々−夕２２１を介して各アン、
ヒ回路２０１〜２０９１１？ニア１０ｔ）４１）、２９
３カウントごとにリセットするのに用いらｎる０こＷｆ
ｉ：よ少１フレームごとに０〜２９３までの２９４カウ
ントするカウンタが構成さｎる。

２９２カウント信号はフレーム残量カウンタ５２のタ゛
ウン信号に用いら扛る。

フレーム残量カウスタ５２は、上位カウンタ５２Ａと下
位カウンタ５２Ｂとで構成さｎている。

下位カウンタ５２Ｂは５ピツトのハーフアダーで構成さ
ｎ１各段５２Ａ−１乃至５２Ａ−５のＳ出力はアンド回
路２３１〜２３９を介してレジスタ２４１〜２４９に入
力さｎる。初段５２Ｂ−１のキャリー人力ＣＩには、Ｅ
ＰＭシンボル信号が入力さｎる。ＥＦＭシン？ル信号は
１フレームを構成（４７） する３２シンプルデータのシン２ルデータごとに出力さ
几る信号である。１シン？ルデータは１４ピツトのデー
タビットと３ビツトのマージンビットの合計１７ピツト
で構成さｎる。従ってＥＰＭシンボル信号は、ＥＰＭ信
号から再生した再生クロック茫１７ずつカウントして作
成す為ことができる。下位カウンタ５２ＢはこのＢＦＭ
シンボル信号により、１ずつカラ／ドアツブしていく。

下位カウンタ５２Ｂの各段５２Ｂ−１乃至５２Ｂ−５の
出力を入力するアンド回路２３１〜２３５には、ＥＦ’
Ｍ７レー五信号をインバータ２０１で反転した信号が加
わっている。ＥＦＭフレーム信号はＥＰＭ信号のフレー
ムごとに１回出力さルる信号で、フレーム先頭のフレー
ム同期信号を検出して出力さルる。このＢＦＭ７レーム
信号が出力さｎると、アンド回路２３１〜２３５がオフ
さ几るので、下位カウンタ５２はＥＦＭ信号のフレーム
ごとにリセットさｎる。

上位カウンタ５２Ａは４ピツトのフルアダーで栴成さｎ
１各段５２Ａ−１乃至５２Ａ−４０８出（４８） 力はレジスタ２４６〜２４９にそｎぞれ入力さｎている
。レジスタ２４６〜２４９の出力は各段のＢ入力に入力
さｎ、各段のキャリーｌ″１４．力は次段のキャリー人
力に入力されている。上位カウンタ５２Ａの初段５２Ａ
　−１のキャリー人力ＣｏにはＥＦＭフレーム信号が入
力さｎて、Ｅｌｉ’Ｍ信号のフレームごとに１ずつカラ
ン１アツプしていく。

また各段のＡ入力には、前記デコーダ４６からの２９２
カウント信号が入力さＡ、２９２カウント信号が出力さ
れる１３６μｓごとに１ずつカウントダウンしていく。

従って上位カウンタ５２Ａは、正規の線速度が得らｎて
いる時は、アップパルスとダウンパルスが交互に加わる
ので、一定値に安定している。しかし正規の線速度よシ
速い場合にハ、アップパルスの周期が短かくなるのでカ
ウント値は増大してくる。また、正規の線速度より遅い
場合には、アップパルス周期が長くなるので、カウント
値は減少してくる。

上位カウンタ５２Ａはカウント値が８になると、アンド
回路２２３およびインバータ２２４ヶ介してアンド回路
２０３ケオフし、そｎ以上のカウントアツプが禁示さｆ
る。またカウント値が０になると、アンド回路２２５お
よびインバータ２２６ケ介してアンド回路２２７？オフ
し、そｎ以下のアウントダウンが禁止さ几る。

なお、ＰＬＬフ２グが立つとインバータ２２８を介して
アンド回路２３６．２３８．２３９がオフさｎて、レジ
スタ２４６，２４７，２４９がリセットさｎ１オア回路
２３８ヶ介してレジスタ２４８がセットされて初期設定
が行なわｒする。

選択回路４７は、制御ロジック４８からの制御モード信
号ＰＬＬ、８ＩＭ、に工って、フレーム残量カウンタ５
２の出力またはシミュレーション回路５１の出力を選択
して出力するものである。

選択信号ＰＬＬ　、Ｓ　ＩＭは、アンド回路２８１゜２
８２によって２９３カウント信号のタイミングで出力さ
れる。ＳＩＭモードが選択された場合には、アンド回路
２４１が動作可能となって、シはニレ−ジョン回路５１
の対応するビット出力がオア回路２４３を介して出力さ
ｎる。また、ＰＬＬモードが選択さｆた場合には、アン
ド回路２４２が動作可能となって、フレーム残址カウン
タ５２の対応するビット出力がオア回路２４３會介して
出力さｎる。選択信号は内部クロックによる２９３カウ
ント信号のタイばングで出力されるのに対し、フレーム
残量カウンタ５２の下位カウンタ５２Ｂは内部クロック
に非同期のＥＦＭフレーム同期信号によりリセットさｎ
て、ＥＦＭンンｉル信号によｐカウントしていくので、
ＥＦ’Ｍ信号と内部クロックのずれ（位相差）に裏って
２９３カウントのタイミングでのカウント値が変化し、
こｆｌ、に工って１フレーム内でのすｆｌ（位相差）の
大きさケ知ることができる。

ラッチ回路４２は各ビット信号ケラッチするレジスタ２
５１〜２６０倉具え、選択回路４７によｐ選択さ几た信
号全入力し、２９３カウント信号をインバータ２４５で
反転した信号２９３によってアンド回路２４４孕介して
自己保持する。なお、ラッチ回路４２において、レジス
タ２５７，２５８゜２５９に接続さｎているアンド回路
２４６は、入（５１） 力さｎるＶｓｓが”Ｏ′ｍであり、機能上意味を有しな
いものである。また、制御ロジック４８でＯＦＦ制御モ
ードが選択さｎた場合には、アンド回路２４７ケ介して
レジスタ２５９にのみ°１１がラッチされる。また、制
御ロジック４８でＢＬＫ制御モードが選択さｎた場合に
は、アンド回路１２８を介してレジスタ２６０にのみ“
１”がラッチされる。

なお、ラッチ回路４２の最下位ビットのレジスタ２５１
は、シはニレ−ジョン回路５１からの信号のみ入力さｎ
る。シばニレ−ジョン回路５１による制御の精度を上げ
るため、シｉｚレーション回路５１の出力ビツト数をフ
レーム残量カラ／り５２よりも下位１ビツト増やしてい
るからである。

−散積出回路４４は、ラッチ回路４２の出力と２９４カ
ウンタ４３のカウント値と？対応させて、こｎらの一致
全とるものである。−散積出回路４４は排他的オア回路
ＥＸＩ〜ＥＸ９ｔ−具え、こｎにそｎぞれラッチ回路４
２の各ビット出力と、２９４カウンタ４３の各ビット出
力全入力している。排（５２） 他的オア回路ＥＸＩ〜ＥＸ９の出力は、ノア回路２６１
に入力されている。したがって、ラッチ回路４２の出力
にカウント値が一致するとノア回路２６１から一致信号
ＢＱ（＝’ｌ”）か出力さルる。

ＰＷＭ回路４１は正方向の駆動パルスＤＭ＋ｉ出力する
レジスタ２６２と、負方向の駆動ノぞルスＤＭ−を出力
するレジスタ２６３と？具えている。

レジスタ２６２はアンド回路２６４のオンによシセツト
さｎ１アンド回路２６５のオンによシ自己保持さｎる。

アンド回路２６４には３つの信号はラッチ回路４２のレ
ジスタ２５９．２６０の出力をオア回路２７２に入力し
、インバータ２７３で反転した信号であ少、レジスタ２
５９．２６０のいずれにも“１′が立っていないこと、
すなわち負方向の駆動でなしことを意味する。信号ＥＱ
は一致信号である。信号Ｇ　Ｅ　２５６は２９４カウン
タ４３のカウント値２５６に対応するレジスタ２１９の
出力をインバータ２７１で反転した信号で、カウント値
が２５６まで達していないこと倉意味する。したがって
、正方向の駆動で、カウント値が２５６まで達していな
い状態で一致が出たときアンド回路２６４はオンし、オ
ア回路２６４を介してレジスタ２６２がセットさｎる。

レジスタ２６２のセット状態は信号０Ｂ２５６によｐカ
ウント値が２５６ＶＣなるまでアンド回路２５６茫介し
て自己保持さ扛る。カウント値が２５６になると信号Ｇ
Ｂ２５６＝″０”となって、アンド回路２６４．２６５
ともオフし、Ｖラスタ２６２はリセットさ’ｎ、　６　
ｏ以上の動作はフレームごとに行わｎる。こｎによシ、
レジスタ２６２からは、立上りがラッチ回路４２にラッ
チさｎた値で規定さｎ、立下シが２９４カウンタのカウ
ントｆｆｌ！２５６で規定さルる幅全持ち、１フレーム
（１３６μｓ）の周期會持つＰＷＭ変調さｔ’ｔた正方
向駆動パルスＤＭ＋が出力さ几る＠ レジスタ２６３は、アンド回路２６７０オンによりセッ
トさ几、アンド回路２６８のオンにより自己保持さｎる
。アンド回路２６９には４つの信号ＧＥ１２８、ＥＱ、
ＧＢ２５６、ＧＥＯが入力さ几る。Ｇ′Ｂ１２８は負方
向の駆動であることを示す信号、信号ＥＱは一致信号１
ｉｉＱｋインノ々−タ２７４で反転した信号、ＧＥＯは
２９３カウント信号？レジスタ２７５で１ビツト遅延し
た信号すなわち２９４カウンタ４３が０カウントのタイ
ミングケ示す信号である。したがって、負方向の駆動で
、２９４カウンタ４３のカウント値がＯのときアンド回
路２６７がオンさ′ｎ＄７回路２回路２弁７ ２６３のセット状態はアンド回路２６８ケ介して自己保
持さｎる。そして、一致信号ＥＱが出ると、アンド回路
２６７　、２６８はオフさｎルジスタ２６３はリセット
さｎる。こｎによシ、レジスタ２６２からは、２９４カ
ウンメ４３のリセットとともに立上り、一致で立下る幅
を持ち、１７レーム（１３６μｓ）の周期倉持つＰＷＭ
変詞さｎた負方向駆動パルスＤＭ−が出力さｎる。

このように、正方向駆動パルスＤＭ＋は、一致（５５） で立上．り、２５６カウントで立下るのに対し、負方向
駆動パルスＤＭ−は、０カウントで立上フ、一致で立下
るから、一致の位置が変化すると一方のＨａｌｌ／＃ル
スの７９４２幅は広くなるのに対し、他方の駆動パルス
のパルス幅は狭くなる。例えば、一致位置が早くなると
、正方向駆動パルスＤＭ＋のパルス幅は広くなるのに対
し、負方向駆動パル　。

スＤＭ−のノ９ルス幅は狭くなる。逆に一致位置が遅く
なると、正方向駆動パルスＤＭ＋のノぞルス幅は狭くな
るのに対し、負方向駆動パルスＤＭ−のノぐルス幅は広
くなる。ｌＩ’１３図はラッチ回路４２の各出力に対す
，％ＰＷＭ回路４１の出カッｅルスの変化を示したもの
である。

次に各制御モードにおける第１２図の回路の動作につい
て説明する。

・ＰＬＬ制御モード 前記第９図に示したように，４〜７モードで回転がＭＭ
（１００ｒｐｍ〜２０００ｒｐｍ）の領域にあり、フォ
ーカスが捉えら几ていて、ＰＬＬフラグが立つと、制御
ロジック４８からＰＬＬモード（５６） 信号が出力さｎて、選択回路４７でフレーム残量カラ／
り５２からのデータが選択さｎる。またＰＬＬ７ラグに
より、フレーム残量カウンタ５２の上位４ビツトのレジ
スタ２　４　９　、　２　４　８　、　２４７。

２４６がｒｏｌｏｏｊに初期設定さｎる＠こｎにより、
ＰＬＬＩＣよるロック制御に移行する。すなわち、規定
の線速度より速い場合ばＥＦ’Ｍシンゼル信号、ＥＦＭ
フレーム信号の周期は短くなるから、ラッチ回路４２に
ラッチさ几るフレーム残量カウンタ５２のカウンタ値は
増大する。その結果、一致検出回路で一致がとしるまで
の時間が長くなり、駆動パルスＤＭ＋のノξルス幅が短
くな９、速度は下降する方向に変化する。逆に規定の線
速度より遅い場合は、ＥＦＭシン？ル信号、ＥＦ’Ｍフ
レーム信号の周期は長くなるから、ラッチ回路４２にラ
ッチさ扛るフレーム残置カウンタ５２のカウント値は減
少する。その結果、一致検出回路で一致がとｎるまでの
時間が短くなり、駆動ノクルスＤＭ＋のパルス幅が長く
なり，速度は上昇する方向に変化する。このようにして
、ラッチ回路４２にラッテさ几るフレーム残量カウンタ
がらのカウント値は規定の線速度となるパルス幅が得ら
ｎる値で安定する。ＯＤの回転速度は４８０ｒｐｍ（内
周）〜２１Ｏｒｐｍ（外周）であるから、第９図のシミ
ュレーション出力と回転速度との関係に！：ｎば、定常
状態ではラッチ回路４２の値は上位から００１１１００
ＸＸＸ程度で安定する〇動作モードが２モードあるいは
４〜７モードで、回転がλ（Ｍの領域にある場合に、フ
ォーカスが外几た場合、再生クロックが得ら−ｎｆＰＬ
Ｌロツタ制御ができないので、ｓＩＭ制御モードに切換
わる（第１θ図）。すなわち、制御ロジック４８からの
ＳＩＭモード信号により、選択回路４７はシミュレーシ
ョン回路５１からのデータケ選択してラッチ回路４２に
ラッチし、このラッチした値により駆動パルスＤＭ＋の
パルス幅が認めら牡る。

ラッテ回路４２　ＶＣラッチさｎた値はそのままシミュ
レーション回路５１に帰還さ几るので、シミユレーショ
ン値は変化せず、回転速度１（、）、一定値に保持さ几
る。

・ＯＦ’ｌ”制御モード 制御ロジック４８からＯＦＦ制御モード信号が出力さｎ
ると、アンド回路２８４　ＶＣよって２９３カウント信
号のタイミングでラッチ回路４２のレジスタ２５９がセ
ットさｎ／）。このとき、他の制御モード信号は出力さ
ｎないので、ラッチ回路４２の他のレジスタ２５１〜２
５８．２６０セツトさｎ斤い。

したがって、レジスタ２５９の出力が１″に歩 なって、信号ＸＦＳＹＮＯの発光タイミングすなゎ′！
′）２９４カウンタ４３のカウント０のタイミングでレ
ジスタ２６３がセットさｎようとするが、ラッチ回路４
２から排他的オア回路ＥＸｌ〜ＥＸ９への入力はすべて
°０”となって、即座に一致信号ＥＱが出るため、レジ
スタ２６３は結局出力さ扛ず、駆璽／ｌパルスＤＭ＋、
ＤＭ−はいずｎも出力さｎなイ（ＤＰ、（＋−０，ＤＭ
−＝Ｏ）。Ｌ、Ｎがって、ディスクモータ３ｖＣよる駆
動は行ゎｎず、単に惰性で回ることになる。

０ＢＬＫ制御モード （５９） ある場合は、制御ロジックからＢＴ、に制御モード信号
が出力さｎ１アンド回路２８３によって２９３カウント
信号のタイミングラッチ回路４２のレジスタ２６０がセ
ットさｎる。このとき、他の制御モード信号は出力さｎ
ないので、ラッチ回路４２の他のレジスタ２５１〜２５
９はセットさｎない。

したがって、レジスタ２６０の出力が７１′″に工って
、ｆ＋１ｘｐｓｙＮｏのタイミングでレジスタ２６３が
セットさｎて駆動ノ々ルスＤＭ−が出力さｎる。レジス
タ２６３は、２９４カウンタ４３のレジスタ２１９がセ
ットさルて一致信号ＥＱが出力さｎてはじめてリセット
さルるので、駆動パルスＤＭ−はθ〜２５６の全区間゛
１”となる。こ扛に工９ディスクモータ３は逆方向の駆
動力が生じてブレーキがかけらｎる。

・ＦＯ制御モード Ｆｏ制す１］モードでは制御ロジックからいずｎ（１）
制御モード信号も出力さｎない。したがってラッチ回路
４２のレジスタ２５１〜２６０はすべてリセ（６０） ット状態であＬ２９４カウンタ４３のカウント値Ｏのタ
イミングで一散積出信号ＥＱが出力さｎで、レジスタ２
６２がセットさｎ、　駆動パルスＤＭ＋が出力さ几る。

レジスタ２６２は２９４カウンタ４３のカウント値が２
５６になるとリセットされる。したがって、駆動パルス
ＤＭ＋はＯ〜２５６の全区間出力さｎることＶＣなる。

したがって、正回転方向にディスクモータ３は加速さｎ
る。

以上説明したように、この発明によｎば、位相制御によ
るディスク回転制御において、ディスク回転が不安定な
場合、所定の駆動信号にエフ、ディスクモータ倉安定回
転に近づける方向に駆動し、安定回転に入ったら位相制
御に切換えるようにしたので、回転が不安定でも早急に
安定回転に引き込むことができる。

【図面の簡単な説明】

第１図はこの出願の図面において用いている論理回路の
表記方法の説明図、昭２図はこの発明が適用さｎるディ
スク再生装置の制御系統？示すブロック図、第３図はフ
レーム正同期信号ＳＹＥＱの作成回路の一例を示すブロ
ック図、第４図けち）℃３図の回路の動作説明図、第５
図１１この発明の一実施例を示すブ１−１ツタ図、第６
図は制御信号ＬＳＩ’ｉ、２　Ｂ・・・・・・、ＭＳＨ
の説明図、第７図はカウンタ回路２３の動作説明図、巣
８図はモータ制御回路４５の具体例？示す回路図、第９
図は制御ロジック４８による制御モードの切換例？示す
図、第１０図は第９図の切換え実施するための制御ロジ
ック４８の構成例？示す回路図、’＝ｆτ】１図は＠５
図にＡで囲んだ部分の具体例を示す回路図、第１２図は
第５図にＢ、で囲んだ部分の具体例ケ示す回路図、第１
３図は箔１２図のラッチ回路４２にラッチさｎるデータ
と作成さ几るディスクモータ駆動パルスＤＭ士の関係ケ
示す図である。 ３・・・・・・ディスクモータ、５・・・・・・ディス
ク、２３・・・・・・カウンタ回路◇ （６３〕 第１図 Ｓ Ｂ

Claims (1)

【特許請求の範囲】
1. ディスク回転が安定状態にあるか、非安定状態にあるか
   を検出する安定回転検出回路と、再生ＥＦＭ信号と内部
   同期信号とによってディスク回転を位相制御する制御ル
   ープと、ディスク回転を直接制御する手段と、前記安定
   回転検出回路によシディスクの安定回転状態が検出され
   た時、前記制御ループで回転制御し、非安定回転状態が
   検出されている時、前記ディスク回転を直接制御する手
   段によシ回転制御するようにしたディスク回転制御回路
   。