JPS6343522Y2 - - Google Patents

Description

【考案の詳細な説明】 考案の分野 本考案は制御の分野、特に電子機器に対する改
良されたデイジタル制御装置に関する。

考案の背景 電子設備はますます小形化されているので、手
動制御が一層大きい問題となつてきている。ポテ
ンシヨメータのような制御装置の寸法を減少する
と、コストが増し、また塵埃および磨耗による障
害が多くなる。ついには、寸法の減少の限界点に
達する。このように、古い技術の単なる小形化よ
りもむしろ新しい科学技術が必要となる。テレビ
ジヨンの遠隔制御の希望に応えて、ポテンシヨメ
ータに代つて固体（ソリツドステート）電子装置
および論理回路が使用されたのが多分最初であ
る。これらの装置においては、手持ち装置の１個
あるいは複数個の釦を押してテレビジヨンコンソ
ールに信号を送る。この音響的あるいは電磁的信
号を受けると、普通はこの信号は電圧に変換され
てモータあるいは歩進用リレーによつてターレツ
ト式チユーナスイツチの軸を回転させる。音量調
整も、音量の最小セツテイングを設けておき、オ
ンオフ機能をもつ同様の信号の送信および受信に
よつて行なわれる。ポケツト呼出器（ページヤ）
のような小形装置においては、簡単に音量を上げ
下げすることおよび受信器をオフすること以外の
他の機能が望まれるので、制御部の寸法は一層問
題となる。機器をオフする前、あるいは他の機能
を可能とする前に使用者が或る種の警報を受信す
るための短時間の遅延を持たせることが特に好ま
しい。

考案の目的 従つて、本考案の目的は、２個の接触形スイツ
チおよび論理回路を含み、制御の終端点で終端点
に達したことを指示するための短い遅延期間に続
いて附加的機能の実行可能状態とするような装置
配置によつて、デイジタル電子回路を使用する電
子装置に制御およびスイツチ機能を与えること、
機能の制御中状態指示を行なうようにすることお
よび上記の２個のスイツチの同時動作によりさら
に別の機能を与えることである。

考案が解決しようとする問題点 上記の目的は、本考案によれば、２個の簡単な
スイツチによつて附勢されるデイジタル回路を具
えるデイジタル制御によつて達せられる。アツプ
スイツチの閉結により電源が接続され、アツプ／
ダウン計数器（up／down counter）を起動して
増加カウントを行なわせる。この計数器の出力
は、DA変換器を経て、受信器あるいは同様品の
音量調整のための利得段のような他の回路を制御
する。第１の計数器がその最大値に達した後も上
記アツプスイツチが閉結したままであれば、第２
の計数器が起動して増加カウントを行ない、警報
音発生器（信号発生装置）が附勢される。第２の
計数器が所定のカウント値まで計数すると、上記
警報音発生器は附勢が停止される。同時に「メモ
リ・モード」動作のような補助的機能が附勢さ
れ、ダウンスイツチが閉結されるまでその状態に
保たれる。上記の第２の計数器は、両方のスイツ
チを開放することによりリセツトされる。ダウン
スイツチが閉結すると、第１の計数器が減少カウ
ントを開始し、該計数器が最小値に達するまで、
利得を低下させる。この点を越えてもダウンスイ
ツチがまだ閉結されていれば、第２の計数器が再
度附勢され警報音が鳴る。所定のカウント値にお
いて警報音は停止し、本装置の再附勢に必要でな
い全回路の電源を切る。もし希望ならば、レベル
状態の読み取りのために可視的表示器（状態指示
器）を上記アツプ／ダウン計数器に結合すること
も可能である。希望によつては、アツプおよびダ
ウンスイツチを同時に閉結することにより他の機
能を開始させることも可能である。

実施例の説明 次に本考案の一具体例を、説明の目的のため
に、ポケツト呼出器に関連して記述する。しか
し、本考案をこのように限定する意図はなく、ま
たこのような限定を意味しないことに注意すべき
である。

第１図は、本考案の適用の説明として、ポケツ
ト呼出器（ページヤ）のブロツク図を示す。アツ
プスイツチ１０およびダウンスイツチ１１は論理
回路１２に接続され、受信器入力回路１５とオー
デオ出力回路１６との間に接続された利得調整回
路１３を制御し、ポケツト呼出器の音量がその使
用者によつて制御される。本呼出器（ページヤ）
の他の部分には、警報音発生器１７、メモリスイ
ツチ回路１８、メモリ回路２０がある。呼出器の
分野においては、警報音発生器１７は、使用者に
対して呼び出されていることを知らせるのに使用
するトーン発生機と同一のものを使用することが
可能であろう。警報音発生器１７はオーデオ出力
回路１６に直接結合することも可能であるが、利
得調整回路に接続することが望ましい。そうする
と多くの場合に望ましいようにスイツチを切る前
の警報音出力レベルが極めて低いレベルとなる。
メモリスイツチ１８とメモリ回路２０は、呼出し
があつても直ちに使用者を呼出さないメモリモー
ド動作に使用する公知の形式のものである。この
ときの呼出しは蓄積すなわち「記憶」され、メモ
リスイツチを正規動作に戻したとき、使用者はそ
の間に呼出しを受けたことを知らされる。

本考案を含む呼出器（ページヤ）の動作は次の
通りである。アツプスイツチ１０を閉じると電源
スイツチ回路２１を附勢し、以前は電源の供給さ
れていなかつてた呼出器の全部の部分に電力を供
給する。「電源遮断」（power−off）の動作は後
記する。スイツチ１０はまたアツプ／ダウン（加
減算）計数器２２を附勢する。アツプスイツチ
は、指の接触が除かれると“開”（open）となる
容量結合形または抵抗接触形の「バブル形」
（bubble type）スイツチのような、一時接触形
の単極単投形のスイツチ形式のものでよい。スイ
ツチ接点が閉結状態を保つている間、計数器２２
はその最高の状態になるまでカウント増加を行な
う。好ましい具体例においては、16個の個別の音
量セツテングを与えしかも殆んど感知できない移
行を与える４ビツト計数器を使用する。計数器の
状態は、計数器出力をデコーダおよび読取器２３
に結合することにより視覚的に指示される。この
デコーダは、モトローラ社のMC14511BCD−７
セグメントラツチ／デコーダ／ドライバあるいは
その均等物である。読取器は発光ダイオード
（LED）または液晶（LCD）から構成される。デ
コーダ２３の入力端“１”，“２”，“４”を計数器
２２の出力端“２”，“４”，“８”に接続し、デコ
ーダの入力端“８”を接地することにより、16個
の個別の音量レベルに対して、発光ダイオードの
読みとして０〜７を与える。すなわち、計数器２
２の出力“０”または“１”に対して表示器
（display）は“０”を表示する。計数器２２の出
力“14”あるいは“15”に対しては、表示器は
“７”を表示する。遅延時間の終りになつてもア
ツプスイツチが未だ閉じられていれば、ナンドゲ
ート４６が“LT”すなわちランプテスト入力端
に対する入力をローとし、発光ダイオード表示器
に“８”を表示させ、補助的モードの動作である
ことを指示する。

音量の利得が16個の個別レベルを経て円滑に変
化する間に、読みは８個の指示を行なう。これ等
の指示と補助的モードの指示とは、このように１
個の数字表示器で行なわれる。計数器２２の状態
はDA（デイジタル−アナログ）変換器２５を介
して音量利得調整回路１３に結合される。アツ
プ／ダウン計数器２２（および利得レベル）が最
高点に達すると、遅延発生器２６がイネーブルと
なる。遅延発生器２６はアツプ計数器であつて、
計数器２２と同様にマスター・クロツクあるいは
安定な可調整のマルチバイブレータ２７に結合さ
れる。遅延発生器２６およびアツプ／ダウン計数
器２２はモトローラ社のMC14156低電力コンプ
リメンタリMOS2進カウンタあるいはその均等物
である。所定の遅延期間の終りにおいて、遅延発
生器２６は、公知のように、メモリスイツチ１８
をトリガしてメモリ回路２０を附勢する。遅延期
間中警報音発生器１７が可能となり、音量利得は
最高レベルにあつて、またアツプスイツチ１０を
「閉結」状態に維持する場合、本装置がメモリモ
ードに切換えられることを使用者に警告する。論
理回路１２に接続された“リセツト”スイツチ２
８が図示されている。このスイツチはメツセージ
が終つたとき受信器の電源の遮断を手動的に可能
とするものである。このスイツチには、また押ボ
タン聴取式（push−to−listen）（警報鳴音後）、
押ボタン監視式（push−to−monitor）あるいは
他の希望の機能を与えることもできる。スイツチ
１０および１１を同時に閉結するようにしさらに
１個のアンドゲートを附加することによりスイツ
チ２８の機能に代えることができることは本考案
の特に関心のあるところである。

第２図は、制御論理回路をさらに詳細に示すも
のである。どの論理回路あるいは論理素子にもい
くつかの等価の構成が存在することはこの技術分
野ではよく知られていることであるから、これは
説明のために意図したものである。

アツプスイツチ１０は分圧回路を介してインバ
ータ回路３０に接続され、また該インバータ回路
３０はノアゲート３１に結合される。同時に、ダ
ウンスイツチ１１は分圧回路を介してインバータ
回路３２に、また該インバータ回路３２はノアゲ
ート３１に結合される。上記両スイツチが簡単な
機械的スイツチならば上記分圧回路は不要であ
る。ノアゲート３１の出力は、遅延発生器２６の
リセツト端子と、またインバータ回路３３を経て
マスタクロツク２７と、ナンドゲート３５と、そ
してノアゲート３６とに結合されている。インバ
ータ回路３０の出力はまたナンドゲート３７に結
合され、その第２の入力は遅延発生器２６の出力
から供給される。ナンドゲート３７の出力はイン
バータ回路３８を経てRSフリツプフロツプ４０
（第１のスイツチング回路）のＳ入力に結合され
る。インバータ回路３２の出力は、また、ナンド
ゲート４１および４２に結合され、後者すなわち
ナンドゲート４２の第２の入力は遅延発生器２６
の出力に結合される。インバータ回路３０の出力
はまたインバータ回路４３を経てノアゲート４５
に結合され、その第２の入力はフリツプフロツプ
４０の出力Ｑから供給される。この出力Ｑは、メ
モリスイツチ１８およびノアゲート４６に結合
し、ノアゲート４６の出力はデコーダおよび表示
器２３に接続される。

インバータ回路３０の出力はまた第２のRSフ
リツプフロツプ４７（第２のスイツチング回路）
のリセツト“Ｒ”入力およびナンドゲート４８に
結合される。アツプ／ダウン計数器２２のQ₁，
Q₂，Q₃，Q₄出力は、４入力ナンドゲート５０を
経てナンドゲート４８の第２の入力に結合され、
該ナンドゲート４８はナンドゲート５１に出力す
る。ナンドゲート５１の出力はインバータ回路５
２を経て、アツプ／ダウン計数器２２のキヤリイ
ン（carry in）入力端子CIに接続される。ナンド
ゲート５１の出力はまたノアゲート３６の第２の
入力に結合され、該ノアゲート３６はナンドゲー
ト５３に出力する。ナンドゲート５３の第２の入
力はインバータ回路５５を経て供給され、そして
ナンドゲート５３の出力は、遅延発生器２６のキ
ヤリインCI入力端子およびインバータ回路５６
を経てナンドゲート５７に結合される。

ナンドゲート４２の出力は、インバータ回路５
８を経てRSフリツプフロツプ４７のセツト入力
Ｓに結合される。フリツプフロツプ４７のＱ出力
はナンドゲート６０に結合され、該ナンドゲート
６０の第２の入力は、リセツトスイツチ２８の分
圧回路よりの入力を有するナンドゲート３５の出
力より与えられる。スイツチ２８はインバータ回
路６１を経てリセツト回路に結合される。ナンド
ゲート６０の出力はインバータ回路６２を経て読
取デコーダ２３のBI入力端子に接続され、また
ナンドゲート４６の第２の入力となる。フリツプ
フロツプ４７のＱ出力はノアゲート６３の入力に
結合され、その第２の入力はフリツプフロツプ４
０のＱ出力より与えられる。ノアゲート６３はナ
ンドゲート５７の第２の入力に出力を与え、該ナ
ンドゲート５７は、オーデオ回路１６のクランプ
端子、およびインバータ回路６５を経て警報音発
生器１７に出力する。フリツプフロツプ４７の
出力はインバータ回路６６を経て電源スイツチ回
路２１に出力する。

アツプ／ダウン計数器２２のQ₁，Q₂，Q₃，Q₄
出力はそれぞれ４個のインバータ回路６７，６
８，７０，７１を経て全部が１個の４入力ナンド
ゲート７２の入力に結合される。ナンドゲート７
２はナンドゲート４１に出力し、ナンドゲート４
１はナンドゲート５１に出力する。ダウンスイツ
チ１１の出力はインバータ回路３２を経てフリツ
プフロツプ４０のリセツトＲ入力に、およびノア
ゲート７３の入力に結合され、該ノアゲート７３
の第２の入力はノアゲート４５の出力より与えら
れる。ノアゲート７３の出力は受信器スケルチ回
路に与えられる。

論理回路の動作に関して、第２図についてさら
に機能的な説明をする。このポケツト呼出器は
“オフ”の状態にあり電源の投入（ターンオン）
機能に必要な回路部分だけ給電されているものと
すると、アツプスイツチ１０を閉じればインバー
タ回路３０の入力は“ロー（low）”となり、こ
れがインバータ回路３０で否定されて“ハイ
（high）”となり、従つてノアゲート３１の一方の
入力は“ハイ”となり、該ノアゲート３１はロー
を出力する。これがインバータ回路３３で否定さ
れて“ハイ”となつてマスタクロツク２７に与え
られこれを動作可能状態とし、零状態にあつたア
ツプ／ダウン計数器２２を附勢する。インバータ
回路３０はまた計数器２２のアツプ／ダウン入力
Ｕ／Ｄを“ハイ”とするから計数器２２はカウン
トの増加を行なう。インバータ回路３０はナンド
ゲート４８の１入力を“ハイ”とし、そして、計
数器は未だ最高レベルにはないので、その出力
Q₁，Q₂，Q₃，Q₄は全部が“ハイ”でなく従つて
ナンドゲート５０の出力は“ハイ”であり、ナン
ドゲート４８の出力は“ロー”で、ナンドゲート
５１の出力は“ハイ”である。このナンドゲート
５１の出力はインバータ回路５２で否定され、
“ロー”となつて計数器２２のキヤリイン入力端
CIに入力し、それで計数器を動作可能とする。
計数器２２の出力はDA変換器２５（第１図参
照）に結合され、DA変換器２５はその出力を利
得調整回路に与えて呼出器（ページヤ）に音量レ
ベルを制御するが、このような回路はこの技術に
おいては多くのものが知られている。アツプスイ
ツチが解放あるいは開放されると、その利得は同
一レベルに維持される。

もし、アツプスイツチ７０が十分長い間閉結状
態に保たれると、計数器２２は予定された最大の
状態に達する。このようになると、計数器２２の
出力Q₁，Q₂，Q₃，Q₄が全部“ハイ”となり従つ
てナンドゲート５０は“ロー”を出力し、ナンド
ゲート４８の出力を“ハイ”とし、ナンドゲート
５１の一方の入力を“ハイ”とする。また、計数
器２２がその最大状態に達すると、計数器２２の
出力Ｑが全部“ハイ”となり従つてインバータ回
路６７，６８，７０および７１はローを出力し、
ナンドゲート７２はハイを出力し、これはナンド
ゲート４１の一方の入力に与えられる。ナンドゲ
ート４１の他方の入力は、ダウンスイツチ１１が
閉じていないので、“ロー”であり、従つてナン
ドゲート４１は“ハイ”を出力し、ナンドゲート
５１の他方の入力に与える。従つてナンドゲート
５１は“ロー”を出力しインバータ回路５２はこ
れを否定して計数器２２のキヤリイン入力端CI
に“ハイ”を与えその最大においてカウントを停
止させる。ナンドゲート５１の出力は“ロー”で
あり、ノアゲート３１の出力は“ロー”であるの
でノアゲート３６の出力は“ハイ”となる。ノア
ゲート３６の出力および遅延発生器２６の否定
（インバータ回路５５による）された出力が両方
共“ハイ”であるので、これ等を２入力とするナ
ンドゲート５３の出力は“ロー”となり、これが
遅延発生器２６のキヤリイン入力端CIに与えら
れる。遅延発生器２６は、アツプ／ダウン入力上
に増加（アツプ）カウントのみを与える定数源を
有し、図示の如く、出力のみが８の２進カウント
値である。勿論、この遅延は、遅延発生器２６の
出力において簡単な回路変更により容易に変更す
ることができる。クロツク入力がマスタクロツク
２７に結合され、プリセツト可能入力は“ロー”
であるから遅延は常に０でスタートする。ノアゲ
ート３１の出力が遅延発生器２６のリセツト端子
に結合され、そして遅延を発生するには、計数器
２２が一つの終端点に達した後も適切なスイツチ
を閉結した状態に維持しなければならないこと、
そして補助的機能を可能とするためには上記スイ
ツチを所定の遅延期間の終了後まで閉結状態に維
持しておかなければならないことを強調したい。

ナンドゲート５３の“ロー”の出力はインバー
タ回路５６を経て“ハイ”としてナンドゲート５
７に結合される。フリツプフロツプ４７および４
０の何れの出力Ｑも“ハイ”でなければ、これは
本ユニツトが「オフ」あるいは「メモリ」モード
にないことを意味するものであるが、ナンドゲー
ト５７の第２の入力は、上記フリツプフロツプ４
０および４７の“ロー”の出力Ｑを２入力とする
ノアゲート６３の“ハイ”の出力である。ナンド
ゲート５７の“ロー”出力は次の条件から生ず
る；アツプスイツチが閉じられていること、最大
の音量レベルに達していること、および遅延期間
が始まつたことである。そうするとインバータ回
路６５は、遅延計数器２６がその所定の最大レベ
ルに達するまで、警報音発生器１７を附勢する。

遅延および警報の期間の終りにおいて、遅延発
生器２６は“ハイ”を出力し、そして、もしアツ
プスイツチ１０がなお閉じられていると、ナンド
ゲート５３は“ハイ”を出力する。このようにな
ると、遅延発生器２６は動作不能状態とされ、ま
たナンドゲート５７は“ハイ”を出力し、警報音
をターンオフする。同時にナンドゲート３７はイ
ンバータ回路３８を経てフリツプフロツプ４０の
セツト“Ｓ”入力端子に“ハイ”を与えてこれを
セツトし、その出力Ｑを“ハイ”としてメモリス
イツチ１８を動作する。メモリスイツチ１８はこ
れによりメモリ回路２０を附勢し、呼情報を蓄積
し、あとで利用する。このようなメモリ回路は本
考案と同じ譲受人に譲渡された米国特許第
3742481号に示されている。

次にメモリモードにある呼出器（ページヤ）に
ついて、第２の動作形態の説明をする。ダウンス
イツチ１１が閉じられると、その出力すなわち、
インバータ回路３２への入力は“ロー”となるの
で、この出力は否定されて“ハイ”となり、これ
がナンドゲート４１に入力し、また、ナンドゲー
ト７２の出力は前記のように“ハイ”でこれが他
方の入力となるのでその出力は“ロー”となり、
この“ロー”出力がナンドゲート５１に入力する
のでその出力は“ハイ”となり、これがインバー
タ回路５２で否定されて“ロー”となつて計数器
２２のキヤリイン入力CIに印加され、計数器２
２は動作可能状態となる。同時にマスタクロツク
２７が附勢され（インバータ回路３２の出力がハ
イとなるので、アツプスイツチ１０を閉じたとき
と同様にノアゲート３１の出力がローとなり、こ
の“ロー”出力がインバータ回路３３で否定さ
れ、“ハイ”となつてマスタクロツク２７に与え
られるため）、計数器２２のアツプ／ダウンは、
減少（ダウン）方向にセツトされ、計数器２２は
減少カウントを開始する。ダウンスイツチはまた
フリツプフロツプ４０をリセツトし、そのＱ出力
が“ロー”となるため、この呼出器（ページヤ）
をメモリモードの範囲外に切換え、「記憶」され
た呼を告知可能とする。

音量レベルはダウンスイツチ１１を閉じること
により希望のレベルにセツトすることができる
が、スイツチ１１を十分長い間閉じたままにする
と、新しいシーケンスが発生する。計数器２２が
その最小値に達すると、ナンドゲート７２は“ロ
ー”をナンドゲート４１へ出力し、ダウンスイツ
チ１１がそれでもなお閉じている場合、ナンドゲ
ート４１は“ハイ”をナンドゲート５１へ出力
し、計数器２２はその計数（カウンテイング）を
停止する。ノアゲート３６はハイをナンドゲート
５３に出力し、遅延発生器２６は計数零の状態に
あるので、ナンドゲート５３は、遅延発生器２６
が増加（アツプ）を開始させることを可能とし、
警報音発生器１７が附勢されるようになるであろ
う。

もし、遅延がその最大値に達したとき、なおダ
ウンスイツチ１１が閉じていれば、遅延発生器２
６および警報音発生器１７は前記と同様に停止さ
れる。フリツプフロツプ４７は、インバータ６６
を介して“ターンオン”に必要でない回路の全部
品に対して電力をターンオフ（遮断）するであろ
う。遅延発生器２６は両スイツチが開かれるとき
はいつでも零にリセツトされる。

別の実施例においては、１つの例外として、ダ
ウンスイツチを遅延期間およびこの期間を越えて
閉じられたままにしておいたとき、ダウンスイツ
チにより電源が切られる回路部分と同じ回路部分
の電源を切るための別のスイツチを電源スイツチ
回路２１に附加することができる。ただし受信器
電源がターンオフされる場合、アツプ／ダウン計
数器２２は電力供給を継続したまゝとする。この
ようにすることにより、使用者は、電源投入時
に、彼の装置を電源遮断時と同一の音量レベルと
することが可能となる。

このように、２個のスイツチのうちの１個を閉
じることに伴つて増加あるいは減少する信号を与
える制御方式を示した。この信号は、例えばオー
デオ利得を調整するのに使用することができる。
信号の最大レベルにおいて遅延期間が始まり、こ
の期間中警報音を生ずる。この遅延の終りにおい
て、同一スイツチが未だ閉じられているとすれ
ば、この制御装置は異る動作モードに切換えられ
る。他のスイツチを閉じれば、被制御装置を正規
動作に復帰させ、制御信号は減少し、例えばオー
デオ利得を減少させる。上記制御信号がその最小
値となると、遅延および警報音発生が始まる。遅
延期間の終りには、警報音は停止し、他のモード
の動作が開始される。このモードは、制御装置の
「電源投入」に必要な部分だけに電力を供給する
「待機」（stant−by）動作であり得る。

警報音発生器は電子的に構成し得るが、また機
械的振動発生器から構成することも可能である。

【図面の簡単な説明】

第１図は本考案を含むシステムのブロツク図、
第２図は本考案による回路の論理図である。 図において、１０……アツプスイツチ、１１…
…ダウンスイツチ、１２……制御用論理回路、１
３……利得調整回路、１５……受信器入力回路、
１６……オーデオ出力回路、１７……警報音発生
器、１８……メモリスイツチ回路、２０……メモ
リ回路、２１……電源スイツチ回路、２２……ア
ツプ／ダウン計数器、２３……デコーダおよび読
取器、２５……DA変換器、２６……遅延発生
器、２７……マスタクロツク、２８……リセツト
スイツチ、｛３０，３２，３３，３８，４３，５
２，５５，５６，５８，６１，６２，６５，６
６，６７，６８，７０，７１｝……インバータ回
路、３１，３６，４５，６３，７３……ノアゲー
ト、｛３５，３７，４１，４２，４６，４８，５
０，５１，５３，５７，６０，７２｝……ナンド
ゲート、４０，４７……フリツプフロツプ。

Claims (1)

【実用新案登録請求の範囲】
1. 第１のスイツチ、第２のスイツチ、および上記
   スイツチに結合され第１および第２のスイツチの
   附勢にそれぞれ応答してアツプおよびダウン計数
   を行なう第１の計数器、を具備し、第１および第
   ２のスイツチング回路は、第１の計数器に結合さ
   れ、上記第１の計数器の出力に応答して制御信号
   を与えるものであり、第２の計数器は、スイツチ
   ング回路および上記第１および第２のスイツチに
   結合され、第１の計数器が前に選択された状態に
   ある間第１および第２のスイツチのうちの１個の
   増加カウントに応答して能動化されるようなさ
   れ、信号音発生装置は、上記スイツチング回路に
   結合され第２の計数器の附勢に応答して可能とな
   され、第１のスイツチング回路は第１のスイツチ
   および上記第２の計数器の出力に結合されて第１
   のスイツチの附勢と第２の計数器の所定の状態と
   の同時発生に応答して第１の補助信号を与え、第
   ２のスイツチング回路は、第２のスイツチおよび
   第２の計数器の出力に結合され、第２のスイツチ
   の附勢と第２の計数器の前に選択された状態との
   同時発生に応答して第２の補助信号を与えるよう
   なされたことを特徴とするデイジタル電子制御装
   置。