JPS6342852B2 - - Google Patents
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- JPS6342852B2 JPS6342852B2 JP7425581A JP7425581A JPS6342852B2 JP S6342852 B2 JPS6342852 B2 JP S6342852B2 JP 7425581 A JP7425581 A JP 7425581A JP 7425581 A JP7425581 A JP 7425581A JP S6342852 B2 JPS6342852 B2 JP S6342852B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】
本発明は金−錫共晶ボンデイングによりICを
実装する回路基板構造の改良に関する。
実装する回路基板構造の改良に関する。
従来ICのボンデイング法としては金Au線又は
アルミニウム線を用いてICと基板をつなげる方
法、いわゆるワイヤーボンデイング方式が主流で
あつた。
アルミニウム線を用いてICと基板をつなげる方
法、いわゆるワイヤーボンデイング方式が主流で
あつた。
この方法は、ボンデイングに要する時間が、早
いもので一本0.3秒を要し、例えばデジタル時計
の様に多機能を有するICは50〜80本のボンデイ
ングが必要とされる。
いもので一本0.3秒を要し、例えばデジタル時計
の様に多機能を有するICは50〜80本のボンデイ
ングが必要とされる。
この場合、一個のICをボンデイングするのに
15〜24秒の時間がかかり、更にAu線が一本0.5円
するので、Au線だけでも25〜40円と非常に高価
であつた。
15〜24秒の時間がかかり、更にAu線が一本0.5円
するので、Au線だけでも25〜40円と非常に高価
であつた。
その他、実装容積が大きく、小型、薄型を要求
される時計、電卓等においては、大きな欠点であ
つた。
される時計、電卓等においては、大きな欠点であ
つた。
近年、上記方法に代つて、ICと基板とを直接
ボンデイングする方法、いわゆるミニモツド方式
が開発されてきた。
ボンデイングする方法、いわゆるミニモツド方式
が開発されてきた。
第１図は、従来技術及び本発明を説明するため
の、ミニモツド方式の回路実装に使用する電子時
計用回路基板の一般的な平面図であり、回路基板
１は、厚さ125μｍ程度のポリイミドよりなるフ
レキシブルシート２に、IC３を収納するための
デバイスホール２ａの穴抜きをしたのち銅箔４を
接着し、該銅箔４をエツチング加工によつてIC
３をボンデイングするためのフインガー４ａ、液
晶等の表示素子を、コネクターを介して接続する
ための接続用電極４ｂ、水晶振動子等の電子素子
を接続するためのエレメント端子４ｃを形成す
る。
の、ミニモツド方式の回路実装に使用する電子時
計用回路基板の一般的な平面図であり、回路基板
１は、厚さ125μｍ程度のポリイミドよりなるフ
レキシブルシート２に、IC３を収納するための
デバイスホール２ａの穴抜きをしたのち銅箔４を
接着し、該銅箔４をエツチング加工によつてIC
３をボンデイングするためのフインガー４ａ、液
晶等の表示素子を、コネクターを介して接続する
ための接続用電極４ｂ、水晶振動子等の電子素子
を接続するためのエレメント端子４ｃを形成す
る。
次に上記工程によつてパターン化された銅箔３
の表面処理を行うが、各部の表面条件としては、
後述するごとくIC３に形成された金Auバンプと
金−錫共晶を行うフインガー４ａの表面は、錫
Snが必要条件であり、又表示素子を接続するた
めの接触端子となる接続用電極４ｂの表面は金
Auが望ましいとされている。
の表面処理を行うが、各部の表面条件としては、
後述するごとくIC３に形成された金Auバンプと
金−錫共晶を行うフインガー４ａの表面は、錫
Snが必要条件であり、又表示素子を接続するた
めの接触端子となる接続用電極４ｂの表面は金
Auが望ましいとされている。
しかるに従来は、銅箔４の全面にSnメツキを
行つたのちに、接続用電極等の必要な部分に、
Auの部分メツキを行つていた。しかしこの方式
は、各部の表面条件を最適に保つことが出来ると
いう利点が有る反面、複雑な装置を必要とし工数
のかかる部分メツキを必要とするという欠点があ
り、又フインガー４ａ表面のSnの品質、膜厚の
管理が非常に厳しく、例えばSnメツキ後の管理
が悪いと、表面が酸化されることによりボンデイ
ング性が悪くなつて高価なICの歩留りを低下さ
せるという欠点があつた。
行つたのちに、接続用電極等の必要な部分に、
Auの部分メツキを行つていた。しかしこの方式
は、各部の表面条件を最適に保つことが出来ると
いう利点が有る反面、複雑な装置を必要とし工数
のかかる部分メツキを必要とするという欠点があ
り、又フインガー４ａ表面のSnの品質、膜厚の
管理が非常に厳しく、例えばSnメツキ後の管理
が悪いと、表面が酸化されることによりボンデイ
ング性が悪くなつて高価なICの歩留りを低下さ
せるという欠点があつた。
従来の他の方法として一番多く採用されている
のが回路基板の銅箔によつて形成される全パター
ン表面に錫メツキを行い、次にIC接続用フイン
ガー部の錫とICの金バンプとを、熱加圧して先
にボンデイングをする。しかるのちにIC及び接
続用フインガーの１部を樹脂封止してから、金メ
ツキを付けるのが一般的な方法であつた。
のが回路基板の銅箔によつて形成される全パター
ン表面に錫メツキを行い、次にIC接続用フイン
ガー部の錫とICの金バンプとを、熱加圧して先
にボンデイングをする。しかるのちにIC及び接
続用フインガーの１部を樹脂封止してから、金メ
ツキを付けるのが一般的な方法であつた。
この方法は、IC実装途中でメツキ工程を再び
通過するため、メツキに必要な諸薬品を再び基板
が吸収してしまうことや、樹脂封止が不完全だと
たちまちメツキがICに付着したり、メツキ液が
ICに浸透したりして、耐湿特性を著しく低下せ
しめ、もしくは、ICの実装の歩留を低下させる
事が知られている。
通過するため、メツキに必要な諸薬品を再び基板
が吸収してしまうことや、樹脂封止が不完全だと
たちまちメツキがICに付着したり、メツキ液が
ICに浸透したりして、耐湿特性を著しく低下せ
しめ、もしくは、ICの実装の歩留を低下させる
事が知られている。
さらに従来の他の方法は、必要な部分にそれぞ
れ部分金メツキ、部分錫メツキを行う理想的な方
法だがこの部分メツキを行うためのマスクがいわ
ゆるケミカルマスク法と呼ばれるものでメツキを
付ける箇所以外を樹脂コートする手法である。こ
の方法も各部分メツキごとに樹脂コートと樹脂コ
ート剥離を交互に繰り返すために、IC接続用フ
インガーを損傷させるだけでなく、樹脂コートが
メツキに残査したりして、良質のメツキを得るこ
とが困難であつた。
れ部分金メツキ、部分錫メツキを行う理想的な方
法だがこの部分メツキを行うためのマスクがいわ
ゆるケミカルマスク法と呼ばれるものでメツキを
付ける箇所以外を樹脂コートする手法である。こ
の方法も各部分メツキごとに樹脂コートと樹脂コ
ート剥離を交互に繰り返すために、IC接続用フ
インガーを損傷させるだけでなく、樹脂コートが
メツキに残査したりして、良質のメツキを得るこ
とが困難であつた。
更に他の方法では、メツキを付けない箇所を樹
脂コートする換りに、シリコンゴムで圧着するい
わゆるモジユールマスク法と呼ばれる方法があ
る。この方法においては、工数の面では、前記ケ
ミカルマスク法に比べて、大きなメリツトを有す
るが、部分金メツキ工程において、シリコンゴム
マスクに付着したメツキ液が銅箔面のままのIC
接続用フインガー部に付着して、いわゆるイオン
の置換作用により、金の極薄膜が析出してしまう
事が明きらかになつているうえに、薬品工程を通
過する間に銅箔むき出しのIC接続用フインガー
は酸化し易く、汚染されやすい状態である。
脂コートする換りに、シリコンゴムで圧着するい
わゆるモジユールマスク法と呼ばれる方法があ
る。この方法においては、工数の面では、前記ケ
ミカルマスク法に比べて、大きなメリツトを有す
るが、部分金メツキ工程において、シリコンゴム
マスクに付着したメツキ液が銅箔面のままのIC
接続用フインガー部に付着して、いわゆるイオン
の置換作用により、金の極薄膜が析出してしまう
事が明きらかになつているうえに、薬品工程を通
過する間に銅箔むき出しのIC接続用フインガー
は酸化し易く、汚染されやすい状態である。
そしてこのような酸化又は汚染された表面状態
のフインガーの上に錫メツキを施こした場合、錫
メツキの密着力は悪くしかも良好なボンダビリテ
イーを示さないメツキ状態であることが知られて
いる。
のフインガーの上に錫メツキを施こした場合、錫
メツキの密着力は悪くしかも良好なボンダビリテ
イーを示さないメツキ状態であることが知られて
いる。
本発明の目的は、上記欠点を解決し、生産性が
高くしかも良質のメツキが得られ、生産歩留の高
いICの実装方法が可能な回路基板構造を提供す
ることである。
高くしかも良質のメツキが得られ、生産歩留の高
いICの実装方法が可能な回路基板構造を提供す
ることである。
以下第１図及び第２図により本発明の実施例を
説明する。第２図は、第１図に示す回路基板１の
Ａ−Ａ断面の部分拡大図であり、回路基板１の銅
箔４によつて形成される全パターン表面には、
0.4〜0.5μｍの金−錫合金層５がメツキ形成され
ている。一方IC３の各接続電極部には、高さ20μ
ｍのAuバンプ７が形成されており、該Auバンプ
７と、フインガー４ａとを、温度480℃〜550℃、
圧力60ｇ／本の条件にて0.3〜0.5秒間、熱加圧す
ると、フインガー４ａの金−錫合金層５が、IC
３側のAuバンプ７に拡散することにより、Au−
Sn合金が形成され、フインガー４ａとIC３とが
強力にボンデイングされる。又回路基板１におけ
る接続用電極４ｂの表面も、金−錫合金層５を形
成しているため、耐蝕性もあり、半田のヌレ性も
良く、更に接触抵抗の条件も安定し、いわゆる表
示素子との接続条件も良好に保つ事が可能となつ
た。
説明する。第２図は、第１図に示す回路基板１の
Ａ−Ａ断面の部分拡大図であり、回路基板１の銅
箔４によつて形成される全パターン表面には、
0.4〜0.5μｍの金−錫合金層５がメツキ形成され
ている。一方IC３の各接続電極部には、高さ20μ
ｍのAuバンプ７が形成されており、該Auバンプ
７と、フインガー４ａとを、温度480℃〜550℃、
圧力60ｇ／本の条件にて0.3〜0.5秒間、熱加圧す
ると、フインガー４ａの金−錫合金層５が、IC
３側のAuバンプ７に拡散することにより、Au−
Sn合金が形成され、フインガー４ａとIC３とが
強力にボンデイングされる。又回路基板１におけ
る接続用電極４ｂの表面も、金−錫合金層５を形
成しているため、耐蝕性もあり、半田のヌレ性も
良く、更に接触抵抗の条件も安定し、いわゆる表
示素子との接続条件も良好に保つ事が可能となつ
た。
尚本発明の金−錫合金メツキは、合金メツキ浴
による１工程にて処理されるため、生産性の良い
事はいうまでもない。本実施例の合金メツキ浴で
は金対錫の組成比は１対５から３対５位が最適で
MAX1：１迄可能であつた。
による１工程にて処理されるため、生産性の良い
事はいうまでもない。本実施例の合金メツキ浴で
は金対錫の組成比は１対５から３対５位が最適で
MAX1：１迄可能であつた。
上記の如く、本発明の回路基板構造は回路基板
上のパターンに対して、IC接続用フインガー及
び表示素子との接続用電極を含めて全面に金−錫
の合金メツキを施すだけでよく、部分金メツキと
いう複雑な装置及び手法を必要としないために、
製造工程上大なる利点が有り、更に、ICのボン
デイング、樹脂封止後再びメツキ工程を通る事も
ないため製造工程上においてはもち論のこと、耐
湿特性においても全くの不安もなく、密着性の良
い安定したIC接続用フインガーと、表示素子と
の接続用電極とを同時に形成出来るため、低コス
トな回路実装構造を得る事が出来る。
上のパターンに対して、IC接続用フインガー及
び表示素子との接続用電極を含めて全面に金−錫
の合金メツキを施すだけでよく、部分金メツキと
いう複雑な装置及び手法を必要としないために、
製造工程上大なる利点が有り、更に、ICのボン
デイング、樹脂封止後再びメツキ工程を通る事も
ないため製造工程上においてはもち論のこと、耐
湿特性においても全くの不安もなく、密着性の良
い安定したIC接続用フインガーと、表示素子と
の接続用電極とを同時に形成出来るため、低コス
トな回路実装構造を得る事が出来る。
さらに、本発明によれば、ボンデイング時の条
件が、安定化されてIC実装の歩留りが向上し、
さらにボンデイング後の苛酷な温度及び温度条件
に対する信頼性が向上する等多くの効果を有す
る。
件が、安定化されてIC実装の歩留りが向上し、
さらにボンデイング後の苛酷な温度及び温度条件
に対する信頼性が向上する等多くの効果を有す
る。
第１図は従来技術及び本発明を説明するための
回路基板の一般的な平面図、第２図は、第１図の
Ａ−Ａ断面図である。 １……回路基板、２……ポリイミドフイルム、
３……IC、４ａ……フインガー、４ｂ……接続
用電極、５……金−錫合金層、７……金バンプ。
回路基板の一般的な平面図、第２図は、第１図の
Ａ−Ａ断面図である。 １……回路基板、２……ポリイミドフイルム、
３……IC、４ａ……フインガー、４ｂ……接続
用電極、５……金−錫合金層、７……金バンプ。
Claims (1)
- １ IC接続用のフインガーと表示素子等の接続
を行うための接続電極を有する回路基板を備え、
前記フインガーとICに設けられたバンプとを金
−錫共晶によりボンデイングしてなる回路実装に
於いて、前記回路基板上のフインガー及び接続電
極に金−錫合金メツキを施したことを特徴とする
回路基板構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7425581A JPS57190341A (en) | 1981-05-19 | 1981-05-19 | Circuit borad composition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7425581A JPS57190341A (en) | 1981-05-19 | 1981-05-19 | Circuit borad composition |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57190341A JPS57190341A (en) | 1982-11-22 |
| JPS6342852B2 true JPS6342852B2 (ja) | 1988-08-25 |
Family
ID=13541854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7425581A Granted JPS57190341A (en) | 1981-05-19 | 1981-05-19 | Circuit borad composition |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57190341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016526797A (ja) * | 2013-07-03 | 2016-09-05 | コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． | メタライゼーション層の下に応力緩和層を有するｌｅｄ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208186A (en) * | 1989-02-09 | 1993-05-04 | National Semiconductor Corporation | Process for reflow bonding of bumps in IC devices |
| US5038195A (en) * | 1990-02-09 | 1991-08-06 | Ibm | Composition and coating to prevent current induced electrochemical dendrite formation between conductors on dielectric substrate |
| JP3420917B2 (ja) | 1997-09-08 | 2003-06-30 | 富士通株式会社 | 半導体装置 |
-
1981
- 1981-05-19 JP JP7425581A patent/JPS57190341A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016526797A (ja) * | 2013-07-03 | 2016-09-05 | コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． | メタライゼーション層の下に応力緩和層を有するｌｅｄ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57190341A (en) | 1982-11-22 |
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