JPS6342214A - バイポ−ラ論理回路 - Google Patents
バイポ−ラ論理回路Info
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- JPS6342214A JPS6342214A JP61186650A JP18665086A JPS6342214A JP S6342214 A JPS6342214 A JP S6342214A JP 61186650 A JP61186650 A JP 61186650A JP 18665086 A JP18665086 A JP 18665086A JP S6342214 A JPS6342214 A JP S6342214A
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- JP
- Japan
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- transistor
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- output control
- signal line
- emitter
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- Pending
Links
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 210000003734 kidney Anatomy 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バイポーラ論理回路である、例えばＬＳＴ
ＴＬの出力回路に関するものである。
ＴＬの出力回路に関するものである。
従来、ＬＳＴＴＬの出力回路としては、例えば第２図に
示すもの「８５年三菱半導体データブックバイポーラデ
ィジタルＩＣ＜ＬＳＴＴＬ＞編２−３５０頁」が知られ
ている０図において、１は高電位電源用端子、２は低電
位電源用端子、３は出力端子、４は出力制御信号線、５
はベースが入力に、コレクタが抵抗１５を介して高電位
電源用端子ｌに接続されたショットキクランプドｎｐｎ
ｔ−ランジスタ（以下５ＢＤｎｐｎＴｒと記す）である
第１のトランジスタ、６はアノードが第１のトランジス
タ５のエミッタに、カソードが低電位電源用端子２に接
続されたｐｎダイオード、７はベースが第１のトランジ
スタ５の１１．・フタζ”、−７１，、、、＝フタが抵
抗１６を介し２て高電位電源用端子１乙、二接檜８．゛
５れたＳ Ｂ Ｄ ｎ ｌ：１ ｎ Ｔ ｒである第２
の１−ランジスタ、８はベー＝−スが第２のトランジス
タ７のエミッタに、エミッタが低電位電源用端子２に、
二ｉレクタが出力端子３ｔこ接続された５ＢＤｎｐｎＴ
ｒである第３のトランジスタ、９はべ−・スが第２のト
ランジスタ７のコレクタに、１７レクタが抵抗１７を介
１〜で高電位電源用端子１に接続されたＳ Ｂ Ｄ ｎ
ｐ ｎＴｒである第４のトランジスタ、１０はベース
が第４のトランジスタ９のエミッタに、コ！ノクタが第
４のト・ランジスタ９のコレクタに、エミッタが出力端
子３に接続されたｎｐｒｘ）ランジスタである第５のト
ランジスタ、１１ばアノ−・ドが第４のｌ・ランジスタ
９のエミッタに５、カソードが第２のトランジスタ７の
コレクタに接続された第１のショットキダイオード、１
２ばアノードが第２のトランジスタ７のベースに、カソ
ードが出力制御信号線４に接続された第２のシ＊ −／
）キダイオー・ド、１３はアノードが第４のトランジ
スタ９のベースＵ゛、カソードが出力制ｉ’ｆｌｌ （
へ腎新ｌ・東に１多硫、５れｔ、・第３のシ２．ノド桟
゛グイオー・ド、１４は・・、−スが１床面１９Ｇ介（
，７て第３の１−ランジスタ８のベース（工、゛コｉノ
クタが抵抗２０を介して第３のトランジスタ８のべ・−
スに接続されたＳ Ｂ Ｉ’、’、） ｎ ｐ ｎ Ｔ
１−である第６のトランジスタ、１８は第４のトラン
ジスタ９のエニミノタと低電位電源用端子２間に接続さ
れた抵抗である。
示すもの「８５年三菱半導体データブックバイポーラデ
ィジタルＩＣ＜ＬＳＴＴＬ＞編２−３５０頁」が知られ
ている０図において、１は高電位電源用端子、２は低電
位電源用端子、３は出力端子、４は出力制御信号線、５
はベースが入力に、コレクタが抵抗１５を介して高電位
電源用端子ｌに接続されたショットキクランプドｎｐｎ
ｔ−ランジスタ（以下５ＢＤｎｐｎＴｒと記す）である
第１のトランジスタ、６はアノードが第１のトランジス
タ５のエミッタに、カソードが低電位電源用端子２に接
続されたｐｎダイオード、７はベースが第１のトランジ
スタ５の１１．・フタζ”、−７１，、、、＝フタが抵
抗１６を介し２て高電位電源用端子１乙、二接檜８．゛
５れたＳ Ｂ Ｄ ｎ ｌ：１ ｎ Ｔ ｒである第２
の１−ランジスタ、８はベー＝−スが第２のトランジス
タ７のエミッタに、エミッタが低電位電源用端子２に、
二ｉレクタが出力端子３ｔこ接続された５ＢＤｎｐｎＴ
ｒである第３のトランジスタ、９はべ−・スが第２のト
ランジスタ７のコレクタに、１７レクタが抵抗１７を介
１〜で高電位電源用端子１に接続されたＳ Ｂ Ｄ ｎ
ｐ ｎＴｒである第４のトランジスタ、１０はベース
が第４のトランジスタ９のエミッタに、コ！ノクタが第
４のト・ランジスタ９のコレクタに、エミッタが出力端
子３に接続されたｎｐｒｘ）ランジスタである第５のト
ランジスタ、１１ばアノ−・ドが第４のｌ・ランジスタ
９のエミッタに５、カソードが第２のトランジスタ７の
コレクタに接続された第１のショットキダイオード、１
２ばアノードが第２のトランジスタ７のベースに、カソ
ードが出力制御信号線４に接続された第２のシ＊ −／
）キダイオー・ド、１３はアノードが第４のトランジ
スタ９のベースＵ゛、カソードが出力制ｉ’ｆｌｌ （
へ腎新ｌ・東に１多硫、５れｔ、・第３のシ２．ノド桟
゛グイオー・ド、１４は・・、−スが１床面１９Ｇ介（
，７て第３の１−ランジスタ８のベース（工、゛コｉノ
クタが抵抗２０を介して第３のトランジスタ８のべ・−
スに接続されたＳ Ｂ Ｉ’、’、） ｎ ｐ ｎ Ｔ
１−である第６のトランジスタ、１８は第４のトラン
ジスタ９のエニミノタと低電位電源用端子２間に接続さ
れた抵抗である。
次にＶ】作（７，″、ついて説明づ゛る１、まず出力制
御信号線４がχ（”状態にあるときは１．第１Ｑ）トラ
ンジスタ５はベース−７め入力により４ ｉｆｆ又は非
導通状態ノニｔ（す、それ乙ご応（、って第２のトラン
ジスタ７及び第３トランジスタ８が非）５通又は導通１
． 、、出力端子３はＩ］”又は“Ｌ、″状態となる。
御信号線４がχ（”状態にあるときは１．第１Ｑ）トラ
ンジスタ５はベース−７め入力により４ ｉｆｆ又は非
導通状態ノニｔ（す、それ乙ご応（、って第２のトラン
ジスタ７及び第３トランジスタ８が非）５通又は導通１
． 、、出力端子３はＩ］”又は“Ｌ、″状態となる。
一方１．出力制御信号綿・♂が゛Ｌ′状ｍ■に＾ｅ定さ
れると、第１のトランジスタ５の導通又は非導通状態に
かかわらず、第２のショットキダイオード１２及び第３
のショットキダイオード１３を通（、；で出力制御信号
線４乙１゛電流が？Ａ２れろため１、第２のトランジス
タ７及び第４のトランジスタ９はそのベース電位が低下
して共に非導通状態となり、出力端子３は高インピーダ
ンス状態となる。
れると、第１のトランジスタ５の導通又は非導通状態に
かかわらず、第２のショットキダイオード１２及び第３
のショットキダイオード１３を通（、；で出力制御信号
線４乙１゛電流が？Ａ２れろため１、第２のトランジス
タ７及び第４のトランジスタ９はそのベース電位が低下
して共に非導通状態となり、出力端子３は高インピーダ
ンス状態となる。
従来の回路は以りのよ・うに構成されており、出力端子
３を高インピーダンス状態にするために、第２及び第４
のトランジスタ７．９のべ・−スをそれぞれ第２のシｉ
ノ）キダイオード１２及び第３のショットキダイオー
ド１３を介して出力制御信号線４と接続しているので、
回路構成に用いる素子数、配線数が多くなり１４回路構
成が複雑になるという問題点があった。
３を高インピーダンス状態にするために、第２及び第４
のトランジスタ７．９のべ・−スをそれぞれ第２のシｉ
ノ）キダイオード１２及び第３のショットキダイオー
ド１３を介して出力制御信号線４と接続しているので、
回路構成に用いる素子数、配線数が多くなり１４回路構
成が複雑になるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、従来回路に比して少ない素子数、配線数によ
り従来回路と同等の機能を有するバイポーラ論理回路を
得ることを目的とする。
たもので、従来回路に比して少ない素子数、配線数によ
り従来回路と同等の機能を有するバイポーラ論理回路を
得ることを目的とする。
この発明に係るバイポーラ論理回路は、第２のトランジ
スタに第１．第２の２本のエミッタを有するものを用い
、第１のエミッタは第３のトランジスタのベー・スに接
続し１．第２のエミソタイ青（−１力制御信腎・腺（１
，−接続するようにしたものである。
スタに第１．第２の２本のエミッタを有するものを用い
、第１のエミッタは第３のトランジスタのベー・スに接
続し１．第２のエミソタイ青（−１力制御信腎・腺（１
，−接続するようにしたものである。
〔作用］
この発明においては、第２のトランジスタは２本のエミ
ッタを有し、一方が出力制御信号綿に接続されているの
で、出力側＠信号線を“Ｉ、”状態にすると、第１のト
ランジスタの導通、非導１通状ＢＧこかかわらず、上記
第２のトランジスタは導通して電流９は出力制御信号線
に流れ、第３の１−ランジスタが非導通状態となるとと
もに上記第２のトランジスタのコレクタ電位が低下し、
出力ダーリントントランジスタが非導通状態となって出
力端子は高インピーダンス状態となる、 〔実施例〕 以下７４、−の発明の一実施例を図について説明する。
ッタを有し、一方が出力制御信号綿に接続されているの
で、出力側＠信号線を“Ｉ、”状態にすると、第１のト
ランジスタの導通、非導１通状ＢＧこかかわらず、上記
第２のトランジスタは導通して電流９は出力制御信号線
に流れ、第３の１−ランジスタが非導通状態となるとと
もに上記第２のトランジスタのコレクタ電位が低下し、
出力ダーリントントランジスタが非導通状態となって出
力端子は高インピーダンス状態となる、 〔実施例〕 以下７４、−の発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるバイポーラ論理回路
を示し、図において、１〜６．８・〜１１は第２図と同
じものを示＋、、７ａは第１．第２の２本のエミッタを
有し、第１のエミッタが第３のトランジスタ８のベース
に、第２のエミッタが出力制御信号線４に接続された５
ＢＤｎｐ ｎＴｒである第２のトランジスタである。
を示し、図において、１〜６．８・〜１１は第２図と同
じものを示＋、、７ａは第１．第２の２本のエミッタを
有し、第１のエミッタが第３のトランジスタ８のベース
に、第２のエミッタが出力制御信号線４に接続された５
ＢＤｎｐ ｎＴｒである第２のトランジスタである。
次に、動作について説明する。
まず出力制御信号線４が“Ｈ”状態にある時は、第１の
トランジスタ５のベースへの入力により、該第１のトラ
ンジスタ５は導通又は非導通状態となり、それに応じて
第２のトランジスタ７ａ及び第３のトランジスタ８は非
導通又は導通し、出力端子３は“Ｈ”又は″Ｌ゛状態と
なる。
トランジスタ５のベースへの入力により、該第１のトラ
ンジスタ５は導通又は非導通状態となり、それに応じて
第２のトランジスタ７ａ及び第３のトランジスタ８は非
導通又は導通し、出力端子３は“Ｈ”又は″Ｌ゛状態と
なる。
一方、出力制御信号線４が“Ｌ”状態に設定されると、
上記第２のトランジスタ７ａは、その第２のエミッタが
出力制御信号線４に接続されているため、第１のトラン
ジスタ５の導通、非導通状態にかかわらず常に導通状態
となり、電流は出力制御信号線４に流れる。これにより
第３のトランジスタ８が非導通状態となるとともに上記
第２のトランジスタ７ａのコレクタ電位が低下し、第４
のトランジスタ９及び第５のトランジスタｌＯが非導通
状態となる。この結果、出力端子３は高インピーダンス
状態となる。
上記第２のトランジスタ７ａは、その第２のエミッタが
出力制御信号線４に接続されているため、第１のトラン
ジスタ５の導通、非導通状態にかかわらず常に導通状態
となり、電流は出力制御信号線４に流れる。これにより
第３のトランジスタ８が非導通状態となるとともに上記
第２のトランジスタ７ａのコレクタ電位が低下し、第４
のトランジスタ９及び第５のトランジスタｌＯが非導通
状態となる。この結果、出力端子３は高インピーダンス
状態となる。
このように本実施例回路では、第２図に示す従来回路に
比し第２．第３のショットキダイオードがないため、回
路構成に用いる素子数、配線数を従来回路に比べて少な
くでき、回路構成を簡略化することができる。
比し第２．第３のショットキダイオードがないため、回
路構成に用いる素子数、配線数を従来回路に比べて少な
くでき、回路構成を簡略化することができる。
以上のように、この発明に係るバイポーラ論理回路によ
れば、第２のトランジスタに第１．第２の２本のエミッ
タを有するものを用い、第１のエミッタは第３のトラン
ジスタのベースに接続し、第２のエミッタを出力制御信
号線に接続するようにしたので、従来回路に比べて素子
数、配線数が少なく回路構成の簡単なバイポーラ論理回
路を得ることができる。
れば、第２のトランジスタに第１．第２の２本のエミッ
タを有するものを用い、第１のエミッタは第３のトラン
ジスタのベースに接続し、第２のエミッタを出力制御信
号線に接続するようにしたので、従来回路に比べて素子
数、配線数が少なく回路構成の簡単なバイポーラ論理回
路を得ることができる。
第１図はこの発明の一実施例によるバイポーラ論理回路
を示す回路図、第２図は従来のバイポーラ論理回路の一
例であるＬＳＴＴＬの出力回路を示す回路図である。 図において、１は高電位電源用端子、２は低電位電源用
端子、４は出力制御信号線、５は第１のトランジスタ、
６はｐｎダイオード、７ａは第２のトランジスタ、８は
第３のトランジスタ、９は第４のトランジスタ、１０は
第５のトランジスタである。 なお図中同一符号は同−又は相当部分を示す。
を示す回路図、第２図は従来のバイポーラ論理回路の一
例であるＬＳＴＴＬの出力回路を示す回路図である。 図において、１は高電位電源用端子、２は低電位電源用
端子、４は出力制御信号線、５は第１のトランジスタ、
６はｐｎダイオード、７ａは第２のトランジスタ、８は
第３のトランジスタ、９は第４のトランジスタ、１０は
第５のトランジスタである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）高電位電源と低電位電源との間に直列に接続され
た出力ダーリントントランジスタ及び第３のトランジス
タと、 コレクタが抵抗を介して高電位電源に、かつ上記出力ダ
ーリントントランジスタのベースに接続され、第１のエ
ミッタが上記第３のトランジスタのベースに接続された
第２のトランジスタと、ベースが入力に、コレクタが抵
抗を介して高電位電源に、かつ上記第２のトランジスタ
のベースに接続された第１のトランジスタと、 アノードが該第１のトランジスタのエミッタに、カソー
ドが低電位電源に接続されたダイオードとを備え、 上記第２のトランジスタの第２のエミッタが出力制御信
号線に接続されているバイポーラ論理回路において、 出力制御信号がハイのとき本来の回路動作を行ない、ロ
ウのとき出力が高インピーダンス状態となることを特徴
とするバイポーラ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186650A JPS6342214A (ja) | 1986-08-07 | 1986-08-07 | バイポ−ラ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186650A JPS6342214A (ja) | 1986-08-07 | 1986-08-07 | バイポ−ラ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6342214A true JPS6342214A (ja) | 1988-02-23 |
Family
ID=16192287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186650A Pending JPS6342214A (ja) | 1986-08-07 | 1986-08-07 | バイポ−ラ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6342214A (ja) |
-
1986
- 1986-08-07 JP JP61186650A patent/JPS6342214A/ja active Pending
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