JPS6341269B2 - - Google Patents
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- Publication number
- JPS6341269B2 JPS6341269B2 JP57125006A JP12500682A JPS6341269B2 JP S6341269 B2 JPS6341269 B2 JP S6341269B2 JP 57125006 A JP57125006 A JP 57125006A JP 12500682 A JP12500682 A JP 12500682A JP S6341269 B2 JPS6341269 B2 JP S6341269B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- encoding
- encoded
- buffer memory
- unit
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
本発明はフアクシミリ等の画像処理装置におけ
る符号化処理装置に関する。
る符号化処理装置に関する。
例えば、最近のフアクシミリにおいては、ラン
レングス符号化装置に入力されるデータは、スキ
ヤナだけでなく計算機や他のフアクシミリ装置等
からも入力され、これらの装置がデータ入力待ち
状態に陥るのを防ぐため、符号化装置の処理の高
速が要求されている。
レングス符号化装置に入力されるデータは、スキ
ヤナだけでなく計算機や他のフアクシミリ装置等
からも入力され、これらの装置がデータ入力待ち
状態に陥るのを防ぐため、符号化装置の処理の高
速が要求されている。
この符号化装置の処理を高速化するための方式
として、従来から以下に述べる２つの方式が知ら
れている。
として、従来から以下に述べる２つの方式が知ら
れている。
その１つは、１単位分のデータ（フアクシミリ
では１ライン分のデータに相当）を符号化中に、
その符号化データビツト数が符号化前の１単位分
のビツト数をオーバーしたときには符号化を中止
し、その単位は符号化前データをそのまま出力す
る方式である。他は符号化を行なう前に１単位分
のデータ毎のライン数（白黒変化点数）を計算
し、ある一定数以上のときは符号化しないで出力
する方式である。
では１ライン分のデータに相当）を符号化中に、
その符号化データビツト数が符号化前の１単位分
のビツト数をオーバーしたときには符号化を中止
し、その単位は符号化前データをそのまま出力す
る方式である。他は符号化を行なう前に１単位分
のデータ毎のライン数（白黒変化点数）を計算
し、ある一定数以上のときは符号化しないで出力
する方式である。
これら方式によれば、例えばフアクシミリの場
合、符号化前１ライン2048ビツトのデータがMH
符号化方式による符号化後32〜9236ビツトのデー
タとなるところを全て2048ビツト以下に抑えるこ
とができ、処理の高速化が達成される。
合、符号化前１ライン2048ビツトのデータがMH
符号化方式による符号化後32〜9236ビツトのデー
タとなるところを全て2048ビツト以下に抑えるこ
とができ、処理の高速化が達成される。
しかし、上記従来方式によると、前者の場合は
符号化の必要のないものまで符号化しなければな
らないことから、また後者の場合はライン数の計
数が必要となることから、いずれも処理が複雑化
し、その分処理時間が長くなる上、装置自体の構
成も複雑化する等の欠点がある。
符号化の必要のないものまで符号化しなければな
らないことから、また後者の場合はライン数の計
数が必要となることから、いずれも処理が複雑化
し、その分処理時間が長くなる上、装置自体の構
成も複雑化する等の欠点がある。
本発明は上記従来技術の欠点を除き、処理を簡
単にして高速符号化処理を可能とし、スキヤナ等
データ発生装置のデータ入力待ち状態をなくすこ
とのできる符号化処理装置を提供することを目的
とする。
単にして高速符号化処理を可能とし、スキヤナ等
データ発生装置のデータ入力待ち状態をなくすこ
とのできる符号化処理装置を提供することを目的
とする。
このため、本発明は符号化前のデータを蓄える
バツフアメモリを設け、符号化装置での符号化処
理の遅れにより、前記バツフアメモリに蓄えられ
る符号化前のデータ量が増し、所定量を超えた場
合は符号化を止めそのまま出力するようにしたこ
とを特徴とする。
バツフアメモリを設け、符号化装置での符号化処
理の遅れにより、前記バツフアメモリに蓄えられ
る符号化前のデータ量が増し、所定量を超えた場
合は符号化を止めそのまま出力するようにしたこ
とを特徴とする。
以下、本発明の実施例を図面を参照して説明す
る。
る。
図は本発明の一実施例に係わる符号化処理装置
の構成図で、１はシリアルに入力する被符号化デ
ータをパラレルに変換して共通バス２に乗せ
DMA（ダイレクトメモリアクセス）転送を可能
とするためのインタフエース部、３はシステム全
体を制御するCPU（演算処理装置）、４はCPU３
のシステムメモリと符号化前データのバツフアメ
モリの２つを兼用するメモリ部、５はランレング
ス符号化、復号化を行なう符号化、復号化装置
（以下、DCRと言う）である。
の構成図で、１はシリアルに入力する被符号化デ
ータをパラレルに変換して共通バス２に乗せ
DMA（ダイレクトメモリアクセス）転送を可能
とするためのインタフエース部、３はシステム全
体を制御するCPU（演算処理装置）、４はCPU３
のシステムメモリと符号化前データのバツフアメ
モリの２つを兼用するメモリ部、５はランレング
ス符号化、復号化を行なう符号化、復号化装置
（以下、DCRと言う）である。
以上の構成で、スキヤナ等の図示せぬデータ発
生装置からシリアルに入力する符号化データはイ
ンタフエース部１でパラレルデータに変換されて
共通バス２を介し、メモリ部４に１単位（フアク
シミリでは１ライン）毎に転送される。この転送
には高速化が要求されるため、バイト毎にCPU
３の介入を必要としないDMA転送が利用され
る。このとき、メモリ部４はバツフアメモリ分と
して、例えば6Kバイト分即ちフアクシミリの場
合はB4サイズ幅のデータ（2048ビツト）で24ラ
イン分が用意されている。このバツフアメモリは
CPU３によりFIFO（FAST IN FAST OUT）
的に制御され、被符号化データがインタフエース
部１から入つてきた順に１単位毎にDCR５へ転
送される。このときの転送もまたDMA転送を利
用して行なわれる。
生装置からシリアルに入力する符号化データはイ
ンタフエース部１でパラレルデータに変換されて
共通バス２を介し、メモリ部４に１単位（フアク
シミリでは１ライン）毎に転送される。この転送
には高速化が要求されるため、バイト毎にCPU
３の介入を必要としないDMA転送が利用され
る。このとき、メモリ部４はバツフアメモリ分と
して、例えば6Kバイト分即ちフアクシミリの場
合はB4サイズ幅のデータ（2048ビツト）で24ラ
イン分が用意されている。このバツフアメモリは
CPU３によりFIFO（FAST IN FAST OUT）
的に制御され、被符号化データがインタフエース
部１から入つてきた順に１単位毎にDCR５へ転
送される。このときの転送もまたDMA転送を利
用して行なわれる。
DCR５はこの入力データを符号化して出力す
る訳であるが、この符号化データのビツト数は被
符号化データの内容によつて異なり、被符号化デ
ータ１ビツトに対する符号化の処理速度が変化す
る。この処理速度の変化に伴つて、インタフエー
ス部１からDCR５へのデータ転送時間間隔が変
化する。従つて、図示せねデータ発生装置からイ
ンタフエース部１へのデータ入力速度が一定とす
ると、メモリ部４のバツフアメモリのデータ蓄積
量が変化する。
る訳であるが、この符号化データのビツト数は被
符号化データの内容によつて異なり、被符号化デ
ータ１ビツトに対する符号化の処理速度が変化す
る。この処理速度の変化に伴つて、インタフエー
ス部１からDCR５へのデータ転送時間間隔が変
化する。従つて、図示せねデータ発生装置からイ
ンタフエース部１へのデータ入力速度が一定とす
ると、メモリ部４のバツフアメモリのデータ蓄積
量が変化する。
今、DCR５での符号化処理速度がインタフエ
ース部１からの被符号化データ入力速度よりも遅
くなると、メモリ部４のバツフアメモリのデータ
蓄積量が徐々に増してくる。この状態をCPU３
が監視し、一定量（例えば前記例の24ライン分の
バツフアメモリの場合は20ライン）を越えたと
き、DCR５にバツフアニアオーバーフロー信号
を出し、これを通知する。このときのCPU３に
よるバツフアメモリのデータ蓄積量の検出は、
DMA転送の区切り毎に使用アドレスを調べるこ
とにより容易に実施できる。DCR５はその信号
を受け取ると、その時点又は一定の区切り、ある
いは、１単位終了時から符号化を止め、被符号化
データをそのまま出力する。
ース部１からの被符号化データ入力速度よりも遅
くなると、メモリ部４のバツフアメモリのデータ
蓄積量が徐々に増してくる。この状態をCPU３
が監視し、一定量（例えば前記例の24ライン分の
バツフアメモリの場合は20ライン）を越えたと
き、DCR５にバツフアニアオーバーフロー信号
を出し、これを通知する。このときのCPU３に
よるバツフアメモリのデータ蓄積量の検出は、
DMA転送の区切り毎に使用アドレスを調べるこ
とにより容易に実施できる。DCR５はその信号
を受け取ると、その時点又は一定の区切り、ある
いは、１単位終了時から符号化を止め、被符号化
データをそのまま出力する。
このときのDCR５での処理速度をインタフエ
ース部１からメモリ部４へのデータ入力速度より
速くしておけば、バツフアメモリの蓄積データは
減る方向に働き、一定値（例えば前記例の24ライ
ン分のバツフアメモリの場合は15ライン）より少
なくなつたとき、CPU３はDCR５に先に出した
バツフアニアオーバーフロー信号の解除を通知す
る。これにより、DCR５は再び通常の符号化処
理に戻る。
ース部１からメモリ部４へのデータ入力速度より
速くしておけば、バツフアメモリの蓄積データは
減る方向に働き、一定値（例えば前記例の24ライ
ン分のバツフアメモリの場合は15ライン）より少
なくなつたとき、CPU３はDCR５に先に出した
バツフアニアオーバーフロー信号の解除を通知す
る。これにより、DCR５は再び通常の符号化処
理に戻る。
このようにして、バツフアメモリのデータ蓄積
状態を監視し、DCR５での符号化処理の実行、
停止を制御することにより、インタフエース部１
からメモリ部４へデータが渋滞することなく流す
ことができ、従つて、スキヤナ等のデータ発生装
置を連続動作させることができ、効率良く使用す
ることができるようになる。また、これと同時
に、DCR５から出力される１単位分のデータビ
ツト数は、従来同様、その殆どが被符号化データ
ビツト数以下となり、効率の良い伝送処理が可能
となる。
状態を監視し、DCR５での符号化処理の実行、
停止を制御することにより、インタフエース部１
からメモリ部４へデータが渋滞することなく流す
ことができ、従つて、スキヤナ等のデータ発生装
置を連続動作させることができ、効率良く使用す
ることができるようになる。また、これと同時
に、DCR５から出力される１単位分のデータビ
ツト数は、従来同様、その殆どが被符号化データ
ビツト数以下となり、効率の良い伝送処理が可能
となる。
以上のように本発明によれば、符号化前のデー
タを蓄えるバツフアメモリのデータ蓄積量を監視
して符号化処理の実行、停止を制御するようにし
たので、符号化に時間が長くかかるデータが連続
して入力した場合には自動的に符号化を止めてそ
のまま出力するモードに切り替わるようになり、
簡単な構成で高速符号化処理が可能となる。
タを蓄えるバツフアメモリのデータ蓄積量を監視
して符号化処理の実行、停止を制御するようにし
たので、符号化に時間が長くかかるデータが連続
して入力した場合には自動的に符号化を止めてそ
のまま出力するモードに切り替わるようになり、
簡単な構成で高速符号化処理が可能となる。
図は本発明の実施例を示す符号化処理装置のブ
ロツク構成図である。 １……インタフエース部、２……共通バス、３
……CPU、４……メモリ部、５……符号化、復
号化装置。
ロツク構成図である。 １……インタフエース部、２……共通バス、３
……CPU、４……メモリ部、５……符号化、復
号化装置。
Claims (1)
- １ 被符号化データを入力する入力手段と、前記
入力された被符号化データを蓄えるバツフアメモ
リと、前記蓄えられた被符号化データを取り出
し、ランレングス符号化する符号化手段と、前記
バツフアメモリのデータ蓄積量を監視し、所定量
を越えたとき前記符号化手段に指令を出し、符号
処理を停止させて被符号化データをそのまま出力
させる制御手段とを備えて成ることを特徴とする
符号化処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125006A JPS5916465A (ja) | 1982-07-20 | 1982-07-20 | 符号化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125006A JPS5916465A (ja) | 1982-07-20 | 1982-07-20 | 符号化処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916465A JPS5916465A (ja) | 1984-01-27 |
| JPS6341269B2 true JPS6341269B2 (ja) | 1988-08-16 |
Family
ID=14899535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57125006A Granted JPS5916465A (ja) | 1982-07-20 | 1982-07-20 | 符号化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100576U (ja) * | 1989-01-31 | 1990-08-10 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617771A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | イメ−ジデ−タ受信伸張制御方式 |
| JPS6447171A (en) * | 1987-08-18 | 1989-02-21 | Sanyo Electric Co | System for coding picture data |
-
1982
- 1982-07-20 JP JP57125006A patent/JPS5916465A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100576U (ja) * | 1989-01-31 | 1990-08-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5916465A (ja) | 1984-01-27 |
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