JPS6314549B2

JPS6314549B2 -

Info

Publication number: JPS6314549B2
Application number: JP54091693A
Authority: JP
Inventors: Juichi Saito; Juji Koseki; Shingo Yamaguchi; Mutsuo Ogawa; Shigeru Katsuragi
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1979-07-20
Filing date: 1979-07-20
Publication date: 1988-03-31
Also published as: JPS5616361A

Description

【発明の詳細な説明】

本発明はフアクシミリ装置に係り、特にマイク
ロコンピユータを用いたフアクシミリ装置に関す
る。最近のマイクロコンピユータは集積回路技術の
進歩により、その発達はめざましく、小型な割に
大きな記憶容量を持ち、高度の演算処理の可能な
ものが非常に安価に得られるようになつた。このため、マイクロコンピユータはあらゆる分
野に浸透し、フアクシミリ装置においても従来専
用のハードウエアで構成されていた部分がマイク
ロコンピユータで置き換えられるようになつた。しかし、マイクロコンピユータは、現在のとこ
ろその演算処理速度に限界があり、高速処理を行
うハードウエア部分には取つて代ることの出来な
い難点があつた。一方、フアクシミリ装置における符号化処理に
はビツト毎の処理が必要となるため高い処理速度
が要求される。従つて、これ迄開発されて来たマイクロコンピ
ユータを用いたフアクシミリ装置においては、い
ずれも高速処理が必要な部分は専用のハードウエ
アで構成し、マイクロコンピユータは専らそのハ
ードウエアの補助的手段として用いられているに
過ぎず、マイクロコンピユータの持つ機能を充分
に活用する迄は至らなかつた。例えば、第１図ａ，ｂはマイクロコンピユータ
を用いた従来のフアクシミリ装置のブロツク構成
図を示したものであるが、データは専用のハード
ウエアで処理するように構成し、そのときマイク
ロコンピユータは各インタフエース回路を介して
それらのハードウエアをシーケンス制御するため
に用いられているに過ぎなかつた。従つて、送信側と受信側で共通に使用できるも
のは共通にしてフアクシミリ装置を構成したとし
ても、シフトレジスタあるいはランダムアクセス
メモリ等のメモリ、カウンタ、多数のゲート回路
及びタイミング制御用のフリツプフロツプ等から
成るバツフア装置が必要となる。プロトコルを行う際、HDLCのフオーマツトを
作成したり、受信時そのフオーマツトのデータを
解読したりするためのデイレー回路・フラグ・誤
りチエツクコードの発生器及び検出器、多数のカ
ウンタ、フリツプフロツプ、シフトレジスタ、ゲ
ート回路等から成る通信制御装置が必要となる。送信時、ランレングスを計数するためのカウン
タ・ランの切れ目を発見するための変化点検出用
フリツプフロツプ及び排他的論理和回路、ランレ
ングスに応じた符号化コードを選択するためのリ
ードオンリメモリ、リードオンリメモリからの出
力を一時的貯え回線レートとの速度調整を行うた
めのFIFO（フアーストイン・フアーストアウト）
バツフアメモリ、符号化コードをFIFOバツフア
メモリに転送するためのカウンタ、圧縮率が高い
場合の最小伝送時間補正用のFILL（補充）ビツト
発生用カウンタ及びそのとき必要なクロツクを制
御するための多数のフリツプフロツプ及びゲート
回路から成るコーダ装置が必要となる。受信時、通信制御装置から入力する受信画デー
タの速度変換を行うためのFIFOバツフアメモリ、
受信画データからEOL（同期）コード、FILLビ
ツト等を取り除くため、それらを検出する検出用
回路符号化コードを取り出すためのシフトレジス
タやビツトカウンタ、その符号化コードに応じた
ランレングスバイナリ数値を選択するためのリー
ドオンリメモリ、そのランレングスバイナリ数値
に応じたビツト数のランレングスを次段バツフア
装置に転送するためのランレングスカウンタ、１
ライン分のビツト数を計数して誤り検出を行うた
めの累計カウンタ、そのとき必要なクロツクを制
御するための多数のフリツプフロツプ・ゲート回
路から成るデコーダ装置が必要となる。このように、従来のフアクシミリ装置において
は、システムコントローラ等の極く限られた部分
をマイクロコンピユータに置き換えているに過ぎ
ず、装置の大半はランダムロジツク・ハードワイ
ヤードに頼らざるを得なかつたため、依然、装置
が大型且つ高価になる欠点があつた。本発明は上記の点に鑑みなされたものであつて
フアクシミリ装置におけるスキヤナ、プロツタ、
モデム等必要最少限のハードウエアのみ残し、そ
の他のハードウエアは一切マイクロコンピユータ
で置き換えることにより、小型且つ安価なフアク
シミリ装置を提供することを目的とする。この目的を構成するために本発明は、マイクロ
コンピユータが所定ビツト単位でフアクシミリデ
ータの処理を行うことができるように構成すると
共に、そのときマイクロコンピユータが実行する
処理を複数に分割し、その分割した各処理をマイ
クロコンピユータが所定のタイミングで時分割に
実行するようにフアクシミリ装置を構成したこと
を特徴とする。以下本発明の実施例について説明するが、その
前に、本実施例における特徴点を列挙しておく。
即ち、その特徴点は下記の通りである。 (1) 読取装置による書画情報の読取後、ランレン
グスの計数から符号化、データの伝送フオーマ
ツト形成に至るまでをマイクロコンピユータで
行うようにした点。 (2) 受信データをバスを介してマイクロコンピユ
ータに転送し、その後の受信データの復号から
画素データへの変換・記憶装置へのデータの転
送に至るまでをマイクロコンピユータで行うよ
うにした点。 (3) 読取装置における原稿照明用光源の点滅、原
稿走査機構の駆動停止、モデムおよび／または
網制御装置の起動、停止をマイクロコンピユー
タで行うようにした点。 (4) 相手装置とのハンドシエークのためのプロト
コル、自己装置のモード設定をマイクロコンピ
ユータで行うようにした点。 (5) 相手装置への自己装置の具備する機能の通知
および／または相手装置のモード設定をマイク
ロコンピユータで行うようにした点。 (6) 受信した書画データの誤り検出、誤りを発生
したラインの書画情報の処置をマイクロコンピ
ユータで行うようにした点。 (7) 記録装置における記録紙の搬送装置の駆動、
停止、記録タイミングの制御をマイクロコンピ
ユータで行うようにした点。 (8) 操作部における表示ランプの点滅、操作信号
の受入れをマイクロコンピユータで行うように
した点。 (9) マイクロコンピユータで以上の動作を行う際
の使用時間をうまく割り振ることにより１台の
コンピユータでも上記全ての動作を行えるよう
にした点。 (10) 読取装置からのデータ転送に際して、イメー
ジセンサの画像積分時間よりも短時間にデータ
転送を終了するようにし、マイクロコンピユー
タの最高速度に追従できるようにした点。 (11) 画信号の前処理を複数ビツト同時に行うよう
にした点。 (12) 画信号の符号化を短時間で行うため、複数ビ
ツトの一括変化点検出を先ず始めに行うように
した点。 (13) 続いて上記変化点が検出されたとき、１ビ
ツトずつの検出に切り換えるようにした点。 (14) 操作時、操作スイツチのチヤタリングを防
止して操作信号を確実にマイクロコンピユータ
に取り込むようにした点である。尚、本実施例における、インタフエース、マイ
クロプロセツシングユニツト、リードオンリメモ
リ、ランダムアクセスメモリとしては、インテル
社の8212、8085、8316、8101A4等を用いて構成
しているが無論これに限定する必要のないことは
言う迄もない。以下、本発明の実施例を第２図以下の図面を参
照して詳細に説明する。第２図は本発明によるフアクシミリ装置全体の
システムブロツク構成図を示したもので、は送
信時原稿を読み取り画信号を出力する原稿読取
部、はその画信号をマイクロコンピユータで符
号化処理するとき、高速化処理を可能にするた
め、原稿読取部から出力されたシリアル画素デ
ータを８ビツト毎のパラレル画素データに変換し
てマイクロコンピユータに入力する画情報入力部
である。は受信時マイクロコンピユータで符号
化された画信号を受信画記録部へ出力する受信画
出力部、は原稿のコピーを得る受信画記録部で
ある。マイクロコンピユータ（以下、これをμ−
COMと云う）はマイクロプロセツシングユニツ
ト部、タイミング発生部、制御プログラム記
憶部、情報記憶部から成り、画情報の符号
化、復号化、各部の制御等後述する仕事を行う。
は送信時μ−COMで符号化された８ビツト毎
のパラレルデータをシリアル変換してモデムに出
力する一方、受信時モデムから入力する符号化さ
れたシリアルデータを８ビツト毎のパラレルデー
タに変換してμ−COMに入力する送受信情報入
出力部である。この送受信情報入出力部は画デ
ータの入出力の他プロトコル等を行う際、必要な
データの入出力を行うことは勿論である。およびXIは制御信号入力部および出力部であ
り、原稿読取部、受信画記録部、モデム、網
制御部、操作表示部からの信号をμ−COMに入
力する一方、μ−COMから所定の制御信号を各
部に出力する部分である。本実施例のフアクシミリ装置は概略以上のよう
に構成されているものであるが次に、上述各部の
具体的構成および作用を第３図以下の図面を参照
して順次説明していく。尚、モデム、網制御部、
操作表示部は従来公知のものを用いれば良く、ま
た、本発明に直接関係がないので、その詳細は省
略する。また、以下の説明においては、原則とし
て、バス、信号線は大文字で、また、そこに現わ
れる信号は小文字で表わす。原稿読取部（第３図参照）第３図の１点鎖線部分が原稿読取部で、PM
は原稿の副走査送りを行うためのパルスモータ、
ＲはそのパルスモータPMにより駆動される原稿
搬送ローラ、L₁は原稿検出用光源、L₂は原稿照
明用光源SL１，SL２は原稿検出器である。オペレータが手動或は原稿給紙装置により、原
稿を矢印方向から原稿受付口に挿入すると、原稿
検出器SL１が作動する。 μ−COMは定期的に検出器SL１の状態を監視
しているのでSL１が作動すると、後述する制御
信号出力部XIを介して、点灯指令を原稿照明用光
源駆動回路に出力して光源L₂を点灯すると共に、
パルスモータ駆動回路に駆動信号を出力してパル
スモータPMを回転させる。パルスモータPMが回転すると、搬送ローラＲ
が廻り出し、原稿を矢印方向に搬送する。原稿先端が検出器SL２位置に達すると検出器
SL２は、後述する制御信号入力部を介して、
それをμ−COMに知らせる。 μ−COMは、そこでパルスモータPMを一旦
停止させたのち、以後読み取り走査時における副
走査送りに切り換える。原稿画像はコンタクトガラスCG、ミラーＭ、
レンズｌを介してイメージセンサIS上に結像させ
る。イメージセンサISには、μ−COMの制御の
下に画情報入力部からエレメントクロツクelck
及び行同期パルスssが入力し、そのクロツクに同
期して出力するビデオ信号は増幅器Ａ、２値化回
路Ｂを経て１ビツトずつシリアルに画情報入力部
に入力する。画情報入力部（第４図ａ，ｂ参照）画情報入力部は第４図ａの１点鎖線部分に示
すように、カウンタCT１、シフトレジスタSR
１、トライステートバツフアTBから構成され、
２値化回路Ｂから出力されるシリアル画素データ
を８ビツト毎のパラレル画データに変換し、後述
するデータバスD₀〜D₇上に出力する。一般にシリアル画素データをパラレルに変換す
る場合、シフトレジスタを２本用い、その一方に
シリアル画素データを入力中、他方からパラレル
画素データを取り出す方法もあるが、本実施例で
はμ−COMがパラレル画素データを処理する時
間内に次の画素データをシフトレジスタ内に満す
ようにクロツク速度を設定しているため、図示の
ようにシフトレジスタは１本だけで構成してい
る。カウンタCT１はμ−COMから出力される後述
するリードストローブrs₀が入力したとき、続い
てエレメントクロツクelckを８個出力するため、
プリセツト可能な同期式の４ビツトバイナリカウ
ンタで構成されている。カウンタCT１は、そのＬ端子に論理「１」が
入力しているときはCP端子に入力するクロツク
clkの立上りでカウントアツプする。また、Ｌ端
子入力が論理「０」のときはα、β、γ、δ端子
に入力される論理に出力端子Q〓，Q〓，Q〓，Q〓が
セツトされる。またＲ端子に「０」が入力すると
クロツクclk入力とは非同期でリセツトされる。 C₀端子からはQ〓〜Q〓出力が全て「１」、即ち、
16進数Ｆとなつたとき「１」が出力される。 C₀出力及び〓出力はNORゲートを介してカウ
ンタCT１のＬ端子に入力する。従つて、カウン
タCT１の値が０〜７及び16値数Ｆとなつたとき、
Ｌ端子入力は「０」となる。またセツト端子α，
βには常に「０」、γ端子にはQ_C出力、δ端子に
は_C出力が入力する。従つて、カウンタCT１の
値が４〜７又は16進数Ｃ〜Ｆの時、γ端子入力は
「１」、δ端子入力は「０」、カウンタCT１の値が
０〜３又は８〜13の時、γ端子入力は「０」、δ
端子入力は「１」となる。これらのことから結局
カウンタCT１の値が４〜７及びＦの時は４に、
また、カウンタCTの値が０〜３の時は８に夫々
CP端子に入力する次のクロツクclkの立上りでセ
ツトされる。このカウンタCT１のQ〓出力は、ANDゲート
に入力し、エレメントクロツクelckおよびシフト
クロツクsfckの発生、停止を制御する。シフトレジスタSR１は８ビツトのシリアル入
力パラレル出力シフトレジスタで構成されてい
る。トライステートバツフアTBはリードストロー
ブrs₀がアクテイブな期間シフトレジスタSRにシ
フトインされたデータ８ビツトをマイクロコンピ
ユータの夫々８本のデータバスD₀〜D₇上に出力
する。次に、その動作を第４図ｂのタイムチヤートを
参照して説明する。 μ−COMからリードストローブrs₀（負パルス）
が出力されると、このパルスは後述する信号線
rs₀を介して画情報入力部のトライステートバ
ツフアTBのＧ端子に入力し、シフトレジスタSR
１の内容をパラレルに８本のデータバスD₀〜D₇
上に出力する。同時にカウンタCT１のＲ端子に
も入力し、リードストローブrs₀の立下りでカウ
ンタCT１をリセツトする。データバス上に出力されたパラレル画素データ
はμ−COMのアキユームレータ内に取り込まれ
る。ところで、このときのリードストローブrs₀の
発生タイミングは自由であり、そのパルス幅も任
意でよい。また、クロツクclkの周期は、μ−
COMがリードストローブrs₀を出力することによ
り画素データを取り込んでから、次の画素データ
を取り込むためにリードストローブrs₀を出力す
る間に、少なくとも９クロツク発生しないとシフ
トレジスタSR１内に８ビツトの画素データが満
されないので正常な動作が行われなくなるが、そ
の間９クロツク以上発生すれば、その周期は任意
で良い。カウンタCT１がリセツトされることにより、
そのQ〓〜Q〓出力は「0000」となる。この結果、Ｌ入力は「０」、α〜δ入力は
「0001」となり、次にクロツクclkがカウンタCT
１に入力したとき、その立下りでQ〓〜Q〓出力は
「0001」即ち８にセツトされる。カウンタCT１が８にセツトされ、Q〓出力が
「１」となつてANDゲートが開かれると、AND
ゲートからクロツクが出力され、このクロツクが
エレメントクロツクelckとしてイメージセンサIS
に入力する。これと同時にシフトクロツクsfckと
してシフトレジスタSR１にも入力する。イメージセンサISは、例えば、CCDで構成さ
れ、エレメントクロツクelckの入力に同期して、
ビデオ信号をシリアルに出力する。このビデオ信
号は、前述した通り増幅器Ａ、２値化回路Ｂを経
て、画素データとしてシフトレジスタSR１に加
わり、そこに入力するシフトクロツクsfckに同期
して１ビツトずつ入力する。 Q〓出力が「１」となつたことにより、Ｌ入力
が「１」となり、以後カウンタCT１はクロツク
clkに同期してその値を１つずつインクリメント
していく。更にクロツクclkが７個入力して、カウンタCT
１の値がＦ即ち「1111」となつたとき、C₀出力
が「１」で、Ｌ入力は再び「０」となる。また、
このときα〜δ入力は「0010」となる。従つて、
次のクロツクclkが入力すると、その立下りで、
カウンタCT１は４にセツトされANDゲートを閉
じる。この間、ANDゲートからは合計８個のクロツ
クが出力され、このクロツクに基づいて、シフト
レジスタSR１には８ビツトのシリアル画素デー
タd₀〜d₇が入力されたことになる。以後、カウンタCT１はクロツクclkの入力に同
期して４のセツトを繰り返す。また、シフトレジ
スタSR１は８ビツトのデータd₀〜d₇を保持する。次に再びμ−COMからリードストローブWS₀
が出力されると、シフトレジスタSR１に保持さ
れていたデータは８本のデータバスD₀〜D₇上に
出力されると共に、カウンタCT１はリセツトさ
れ、再び上記一連の動作を繰り返す。このようにして、μ−COMは主走査１ライン
分の画素データを取り込んで行く。例えばB4サ
イズの原稿から１ライン2048ビツト分の画素デー
タを取り込む場合、８ビツトずつ256回上記動作
を繰り返す。 μ−COMは取り込んだ画素データを１ライン
分ずつ後述する符号化を行つたのち、送受信情報
入出力部、モデム、網制御部を介して相手側装
置にデータを伝送する訳であるが、これらの動作
説明を行う前に、相手側装置から送られてきたデ
ータをμ−COMで復号化したのち、その受信画
を記録するための受信画出力部、受信画記録部
について説明しておく。尚、本実施例では感熱記録方式を採用している
ため、受信画出力部及び受信画記録部の構成
も、それに適した回路構成になつているが、若干
の変更を加えるだけで種々の記録方式に適用可能
であり、その基本構成は、感熱記録方式だけに限
定されるものでないことは言う迄もない。受信画出力部（第５図ａ，ｂ参照）受信画出力部は、第５図ａに示すように、33
ビツトシフトレジスタSFR１〜SFR８、ナンド
ゲートNAND１〜NAND８、電源スイツチング
トランジスタTr１〜Tr８、モノマルチＭ、反転
回路Ｎが図のように結線されて構成されている。各シフトレジスタSFR１〜SFR８の入力端子
INにはデータバスD₀〜D₈が接続されており、ま
た各シフトレジスタSFR１〜SFR８の出力端子
Ｏ１は、各ナンドゲートNAND１〜NAND８
に、出力端子O₂〜O₇は、後述する受信画記録部
のサーマルエレメントの信号入力線Ｂ１〜Ｂ２
５６に接続されている。各電源スイツチングトランジスタTr１〜Tr８
の各出力端子は後述するサーマルエレメントの各
セグメント選択入力線EG１〜EG８に接続されて
いる。次にその動作を第５図ｂのタイムチヤートを参
照して説明する。受信時、マイクロコンピユータは受信データの
後述する復号化処理を行い、復号化された画素デ
ータを８ビツトずつパラレルにデータバスD₀〜
D₇上に出力する。またこのときμ−COMは各８
ビツトパラレルデータに同期してライトストロー
ブws₀を信号線ws₀上に出力する。各８ビツト毎のデータはライトストローブws₀
によつて各シフトレジスタSR１〜SR８に順次入
力し、書き込まれて行く。このようにして、各シフトレジスタSFR１〜
SFR８に32ビツト分のデータ転送が完了したと
き、即ち、合計256ビツト分の画素データが画情
報出力部に転送されたときμ−COMはデータ
の転送をひとまず停止して最後にサーマルエレメ
ントの各セグメントを選択するデータをライトス
トローブws₀と共に出力する。これがデータバスD₀〜D₇を介して各シフトレ
ジスタSR１〜SR８の33ビツト目にシフトインさ
れる。このセグメント選択データは各256ビツトの画
データ毎に付加され、その結果、後述するように
シフトレジスタSR１〜SR８内の画素データが更
新される毎に、シフトレジスタSFR１〜SFR８
のO1出力を順番に１にしていく。 μ−COMから所定のデータが出力され、これ
が画情報出力部のシフトレジスタSFR１〜
SFR８に記憶されると続いてμ−COMからはリ
ードストローブrs₂が出力され、これが画情報出
力部のモノマルチＭに入力する。この結果、モノマルチＭからは所定時間τだけ
パワーイネーブルが発生し、ゲートNAND１〜
NAND８に入力する。一方このときゲート
NAND１〜NAND８にはシフトレジスタSFR１
〜SFR８の出力端子O₁〜O₈から信号線Ｇ１〜Ｇ
８を介してセグメント選択データが入力している
ので、所定のゲート、例えば１ラインの最初のセ
グメントを記録する場合にはゲートNAND１の
出力が「０」となり、トランジスタTr１がオン
して受信画記録部のサーマルエレメントSEの
受号線EG１を電源に接続する。受信画記録部（第６図ａ，ｂ参照）受信画記録部は第６図ａに示すように感熱記
録紙の副走査送りを行うパルスモータPM、パル
スモータPMより駆動され、記録紙を搬送する搬
送ローラＲ、押えローラRO、サーマルエレメン
トSE、記録紙ロールPR、記録紙検出器SPから
構成されている。サーマルエレメントSEは、第６図ｂに示すよ
うに、B4サイズの記録紙に記録するため、１ラ
イン分2048ビツトの発熱抵抗素子Ｒ１〜Ｒ２０４
８が配列されて成る。各素子は256ビツトずつ８
つのセグメント分割され、各セグメントの各素子
の一端は共通に各セグメント選択信号EG１〜EG
８に接続されている。また、各素子の他端側は各
セグメントにおける配列順に共通のサーマルエレ
メント入力線Ｂ１〜Ｂ２５６に接続されている。
尚、各素子に接続されている、ダイオードＤは電
流の廻り込みを防止するために設けられているも
のである。次にその動作を説明する。前述したように、μ−COMから出力された最
初の１セグメント256ビツトの画素データとセグ
メント選択データが第５図ａの受信画出力部に
入力し、更にライトストローブws₂が入力する
と、受信画出力部から、セグメント選択信号線
EG１を介して電源電圧が、また信号線Ｂ１〜Ｂ
２５６を介して、画信号がサーマルエレメント
SEの各発熱抵抗素子Ｒ１〜Ｒ２５６に印加する。
この結果、感熱記録紙上には、最初のセグメント
の画信号が記録される。この記録時間は前述した
ようにモノマルチＭの出力持続時間τにより決定
される。１セグメント分の記録が終ると、μ−COMか
らは次のセグメントの画素データ及びセグメント
選択データが出力され、これが受信画出力部に
入力する。更にライトストローブws₂が入力する
と、上述同様にして今度は発熱抵抗素子Ｒ２５７
〜Ｒ５１２が駆動され、２番目のセグメントの画
信号が記録される。このような動作を８回繰り返すことにより、１
ライン分2048ビツトの画信号が記録紙上に記録さ
れる。この間、μ−COMからは制御信号出力部XIに
後述するパルスモータ駆動データが出力され、そ
れに基づいて、パルスモータPMが回転し、記録
の副走査が行われる。また、μ−COMは定期的に検出器SPの状態を
チエツクし、もし記録紙がなくなつた場合にはし
かるべき処置を取る。先にも述べた通り、本実施例におけるμ−
COMはマイクロプロセツシングユニツト部、
タイミング発生部、制御プログラム記憶部、
情報記憶部から構成されている。以下、これら
の構成を順に説明していく。マイクロプロセツシングユニツト部（第７図参
照）マイクロプロセツシングユニツト部（以下これ
をCPUと云う）は、第７図に示すように、本実
施例ではインテル社の8085CPUを用いて構成し
ている。この8085CPUには、アドレス及びデータを出
力するための16個の端子があり、その16個の端子
上に、第１のタイミングでは上位８ビツト下位８
ビツト計16ビツトのアドレス信号a₀〜a₁₅が、ま
た、第２のタイミングでは上位８ビツトのアドレ
ス信号a₈〜a₁₅及び８ビツトのデータ信号d₀〜d₇
が出力されるように構成されている。従つて、第
２のタイミングで８ビツトのデータ信号d₀〜d₇が
出力されたとき、上位、下位16ビツトのアドレス
信号a₀〜a₇を出力するため、第１のタイミングで
出力された下位８ビツトのアドレス信号a₀〜a₇を
ラツチしておく必要がある。このため、ラツチ回
路RCH１を設け、下位８ビツトのアドレス信号
a₀〜a₇およびタイミング的にずれて８ビツトのデ
ータ信号d₀〜d₇が出力される8085CPU8個の出力
端子を、そのラツチ回路RCH１に接続している。即ち、8085CPUからは、第１のタイミングで
アドレス信号a₀〜a₇が出力されるとき、それと同
期してale信号も出力される。従つて、そのale信
号をラツチストローブとして、ラツチ回路RCH
１に入力することにより、上記下位８ビツトのア
ドレス信号a₀〜a₇のラツチを行う。ところで、8085CPUに信号を入出力するため
の端子の数は極く限られている。しかし、フアク
シミリ装置の構成を簡単にし、しかも装置を都合
良く作動させるためには、もつと多くの信号線を
CPUとメモリ、入出力装置間に設け、より多く
の信号を入出力する必要がある。このため、本実施例ではデコーダDCD１〜
DCD３を設け、その信号線の数を増している。即ち、デコーダDCD１には、上位アドレスの
14ビツト目から16ビツト目（a₁₃〜a₁₅）の３ビツ
トの入力することにより８本、デコーダDCD２
には、下位アドレスの５ビツト目から８ビツト目
（a₄〜a₇）の４ビツトを入力することにより16本、
デコーダDCD３には下位アドレスの２ビツト目
から４ビツト目（a₁〜a₃）の３ビツト入力するこ
とにより８本信号線を増している。しかし、本実
施例の場合、それらの信号線を全部使用する必要
もないので、デコーダDCD１ではそのうちの２
本、デコーダDCD２ではそのうちの６本のみを
使用している。 8085CPUからは、アドレス信号、データ信号
等をCPU内に取り込む入力モードのとき信号
が、また出力モードのとき信号が出力されるの
で、これらの信号をゲートＧを介してデコーダ
DCD１およびDCD２に入力するように構成して
いる。また8085CPUからはデータバス上にメモ
リデータを出力するか、入出力装置のデータを出
力するかを弁別するio／信号も出力されるの
で、この信号もデコーダDCD１（のNOT端子）
およびDCD２に入力している。この結果、データバス上にメモリデータを出力
する際には、デコーダDCD１が選択されて、そ
のときそこに入力するアドレス信号a₁₃〜a₁₅に応
じたメモリセレクト信号線MS４あるいはMS０
のいずれかに信号ms₄あるいはms₀が出力される。
また、データバス上に入出力装置のデータを出力
する際には、デコーダDCD２が選択されて、そ
のときそこに入力するアドレス信号a₄〜a₇に応じ
たIOセレクト線IOS０〜IOS４およびIOS７のい
ずれかに信号ios₀〜ios₄あるいはios₇が出力され
る。このうちIOセレクト線IOS４に信号ios₄が出
力されたときは、更にデコーダDCD３が選択さ
れ、そのとき、そこに入力するアドレス信号a₁〜
a₃に応じて信号線RS０〜RS２および信号線WS
０〜WS４のいずれかにリードストローブ信号rs₀
〜rs₂あるいはライトストローブ信号ws₀〜ws₄が
出力される。また、8085CPUには、信号INTが接続され、
後述する各割込信号int ａ〜int ｄを受け付ける
ようになつている。本実施例のCPU Ｖは以上のように構成されて
おり、従つて、そこには８本の上位アドレスバス
A₈〜A₁₅、データバスD₀〜D₇、ライトストロー
ブ信号線WS、８本の下位アドレスバスA₀〜Ａ、
２本のメモリセレクト信号線MS４，MS０、５
本のIOセレクト線IOS７，IOS０〜IOS３、３本
のリードストローブ信号線RS０〜RS２、５本の
ライトストローブ信号線WS０〜WS４および割
込要求信号線INTが接続されている。勿論これ
はあくまでも本発明の一実施例に過ぎず、使用す
るマイクロプロセツサが異なれば、その回路構成
も自ずと異なつて来ることは言う迄もない。上記各信号線のうち、例えばリードストローブ
信号線RS０は既に説明した第４図ａの画情報入
力部に、ライトスローブ信号線WS０，WS２
は第５図ａの画情報出力部に接続されており、
また、その他のバス、信号線も以下説明する各部
に接続される。タイミング信号発生部（第８図参照）タイミング信号発生部は、第８図に示すよう
に、水晶発振回路と、そこから得られるクロツク
を分周して出力する分周回路とから構成され、前
述した第４図ａの画情報入力部に入力するクロ
ツクclk、行同期信号ss、後述するタイミング信
号s₁〜s₄等を発生する。制御プログラム記憶部（第９図参照）制御プログラム記憶部は前述した動作及び後述
する動作を行わせるための動作手順および後述す
るコード変換テーブルが記憶されている部分で、
第９図に示すように、4Kバイトのリードオン
リ・メモリ（以下ROMと云う）２個を用いて構
成される。このROMには、13本のアドレスバスA₀〜A₁₂、
メモリセレクト信号線MS０およびデータバスD₀
〜D₇が接続されている。従つて、前述したように、CPUから信号線MS
０上にメモリセレクト信号ms₀が出力されたと
き、データバスD₀〜D₇にメモリデータの出力が
可能となり、CPUから出力されるアドレスバス
A₁₂上のアドレス信号a₁₂によつてROMあるい
はROMが選択され、且つ、アドレスバスA₀〜
A₁₁上のアドレス信号12ビツトa₀〜a₁₁によつて所
定のアドレス内のメモリデータ８ビツトd₀〜d₇が
データバスD₀〜D₇上に出力される。情報記憶部（第１０図参照）情報記憶部はCPUが所定のプログラムを実行
する際、実行中に必要となるデータを一時記憶す
る部分で、1K×４ビツトのランダム・アクセ
ス・メモリ（以下、RAMと云う）２個を用いて
構成される。このRAMには10本のアドレスバスA₀〜A₉、メ
モリセレクト信号線MS４、ライトストローブ信
号線WSおよびデータバスD₀〜D₇が接続されてい
る。更に、データバス４本ずつ分割されてデータ
バスD₀〜D₃はRAMに、データバスD₄〜D₇は
RAMに接続されている。従つて、CPUから出力される信号線MS４上の
メモリセレクト信号ms₄によつてRAMが選択さ
れ、CPUから出力される信号線WS上のライトス
トローブ信号wsに応じて書き込みあるいは読み
出し状態にされ、且つ、バスA₀〜A₉上のアドレ
ス信号10ビツトa₀〜a₉によつてRAMおよび
RAM内の所定のアドレスが選択され、そこに
バスD₀〜D₇上のデータd₀〜d₇が４ビツトずつ分
割されて入力、あるいは、そこから４ビツトずつ
データバスD₀〜D₇に出力される。送受信情報入出力部（第１１図ａ〜ｃ参照）送受信情報入出力部は、送信時、μ−COMか
ら出力される８ビツト毎の符号化パラレルデータ
あるいはプロトコルに際し相手装置に送出するた
め、μ−COMから出力される８ビツト毎のパラ
レルデータをシリアルにモデムに出力する一方、
受信時、相手装置から送られてくるシリアルデー
タをμ−COMに入力するため８ビツト毎のパラ
レルデータに変換して出力する部分で、ラツチ回
路RCH２〜RCH４、シフトレジスタSR２、８
進カウンタCT２、フリツプフロツプFF、ゲート
回路GT２〜GT６から構成されている。ラツチ回路RCH２には、８本のデータバスD₀
〜D₇およびライトストローブ信号線WS１が接続
されており、CPUから信号線WS１上にライトス
トローブが出力されたとき、データバスD₀〜D₇
上のデータd₀〜d₇をラツチし、シフトレジスタ
SR２の８個の入力端子P₀〜P₇に出力する。シフトレジスタSR２には、モデムから出力さ
れる受信データrxd、受け入れるための信号線
RXD、モデムから出力される転送クロツクclkm
を受け入れるための信号線CLKMおよびゲート
GT３から出力されるパラレルロード信号plを入
力する信号線が接続されている。また、そのパラ
レルデータ出力端子Q₇からはモデムに、送信デ
ータtxdを出力するための信号線TXDが接続され
ており、送信時パラレルロード信号plが入力され
たとき、転送クロツクclkmの立上りでラツチ回
路RCH２のデータd₀〜d₇をシフトレジスタSR２
内に取り込むと同時に、転送クロツクに同期して
Q₇端子からモデムに、シリアルにそのデータを
出力する。ラツチ回路RCH３は、トライステート出力付
ラツチ回路で構成されており、そこにはリードス
トローブ信号線RS１、データバスD₀〜D₇および
ゲートGT２から出力されるラツチストローブrc
を入力する信号線が接続されており、受信時、ラ
ツチストローブrcが入力したときその立上りでシ
フトレジスタSR２に入力した８ビツトのデータ
d₀〜d₇をラツチ回路RCH３に取り込み、リード
ストローブrs₁が入力したとき、そのデータd₀〜
d₇をデータバスD₀〜D₇上に出力する。ラツチ回路RCH４はライトストローブWS２の
入力に応じて、そのときCPUからデータバスD₀，
D₁上に出力される信号d₀，d₁をセツトし、夫々
ゲートGT３，GT４に出力する。カウンタCT２は転送クロツクclkmを８個計数
する毎にキヤリＣをゲートGT２，GT３および
フリツプフロツプFFに出力する。フリツプフロ
ツプFFはカウンタCT２がキヤリＣを発生したと
き、次の転送クロツクclkmの立上りでセツトさ
れ、後述する割込要求信号int ｃあるいはint ｇ
を発生させるためｒ信号を発生する。ゲートGT
４はラツチ回路RCH４が割込許可信号ｉを発生
しているとき、信号ｒの発生に基づき割込要求
int ｃあるいはint ｇをCPUに出力する。 CPUには１本の信号線INTを介して他の入出
力装置からも割込要求信号が入力するので、それ
らの割込要因と区別するためにゲートGT６が設
けられている。即ち、CPUは周期的にリードス
トローブrs₂を発生し、信号ｒをデータバスD₀か
らCPUに取り込むことにより、そのとき発生す
る割込要求が、送受信情報入出力部からの割込
要求であることを弁別している。従つて、各割込
要求に対して各信号線を用意した場合はこのゲー
トGT６は不要となる。次に、その動作を送信モードおよび受信モード
の場合について夫々第１１図ｂおよび第１１図ｃ
のタイムチヤートを参照して説明する。〔送信モード〕送信時、第１１図ｂに示すように、CPUから
データバスD₀，D₁上に出力される信号d₀，d₁が
ライトストローブWS２により、ラツチ回路RCH
４にラツチされる。この結果、ラツチ回路RCH
４からは送信モード信号tx／＝論理「１」お
よび割込許可信号線ｉ＝論理「１」が出力され
る。カウンタCT２は転送クロツクclkmを８個計数
し、その値が７になつたとき、キヤリｃを発生す
る。このキヤリｃの発生により、フリツプフロツプ
FFは次の転送クロツクclkmの立上りでセツトさ
れ、信号ｒをアンドゲートGT４に出力する。従
つて、ゲートGT４からCPUには割り込要求int
ｃが出力される。またこのキヤリｃは、ゲート
GT３からパラレルロード信号plとしてシフトレ
ジスタSR２に入力する。シフトレジスタSR２はパラレルロード信号線
plの入力により、次の転送クロツクclkmの立上
りでラツチ回路RCH２のデータd₀〜d₇を取り込
む、このデータd₀〜d₇は転送クロツクclkmによ
り、シフトされ、Q₇信号線からシリアルに１ビ
ツトずつモデムに出力される。 CPUはゲートGT４から出力される割込要求信
号int ｃを受け付けると、次の８ビツトのデータ
d₀〜d₇をデータバスD₀〜D₇上に出力すると共に
信号線WS１上にライトストローブWS１を出力
する。この結果、ラツチ回路RCH２はライトストロ
ーブWS１の立上りでデータd₀〜d₇をラツチする。
これと同時に、フリツプフロツプFFはリーツト
される。転送クロツクclkmが８個入力したとき、シフ
トレジスタSR２内のデータd₀〜d₇は、全てモデ
ムに出力されると共に、再びカウンタCT２から
のキヤリｃによりパラレルロード信号plが発生
し、ラツチ回路RCH２のデータをシフトレジス
タSR２に取り込むと同時に、前述同様１ビツト
ずつモデムに出力する。このようにして送受信情報入出力部は、
CPUから出力される８ビツト毎のパラレルデー
タをシリアルデータに変換して連続的にモデムに
出力する。ところでCPUは割込要求信号int ｃを受け入れ
てから、カウンタCT２が次のキヤリｃを出力す
る迄に、データバスD₀〜D₇上に８ビツトのデー
タおよびライトストローブWS１を出力すれば良
い訳であるが、もし、CPUの処理速度が非常に
速く、割込要求信号int ｃを受け入れてから転送
クロツクclkm1ビツト以内にデータd₀〜d₇、およ
びライトストローブWS１を出力することができ
れば、ラツチ回路RCH２を省略することができ
る。従つて、この例は転送クロツクclkmが極め
て速い場合あるいはCPUの処理速度が非常に遅
い場合に有効である。〔受信モード〕受信時には、第１１図ｃに示すように、CPU
から出力される信号d₀，d₁およびライトストロー
ブWS２により、ラツチ回路RCH４は受信モード
信号線tx／rx＝論理「０」および割込許可信号
ｉ＝論理「１」を出力する。カウンタCT２は前述同様転送クロツクclkm
を８個計数し、計数値が７になつたときキヤリｃ
を出力する。このキヤリｃはゲートGT２およびフリツプフ
ロツプFFに入力する。従つて、ゲートGT２からは、図示タイミング
で、ラツチストローブrcが発生し、その立上り
で、そのときシフトレジスタSR２にシフトイン
されたデータをラツチ回路RCH３にラツチする。シフトレジスタSR２には転送クロツクclkmに
同期して常時モデムからデータが連続的に１ビツ
トずつ入力している。従つて、シフトレジスタSR２内のデータがラ
ツチ回路RCH３にラツチされた後、シフトレジ
スタSR２には転送クロツクclkmに同期して次の
データd₀〜d₇が順次シフトインされる。シフトレジスタSR２にデータd₇がシフトイン
され、その出力端子Q₀〜Q₇にデータd₀〜d₇が現
われるタイミングで、カウンタCT２からキヤリ
ｃが出力する。これによりゲートGT２はラツチ
ストローブ信号rcを発生し、そのデータd₀〜d₇を
ラツチ回路RCH３にラツチする。また、このと
きフリツプフロツプFFがセツトされ、割込要求
信号int ｇをCPUに出力する。 CPUはこの割込要求信号int ｇを受けて、再び
リードストローブrs₁を出力し、ラツチ回路RCH
３から出力されるデータd₀〜d₇を取り込む。このようにして、送受信情報入出力部では、
モデムから出力されるシリアルデータを８ビツト
毎のパラレルデータに変換してCPUに出力する。このとき発生するリードストローブrs₁も送信
モードにおけるライトストローブws₁と同様、次
のラツチストローブrcが発生するまでの期間内で
あればどこで発生しても良い。また、もしCPUの処理速度が速く、割込要求
信号int ｇを受け付けてから転送クロツク１ビツ
ト内にリードストローブrs₁を出力することがで
きれば、ラツチ回路RCH３は不要となる。従つ
て、この例は転送クロツクが極めて速い場合ある
いはCPUの処理速度が非常に遅い場合に有効で
あると言える。制御信号入力部（第１２図参照）制御信号入力部は、原稿読取部、受信画記録
部、モデム、網制御部、操作表示部等の入出力
装置から出力される検出信号あるいは状態信号等
の信号をCPUに取り込む部分で、マルチプレク
サMLPで構成されており、CPUとはデータバス
D₀，D₁、アドレスバスA₀，A₁、信号線IOS７を
介して接続されている。 CPUからは定期的に入出力セレクト信号iog₇お
よびアドレス信号a₀，a₁が出力され、それらの信
号に基づいて選択されるマルチプレクサMLP端
子に入力している信号をデータバスD₀あるいは
D₁上に出力する。制御信号出力部XI（第１３図参照）制御信号出力部は、原稿読取部あるいは受信
画記録部の副走査用パルスモータに相励磁信号
を出力するためのラツチ回路RCH５，RCH６
と、原稿読取部、受信画記録部、モデム、網
制御部、操作表示部等の入出力装置に操作信号あ
るいは表示信号等を出力するためのアドレサブル
ラツチ回路ARCHとから構成されており、CPU
とはアドレスバスA₀〜A₄，A₆、信号線WS３，
WS４，IOS０を介して接続されている。 CPUからライトストローブws₃が出力されたと
き、ラツチ回路RCH５はアドレスバス上の信号
a₀，a₂，a₄，a₆をラツチし、その信号を原稿読取
部に出力して後述するようにパルスモータの相
励磁を行う。また、CPUからライトストローブ
信号ws₄が出力されたときは、ラツチ回路RCH６
がそのときアドレスバス上に出力されている信号
a₀，a₂，a₄，a₆をラツチし、受信画記録部のパ
ルスモータの相励磁を行う。 CPUから入出力セレクト信号ios₀が出力された
とき、アドレサブルラツチ回路ARCHはアドレ
スバスA₀上の信号a₀をラツチし、アドレスバス
上の信号線a₁〜a₃に基づいて選択される出力端子
から所定の入出力装置にそのラツチ信号a₀を出力
する。本実施例のフアクシミリ装置は大略以上のよう
に構成され、送信モードにおいては第１４図の包
括動作フローで示す処理が、また、受信モードに
おいては第１５図の包括動作フローで示す処理が
CPUにより実行される。次に、その処理の詳細を送信モードおよび受信
モードの場合について以下説明する。送信モード CPUが第１４図に示した処理を実行するため
には、以下に述べる仕事Ａ〜Ｅの時分割振り分け
を考慮する必要がある。このため、CPUは各割
込要求に応じて各仕事Ａ〜Ｅを時分割で実行して
いる。即ち、送信時CPUには、前述した送受信情報
入出力部から発生する割込要求信号int ｃの他
にタイミング信号発生部から発生する同期信号
線s₁による割込要求信号int ａ、同期信号s₂によ
る割込要求信号int ｂ、同期信号s₃による割込要
求信号int ｄが信号線INTを介して入力する。そ
の割込要求信号int ａ〜int ｄに応じて仕事Ａ〜
Ｄを行うときの優先順位はＡ＞Ｂ＞Ｃ＞Ｄの順で
あり、常時は仕事Ｅを実行している。以下、CPUを行う仕事Ａ〜Ｅの概略を第１６
図の画データ処理経路図を参照して説明する。〔仕事Ａ〕 int ａによる割込要求がかかると、CPUは仕事
Ａを実行する。その仕事内容は、情報記憶部RAMの後述す
る画データを記憶するラインバツフアエリア
（LBFエリア）あるいはが空状態であること
を表わすメモリ空フラグMEFあるいはがワ
ーキングエリア（WKエリア）にセツトされてい
れば、そのフラグMEFあるいはをリセツト
すると共にデータ取込フラグDRFあるいは
をセツトする。また、メモリ空フラグMEFあ
るいはがリセツトされていればデータ取込フラ
グDRFあるいはをリセツトすることである。このデータ取込フラグDRFあるいはは以
下に述べる仕事Ｂ，Ｄを行う際に参照される。〔仕事Ｂ〕 int ｂによる割込要求がかかると、CPUは、上
記データ取込フラグDRFあるいはがセツト
されていた場合にのみ、その割込要求を受け付
け、原稿読取部の副走査用パルスモータを１ス
テツプ進める仕事Ｂを実行する。但し、副走査線密度によつて、その仕事を行う
タイミングが多少易なり、副走査線密度7.7本／
mmの場合は、フラグDRFがセツトされていると
き、int ｂの１つ置きに割込要求を受け付け、１
ライン８ステツプの副走査を行う。副走査線密度
3.85本／mmの場合は、フラグDRFがセツトされて
いるとき、int ｂの発生毎に割込要求を受け付
け、１ライン16ステツプの副走査を行う。その仕事内容の詳細については後述する。次に、仕事Ｃについて説明する前に、先の仕事
ＤおよびＥについて説明する。〔仕事Ｄ〕 int ｄによる割込要求がかかると、CPUは仕事
Ｄを実行する。その仕事の内容は第１６図に示すように、デー
タ取込フラグDRFあるいはがセツトされて
いる場合に、原稿読取部で読み取られた画デー
タを画情報入力部から８ビツト単位でCPUを
経由して情報記憶部RAMのラインバツフアエ
リア（LBFエリア）あるいはに貯えること
である。但し、以上は副走査線密度7.7本／mmの
場合であつて、副走査線密度3.85本／mmの場合は
CPUはint d′による割込要求も受け付け、int ｄ
による割込みによつて１ライン分のデータを取り
込んだのち、int d′によつて更に１ライン分のデ
ータを取り込み、前ラインとの論理処理を行つて
ラインバツフアエリア（LBFエリア）あるい
はに貯える。データの取込終了後はメモリフルフラグMFF
あるいはをセツトする。〔仕事Ｅ〕これは通常CPUが実行している仕事で、上記
メモリ・フル・フラグMFFあるいはがセツ
トされていれば、それをリセツトし、第１６図に
示すようにラインバツフアエリア（LBFエリア）
から仕事Ｄによつて貯えられたデータを８ビツト
単位で取り込み、コード化したのち情報記憶部
の後に説明するFIFOエリアに貯える。１ライン
分のコード化処理が終了したときメモリ空フラグ
あるいはをセツトする。〔仕事Ｃ〕 int ｃによる割込要求がかかると、CPUは仕事
Ｃを実行する。その仕事内容はFIFOエリアに貯えられたコー
ド化データを８ビツトずつ順次送受信情報入出力
部に出力することである。第１７図は、副走査線密度3.85本／mmの場合に
おける各仕事Ａ〜Ｅのタイムチヤートの一例を示
したもので、CPUがラインバツフアエリア
（LBFエリア）から８ビツトずつデータを取り込
み、コード化を行う仕事Ｅを実行している間に同
期信号s₁およびs₃に基づく割込要求int ａおよび
int ｂがかかると、先ずデータ取込フラグDRF
あるいはをセツトあるいはリセツトする仕事Ａ
を実行し、そのあと原稿副走査用パルスモータを
１ステツプ進める仕事Ｂを実行し、仕事Ａ，Ｂ完
了後再び仕事Ｅに戻る。その間、送受信情報入出
力部ではコード化データをシリアルにモデムに
出力しており、前述したように８ビツトのデータ
をモデムに出力する毎に割込要求信号int ｃを発
生する。この割込要求信号int ｃがCPUに入力すると
CPUは仕事Ｅに中断してFIFOエリアのコード化
８ビツトデータを送受信情報入出力部にセツト
する仕事Ｃを実行し、再び仕事Ｅに戻る。同期信号s₂に基づく割込要求int ｄがかかる
と、原稿読取部で読み取つた画データを８ビツ
トずつラインバツフアエリア（LBFエリア）に
貯える仕事Ｄを実行し、１ライン分の画データを
全てラインバツフアエリア（LBFエリア）に貯
えるまで仕事Ｅを中断する。勿論、この間もコード化データを送受信情報入
出力部に出力する仕事Ｃは絶えまなく実行され
ており、従つて、モデムにはデータが途切れるこ
となく出力される。即ち、FIFOエリア容量はコード化処理スピー
ド、スキヤナスピード、モデムレイトにより決ま
り、データをモデムに途切れることなく送出する
ため最小伝送時間を維持するに必要なビツト数以
上にとつてあり、本実施例の場合多少の余有をも
たせて256ビツトにしている。仕事Ｄがひと先ず完了すると、CPUは再び仕
事Ｅに戻る。次に同期信号s₂に基づく割込要求
int ｄがかかると、原稿読取部で読み取つた画
データをラインバツフアエリア（LBFエリア）
は貯える際、先に貯えた画データも同時にとり出
し、その論理和を取りラインバツフアエリア
（LBFエリア）に貯えている仕事Ｄを行う。次に、以上に説明した仕事の更に詳細な動作手
順を第１８図以下に説明する。第１８図ａは、原稿読取部の副走査用パルス
モータを１ステツプ進める仕事Ｂの処理手順を示
したものである。この仕事Ｂは前述した通り、ラインバツフアエ
リア（LBFエリア）にデータの取り込みが可能
になつたとき、一定周期で発生する同期信号S₂に
基づいて行われる。 CPUが割込要求信号int ｂを受け付けるとそれ
まで実行していた仕事ＤあるいはＥを中断し、そ
れまでにCPU内のカウンタ、レジスタ等に入つ
ていたデータをRAMのワーキングエリア（WK
エリア）に退避させる。次に、パルスモータ励磁パータンをワーキング
エリア（WKエリア）からCPU内にもつてきてセ
ツトする。本実施例の場合、パルスモータの相励磁は１−
２相励磁方式を採用しており、前述第１３図の制
御信号出力部XIで説明した通り、アドレス信号
a₀，a₂，a₄，a₆をパルスモータの相励磁信号とし
て用いている。従つて、システムスタート時にはパルスモータ
相励磁パターン、例えば「11100000」をワーキン
グエリア（WKエリア）にセツトしておき、この
仕事Ｂを実行する毎にそのパターンをCPU内に
取り込み、１ビツト循環したのち、アドレスバス
A₀，A₂，A₄，A₆を介して制御信号出力部XIに出
力すると共にそのパターンを再びワーキングエリ
ア（WKエリア）に戻す。この結果、第１８図ｂに示すように、仕事Ｂを
実行する毎に、パルスモータ相励磁パターンは１
ビツトずつ循環し、その出力a₀，a₂，a₄，a₆は第
１８図ｃに示す如く変化し、パルスモータを１ス
テツプずつ駆動することができる。この仕事Ｂを実行したあとは再び以前に行つて
いた仕事に戻る。第１９図ａは仕事Ｄにおける原稿読取部で読
み取つた画データを画情報入力部から情報記憶
部のラインバツフアエリア（LBFエリア）に
転送するためのフローで、前述した２ラインOR
処理を行わない場合のフローチヤートである。本実施例においてはB4サイズを対象としたの
で、１ライン2048ビツトの画素データを取り扱う
場について説明しているが、１ラインのビツト数
はこれに限定されるものではない。 2048ビツトは８ビツト／バイトなので256バイ
トで表現できる。ラインバツフアエリア（LBFエリア）として
は、第１０図で説明した1K×４ビツト２個即ち
1K×８ビツトのRAMの16384番地から16896番地
までを使用する。即ち、これをメキサデシマルコ
ードで表現して、第１９図ｂに示すように、ライ
ンバツフア（以下これをLBFと云う）エリア
は4000番地から40FF番地、LBFエリアは4100
番地から41FF番地までを使用する。また、FIFOエリアとしては、RAMの4200番
地から42FF番地、ワーキングエリア（以下これ
をWKエリアと云う）としては、RAMの4300番
地から43FF番地までを割当てている。 WKエリア内には各種フラグ、書込、読出時の
アドレス等がストアされ、以下のフローチヤート
を説明するに当つては、その各種初期設定が既に
なされ、WKエリアにストアされているものとし
て説明する。第１９図ａのプログラムがCPUにより実行さ
れると、CPUはLBFエリアあるいはにデー
タの入力が可能か否かWKエリア内にストアされ
ているフラグを調べ、LBFエリアの１つが空に
なつてデータ入力が可能な場合は、WKエリア内
にストアされている。LBFエリアにデータを書
込むべきアドレスをCPU内のアドレスレジスタ
ADRにセツトする。次に画情報入力部より８ビツト毎のデータを
CPUからLBFエリアのそのアドレスに転送し、
アドレスレジスタADRに１を加える。この動作
を１ラインにつき256回行うと、16ビツトのアド
レスレジスタの下位８ビツトが０になる。つまり
このときLBFエリアには１ライン分の画データ
が記憶されたことになるので、そのLBFエリア
がフル（満杯）になつたことを示すメモリフルフ
ラグMFFをWKエリアにセツトする。副走査線密度7.7本／ラインの場合は、以上の
ようにして１ライン分の画データを所定のLBF
エリア内に格納する。副走査線密度3.85本／ラインの場合は第２０図
ａ，ｂのプログラムに基づいて２ライン分の画デ
ータの論理和を取り１ライン分の画データとして
所定のLBFエリアに格納する。即ち、奇数ラインの画データの場合は第２０図
ａのフローチヤートで示すように、前述第１９図
ａの場合と全く同様にして、１ライン分の画デー
タを、例えばLBFエリアに格納する。次に、偶数ラインの画データを８ビツトずつ取
り込むときに、第２０図ｂのフローチヤートで示
すように、先にLBFエリアに格納した奇数ラ
インの画データも８ビツトずつ取り出し、CPU
内で論理和を取り改めてLBFエリア内に入力
していくことにより、OR処理した１ライン分の
画データをLBFエリアに格納する。次に、このようにして、LBFエリア内に格納
された画データを取り出し、ランレングスコード
化して、FIFOエリアに貯える仕事Ｅのフローを
第２１図乃至第２５図を参照して説明する。本実施例では、ランレングスコード化をモデフ
アイドホフマン方式（Modified Huffman
Coding Method）によつて行つている。勿論他
のコード化方式を採用しても良いことは言う迄も
ない。モデフアイドホフマン方式の場合には、そのコ
ードはランレングスに応じてメイクアツプコード
とターミネーシヨンコードに分かれている。即ち、ターミネーシヨンコードは下記表１に示
すように０〜63までのランレングスに応じたコー
ドであり、メイクアツプコードは表２に示すよう
に64の整数倍のランレングスに応じたコードであ
る。また、同期コードEOLは表３に示すように
11個の「０」と最後に「１」が付加されたコード
ある。

【表】

Claims

【特許請求の範囲】

１伝送速度に応じて入力するシリアル符号化デ
ータを所定ビツト毎のパラレル符号化データに変
換する受信情報入力部と、データ処理手順が格納
されているリードオンリメモリと、必要なデータ
の入出力を行なうためのランダムアクセスメモリ
と、前記データ処理手順に基づき、前記受信情報
入力部から前記パラレル符号化データを取り込み
復号化処理を行なつたのち所定ビツト毎のパラレ
ル画素データを出力する処理を行なうマイクロプ
ロセツサと、このマイクロプロセツサから出力さ
れる前記画素データにより駆動され記録紙上に所
定の画情報を記録する受信画記録部とを備えると
共に、前記マイクロプロセツサが行なう処理を少
なくとも一定の時間周期で発生する第１の信号に
応じて前記受信画記録部の副走査を行なうと共に
前記ランダムアクセスメモリのラインバツフアエ
リアに貯えられている復号化された画素データを
前記受信画記録部へ出力する第１の処理と、前記
受信情報入力部でのデータ変換処理が終了する毎
に発生する第２の信号に応じて前記パラレル符号
化データを前記ランダムアクセスメモリのFIFO
エリアに貯える第２の処理と、前記ランダムアク
セスメモリのFIFOエリアに貯えられている符号
化データを取り出し復号化して前記ランダムアク
セスメモリのラインバツフアエリアに貯える第３
の処理に分割し、前記マイクロプロセツサに常時
は前記第３の処理を行なわせ、前記第１、第２の
信号が発生したとき、前記第１、第２の信号の順
位で割込要求を受け付けて前記第１、第２の処理
を行なわせるように構成したことを特徴とするフ
アクシミリ装置。